JP5446770B2

JP5446770B2 - 電圧検出回路

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Publication number: JP5446770B2
Application number: JP2009264914A
Authority: JP
Inventors: 航一森野
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2009-11-20
Filing date: 2009-11-20
Publication date: 2014-03-19
Anticipated expiration: 2029-11-20
Also published as: US8531215B2; JP2011107075A; US20110121870A1

Description

本発明は、電源電圧を検出する電圧検出回路に係り、例えば電源電圧の立ち上がり時に、電源電圧が所定の電圧まで上昇したことを検出し、システムの状態（ＣＰＵを構成するフリップフロップ、ラッチ、カウンタ、各種レジスタなど）を初期状態にリセットする解除信号（パワーオンリセット信号）を発生するパワーオンリセット回路に用いられる電圧検出回路に関する。本発明に係る電圧検出回路は携帯電話やモバイルＰＣなどの各種電子機器に組み込まれる半導体回路に適用可能である。

電源電圧を検出して解除信号を発生する従来の電圧検出回路としては、例えば、特開２００４−１９８３３５号公報（特許文献１）、特開２００６−１１２８８９号公報（特許文献２）に開示されたものがある。

特許文献１（特開２００４−１９８３３５号公報）について説明する。特許文献１に開示されたものは、電源電圧（入力電圧Ｖｉｎ）立ち上がり時に検出電圧（Ｖｄｅｔ−）を超えていても、解除電圧（Ｖｄｅｔ＋）を超えていない場合、解除信号が出力されないということを従来の問題としている。

この問題を解決するために、電源電圧立ち上がり時にはヒステリシス電圧制御回路によってヒステリシス電圧を減少させることで電源電圧がＶｄｅｔ−を超えていて、Ｖｄｅｔ＋を超えていない場合にも解除信号を出力し、一度解除信号が出力されると、その後は従来の電圧検出回路のようにＶｄｅｔ＋が解除電圧となるものである。

しかし、電圧検出回路は電源電圧立ち上がり時か立ち上がり後かにかかわらず、電源電圧がＶｄｅｔ−を越えた場合ではなくＶｄｅｔ＋を越えた場合に解除信号を出力しなければならない。それに対して電源電圧立ち上がりの傾斜などの条件によって電源電圧がＶｄｅｔ＋を越えた場合かＶｄｅｔ−を越えた場合のどちらで解除信号を出力するか確実ではなかったことが従来は問題であった。

特許文献１（特開２００４−１９８３３５号公報）では、電源電圧立ち上がり時に電源電圧がＶｄｅｔ−を超えた場合に解除信号を出せるようにしているが、電源電圧立ち上がり時に電源電圧がＶｄｅｔ＋を超えた場合に解除信号を出せるようにはできていない。つまり特開２００４−１９８３３５号公報では従来の問題点の理解が誤っており、解決する手段も誤っている。

次に、特許文献２（特開２００６−１１２８８９号公報）について説明する。電源電圧が低い場合にバンドギャップリファレンス（ＢＧＲ）回路が安定しないために基準電圧と分圧抵抗が複数の点で交差し、その結果、電圧検出回路出力の信号が定まらない場合がある。このため、特許文献２では、第二の電圧検出回路で電源電圧が低いことを検出し、電圧検出回路出力の信号を固定している。しかし、第二の電圧検出回路が誤動作した場合には第一の電圧検出回路の出力信号によらず、電源電圧検出回路の出力信号が反転してしまうことがあった。

高耐圧ＩＣで電源電圧を降圧した電圧で動作している電圧検出回路では電源電圧が変動すると、その影響で降圧した電圧も変動することがある。第一の電圧検出回路が電圧低下を検出しない範囲でしか電源電圧が変動していないのに、降圧した電圧は第二の電圧検出回路の検出電圧以下まで下がると、電圧検出回路出力が反転してしまい、誤動作となっていた。

図１１は、従来の電圧検出回路の一例を示す図である。
同図において、電圧ＶＩＮが先に立ち上がり、その電圧が検出電圧（Ｖｄｅｔ−）と解除電圧（Ｖｄｅｔ＋）の間で、電源電圧（ＶＤＤ１）が後から立ち上がる場合、Ｖｒｅｆ１（電源電圧（ＶＤＤ１）から生成）が立ち上がる前に既にＶＩＮＳが立ち上がっているので、電源電圧（ＶＤＤ１）が立ち上がってコンパレータ１０が動作を始めるときにはＶｒｅｆ１＜ＶＩＮＳとなり、コンパレータ１０の出力はＬ（ローレベル）となり、トランジスタ１６がオフ、トランジスタ１８がオンするので、トランジスタ３０がオフする。

したがって、電圧ＶＩＮが解除電圧（Ｖｄｅｔ＋）以下にもかかわらず、出力ＤＯＵＴは解除信号を出力してしまうという誤動作があった。これを避けるため、先にコンパレータ１０の動作電圧を立ち上げ、次に抵抗１１，１２，１３で分圧されて生成した電圧ＶＩＮＳの順で立ち上げなければならないという使用上の制約があり、制約をなくすことが求められていた。

なお、従来の電圧検出回路は、特開２００２−１５５６８号公報（特許文献３）、特開昭６２−０９０５７６号公報（特許文献４）、実開昭６３−１９５２６７号公報（特許文献５）などにも開示されている。

上述したように、従来の電圧検出回路では、先にコンパレータの動作電圧を立ち上げ、次に入力電圧を抵抗で分圧して生成した電圧ＶＩＮＳの順で立ち上げなければならないという、使用上の制約があった。

また、高耐圧ＩＣで電源電圧（ＶＤＤ１）を降圧した電圧（ＶＤＤ２）で動作している電圧検出回路では、電源電圧ＶＤＤ１の変動に伴って降圧した電圧ＶＤＤ２が変動する。電圧ＶＤＤ２の変動が大きい場合に第一の電圧検出回路が電圧低下を検出していないのに、第二の電圧検出回路が電圧ＶＤＤ２が低いことを検出し、電圧検出回路出力が反転してしまう誤動作があった。また電圧ＶＤＤ１，電圧ＶＤＤ２が立ち上がって第一の電圧検出回路が反転した後は第二の電圧検出回路は必要なかった。
そこで、本発明は、上記の如き使用上の制約を解消し、コンパレータの動作電圧と抵抗で分圧して生成した電圧ＶＩＮＳの立ち上げ順序の制約をなくすることを可能にすると共に、誤動作をなくすことが可能な電圧検出回路を提供することである。

本発明は、上記目的を達成するために、次の構成を採用した。

本発明は、
第一監視端子の電圧が低下して第一の検出電圧より小さい場合に出力が反転する第一の電圧検出回路と、
第二監視端子の電圧が低下して第二の検出電圧より小さい場合に出力が反転する第二の電圧検出回路とを有する電圧検出回路であって、
ＩＣの入力端子に入力される電源電圧を降圧した電圧が前記第一の電圧検出回路と前記第二の電圧検出回路に供給され、
前記第一の検出電圧は前記第二の検出電圧よりも高く、前記第二の検出電圧は前記第一の電圧検出回路の最低動作電圧よりも大きく、かつ、前記第二の電圧検出回路により第二監視端子の電圧が前記第二の検出電圧より小さいことを検出した場合に、前記第二の電圧検出回路の出力信号（検出信号）により前記第一の検出回路の出力端子の出力の論理を固定する論理固定手段を有し、
前記ＩＣの電源電圧が前記第一の電圧検出回路の最低動作電圧以上になるまでの間は前記第二の電圧検出回路の出力信号（検出信号）を有効にして前記論理固定手段の機能を有効にし、その後、前記第一の電圧検出回路が初めて反転した後は、前記第一の電圧検出回路が解除信号を出力している場合に、前記第二の電圧検出回路が検出信号を出力すると前記論理固定手段の機能を無効にすることを特徴としている。

本発明によると、第一の電圧検出回路の電源電圧が第一の電圧検出回路の最低動作電圧以上になるまで第二の電圧検出回路出力信号が電圧検出回路出力を固定しているので第二の電圧検出回路は最低限必要なときだけ電圧検出回路出力を固定することができるという効果を有する。

さらに、第一の電圧検出回路が初めて反転した後は第二の電圧検出回路は第一の電圧検出回路が解除信号を出力している場合には第二の電圧検出回路出力信号が電圧検出回路出力に影響を及ぼさないので、電源電圧が変動した場合などに第二の電圧検出回路出力信号が電圧検出回路出力に影響を及ぼすことがなくなるという効果を有する。

本発明に係る電圧検出回路に用いる基本回路の説明図である。図１の第二の電圧検出回路の構成と特性を示す図である。図１の第二の電圧検出回路の変形例を示す図である。図１の電圧検出回路の第二の電圧検出回路の出力側にインバータが設けられた構成を、本発明の電圧検出回路の参考例として示す図である。図４の電圧検出回路に更に第三の電圧検出回路，インバータ及びＮＡＮＤ回路が設けられた構成を、本発明の電圧検出回路の参考例として示す図である。電源電圧ＶＤＤ１を電圧ＶＤＤ２に降圧する一般的なリニアレギュレータを示す図である。電圧検出回路における電源電圧ＶＤＤ１が変動したときの電圧ＶＤＤ２の変動の例を示す図である。図５の電圧検出回路の第三の電圧検出回路を変更して本発明とした実施例を示す図である。図１の基本回路が含まれる実施例を参考例として示す図である。図９における遅延回路の回路構成の一例を示す図である。従来の電圧検出回路の例を示す図である。

＜実施例＞
図１は、本発明に係る電圧検出回路に用いる基本回路の説明図である。

本実施例に係る電圧検出回路４は、同図に示すように、第一の電圧検出回路１、第二の電圧検出回路２、入力端子に入力される電源電圧ＶＤＤ１を降圧する降圧回路３を有する。

図１において、ＶＤＤ２は電源電圧ＶＤＤ１から降圧回路３で降圧した電圧で、ＤＯＵＴは電圧検出回路４の出力で、電圧検出回路４が搭載されているＩＣの外に信号として出す場合もあれば、電圧検出回路４が搭載されているＩＣ内の別の回路ブロックに接続される場合もある。

ＶＩＮは第一の電圧検出回路１が監視している第一監視端子の電圧で、電圧検出回路４が搭載されているＩＣの外から入力される信号である場合もあれば、電圧検出回路４が搭載されているＩＣ内の電圧である場合もある。

第一の電圧検出回路１は、電圧ＶＩＮを抵抗１１と抵抗１２，１３とで分圧した電圧ＶＩＮＳと基準電圧Ｖｒｅｆ１（電圧ＶＤＤ２から生成される）とをコンパレータ１０で比較することによって電圧ＶＩＮを検出する主要となる電圧検出回路である。

また、第二の電圧検出回路２は、Ｎｃｈトランジスタ２１のオン抵抗と抵抗２２で構成された分圧回路（電圧検出回路）で、その出力がＮｃｈトランジスタ１９のゲートに入力される。

第一の電圧検出回路１の出力（コンパレータ１０の出力）は、前述した図１１と同様に、定電流源１５と直列に接続されたＮｃｈトランジスタ１６のゲートに接続され、該Ｎｃｈトランジスタ１６のドレインが定電流源１７に直列接続されたＮｃｈトランジスタ１８のゲートに接続されている。

Ｎｃｈトランジスタ１８のゲートと接地間に、ゲートが第二の電圧検出回路２の出力に接続されたＮｃｈトランジスタ１９（論理固定手段）が接続されている。電圧検出回路４の出力ＤＯＵＴは、電流源１７とＮｃｈトランジスタ１８の接続点からインバータ３１を介して得られる。

また、電流源１７とＮｃｈトランジスタ１８の接続点は、抵抗１２と１３の接続点と接地間に接続されたＮｃｈトランジスタ３０のゲートにも接続されている。

Ｎｃｈトランジスタ２１と抵抗２２で構成された分圧回路（第二の電圧検出回路）２は、第一の電圧検出回路１よりも小さい電圧でも動作可能である。また、第二の電圧検出回路（分圧回路）２の出力を反転させるときの電圧ＶＤＤ２（このときの電圧を第二の検出電圧という）は電圧検出回路１の最低動作電圧よりも大きく設定しておく。

図２は、図１の第二の電圧検出回路２の構成と特性を示す図であり、同図（ａ）は回路構成を、同図（ｂ）は電圧特性を示している。
同図に示すように、電圧Ｖ２（図１の電圧ＶＤＤ２に相当）が徐々に上昇した場合、電圧Ｖ２が所定の電圧（第二の検出電圧）になったときにＮｃｈトランジスタ２１が反転し、第二の電圧検出回路２の出力をＬ（ローレベル）にする。

次に、図１に示す電圧検出回路４の動作を説明する。
電圧ＶＩＮが電源電圧ＶＤＤ１よりも先に(Ｖｄｅｔ+)より低い電圧に立ち上がっており、その後、電源電圧ＶＤＤ１が立ち上がり、それを降圧した電圧ＶＤＤ２も立ち上がる場合、第一の電圧検出回路１の動作が開始するよりも前に第二の電圧検出回路２が動作を開始し、電圧ＶＤＤ２が第二の電圧検出回路２の反転電圧よりも小さい間は、Ｎｃｈトランジスタ２１は非導通状態で第二の電圧検出回路２はＨ（ハイレベル（電圧ＶＤＤ２による））を出力し、その結果、Ｎｃｈトランジスタ１９は導通状態となり、Ｎｃｈトランジスタ１８は非導通状態となる。

電圧ＶＤＤ２が徐々に立ち上がり、第一の電圧検出回路１、定電流回路１５、１７の動作が始まった時点でＮｃｈトランジスタ３０のゲートは定電流回路１７によってＨ（ハイレベル）になっており、基準電圧Ｖｒｅｆ１の立ち上がりが完了すればＶＩＮＳ＜Ｖｒｅｆ１となる。

したがって、コンパレータ１０はＨ（ハイレベル）を出力し、Ｎｃｈトランジスタ１６は導通状態なり、Ｎｃｈトランジスタ１８は非導通状態のままで電圧検出回路４の出力ＤＯＵＴにはＬ（ローレベル）が出力される。

第一の電圧検出回路１の動作が開始した後、電圧ＶＤＤ２が第二の電圧検出回路２のＮｃｈトランジスタ２１の反転電圧すなわち第二の検出電圧よりも大きくなると第二の電圧検出回路２はＬ（ローレベル）を出力し、Ｎｃｈトランジスタ１９は非導通状態となるが、Ｎｃｈトランジスタ１８のゲートはＮｃｈトランジスタ１６のドレイン電圧で制御され非導通状態のままでで、電圧検出回路４の出力ＤＯＵＴにはＬ（ローレベル）が出力されたままである。

このように、第一の電圧検出回路１が動作を開始する時点でＮｃｈトランジスタ３０を導通状態にすることで、電圧ＶＩＮが電源電圧ＶＤＤ１よりも先に立ち上がったとしても、電圧ＶＩＮが解除電圧を超えていない場合には電圧検出回路４は解除信号（パワーオンリセット信号）を出力しないようにすることが可能になる。

図３は、図１の第二の電圧検出回路の変形例を示す図である。
図３に示した変形例は、図１に示した第一の実施例とほぼ同じ構成を有するが、第二の電圧検出回路２の回路構成だけが変更されている。

すなわち、本変形例における電圧検出回路の第二の電圧検出回路２ａは、コンパレータ２０ａ、抵抗２１ａ、２２ａ、基準電圧２４ａからなる。コンパレータ２０ａの出力は、電源電圧ＶＤＤ２と接地電圧の間に電流源２５と直列に接続されたＮｃｈトランジスタ２６のゲートに接続される。第二の電圧検出回路２ａの機能は図１における第二の電圧検出回路２と同等である。

図４は、図１の電圧検出回路の第二の電圧検出回路の出力側にインバータが設けられた構成を、本発明の電圧検出回路の参考例として示す図である。
図１の電圧検出回路が降圧回路３で電源電圧ＶＤＤ１を電圧ＶＤＤ２に降圧していたのに対して、本参考例は電源電圧ＶＤＤ１を降圧しないでそのまま使用する例である。降圧すること以外は図１の構成と同じである。なお、インバータ２３，２４は信号整形用のインバータである。

図５は、図４の電圧検出回路に更に第三の電圧検出回路，インバータ及びＮＡＮＤ回路が設けられた構成を、本発明の電圧検出回路の参考例として示す図である。
基本的な動作は図１の電圧検出回路と同じである。本参考例は、ＩＣの電源電圧が第一の電圧検出回路の最低動作電圧以上になるまでの間は第二の電圧検出回路の出力信号を有効にして論理固定手段の機能を有効にし、第一の電圧検出回路が解除信号を出力している場合に第二の電圧検出回路の出力信号を無効にして論理固定手段の機能を無効にする構成、すなわち、同図に示すＮｃｈトランジスタ５１と抵抗５２からなる電圧検出回路５、インバータ２３ａ，５７、ＮＡＮＤ回路５６，５８を設けた点が実施例１と異なっている。

電源電圧ＶＤＤ１を電圧ＶＤＤ２に降圧して電圧検出回路１と電圧検出回路２が電圧ＶＤＤ２で動作する場合、ＩＣ外部の影響で電源電圧ＶＤＤ１が変化すると電圧ＶＤＤ２も変動してしまう。

電源電圧ＶＤＤ１の変動が起こっても、電圧ＶＤＤ２の変動は電圧検出回路２の検出電圧（Ｖｄｅｔ２：第二の検出電圧）以下に達することもある。この場合実施例１、２ではＮｃｈトランジスタ１９が導通状態になるので電圧検出回路４は検出信号を出力してしまうという誤動作になる。

そこで、上記新たに追加したＮｃｈトランジスタ５１と抵抗５２からなる電圧検出回路５、インバータ２３ａ，５７，５９、ＮＡＮＤ回路５６，５８により、電圧検出回路１が検出状態の場合にしか電圧検出回路２の出力信号がＮｃｈトランジスタ１９のゲート電圧に影響を及ぼさないようにすることで前記誤動作を防止することができる。

さらに、電圧検出回路５はＮｃｈトランジスタ２１と抵抗２２で構成された電圧検出回路２と同様に動作し、電圧検出回路５の検出電圧と解除電圧は電圧検出回路１の最低動作電圧以上かつ電圧検出回路２の検出電圧以下に設定する。

これによって電源電圧ＶＤＤ１が電圧検出回路４の最低動作電圧以下で、電圧ＶＩＮが電源電圧ＶＤＤ１よりも先に立ち上がり、その後、電源電圧ＶＤＤ１が立ち上がるまでの期間は電圧検出回路２の出力信号がＮｃｈトランジスタ１９を制御できるようにした。

図６は、電源電圧ＶＤＤ１を電圧ＶＤＤ２に降圧する回路の例で、ＰｃｈトランジスタＰ１，抵抗Ｒ１，Ｒ２、コンパレータＣ１からなる一般的なリニアレギュレータである。

図７は、電源電圧ＶＤＤ１が変動したときの電圧ＶＤＤ２の変動の例を示す図である。電源電圧ＶＤＤ１が電圧検出回路２の検出電圧Ｖｄｅｔ１（第一の検出電圧）より大きい電圧で急峻に低下しているが、電圧ＶＤＤ２のアンダーシュートは電圧検出回路２の検出電圧（第二の検出電圧）Ｖｄｅｔ２よりも小さくなっている。

このような場合は、図５における電圧検出回路４の出力が解除信号出力のままでなければならないので、電圧検出回路２の出力信号はＮｃｈトランジスタ１９のゲート電圧に影響を及ぼすことができないようにしている。

図８は、図５の電圧検出回路の第三の電圧検出回路を変更して本発明とした実施例を示す図である。
本実施例は、図５の参考例に、電圧ＶＤＤ２立ち上がり時にワンショットパルスを出力する回路（Ｏ・Ｓ回路）５３と電圧検出回路１の出力が検出（Ｈ：ハイレベル）から解除（Ｌ：ローレベル）に変化したときにワンショットパルスを出力する回路（Ｏ・Ｓ回路）５４とＲＳフリップフロップ回路（ＲＳ−ＦＦ）５５とＮＡＮＤ回路５６，５８とインバータ５７，５９を追加したことによって、電圧ＶＤＤ２が立ち上がって、電圧検出回路１の出力が初めて反転するまでは、電圧検出回路２の信号がＮｃｈトランジスタ１９を制御できるようにしたものである。

図９は、図１の基本回路が含まれる実施例を参考例として示す図である。
本実施例は、第一の実施例において、電圧検出回路２の出力とＮｃｈトランジスタ１９のゲートとの間に、インバータ２３，２４と遅延回路６０を追加したものである。

この構成により、電圧検出回路１の検出電圧（Ｖｄｅｔ１：第一の検出電圧）以上で電源電圧ＶＤＤ１の変動が起こったにもかかわらず、電圧ＶＤＤ２の変動が電圧検出回路２の検出電圧（Ｖｄｅｔ２：第二の検出電圧）以下に達したため電圧検出回路２が検出信号を出力しても、遅延回路６０による遅延時間中に電圧ＶＤＤ２が電圧検出回路２の解除電圧（Ｖｒｅｌ２）戻れば、電圧検出電圧回路２の検出信号はＮｃｈトランジスタ１９に到達することがなく、電圧検出回路４の出力信号が反転することを防ぐことができる。

図１０は、遅延回路６０の具体的構成例を示す図であり、直列に接続された抵抗６２とＮｃｈトランジスタ６１と、直列に接続されたＰｃｈトランジスタ６４とＮｃｈトランジスタ６５と、容量６３からなる。Ｎｃｈトランジスタ６１のドレインがＰｃｈトランジスタ６４とＮｃｈトランジスタ６５の共通ドレインに接続される。遅延回路６０への入力信号はＮｃｈトランジスタ６１のゲートに入力され、遅延回路からの出力信号はＰｃｈトランジスタ６４とＮｃｈトランジスタ６５の接続点から出力される。

１：第一の電圧検出回路
２：第二の電圧検出回路
３：降圧回路
４：電圧検出回路
５：第三の電圧検出回路
１０，２０ａ，Ｃ１：コンパレータ
１１，１２，１３，２１ａ，２２，２２ａ，５２，６２：抵抗
１４：基準電圧電源
１５，１７：定電流源
１６，１８，１９，２１，３０，５１，６１，６５：Ｎｃｈトランジスタ
２３，２４，３１，５７，５９：インバータ
５３，５４：ワンショットパルス発生回路
５５：ＳＲ−Ｆ／Ｆ（フリップフロップ）
５６，５８：ＮＡＮＤ回路

特開２００４−１９８３３５号公報特開２００６−１１２８８９号公報特開２００２−１５５６８号公報特開昭６２−０９０５７６号公報実開昭６３−１９５２６７号公報

Claims

第一監視端子の電圧が低下して第一の検出電圧より小さい場合に出力が反転する第一の電圧検出回路と、
第二監視端子の電圧が低下して第二の検出電圧より小さい場合に出力が反転する第二の電圧検出回路とを有する電圧検出回路であって、
ＩＣの入力端子に入力される電源電圧を降圧した電圧が前記第一の電圧検出回路と前記第二の電圧検出回路に供給され、
前記第一の検出電圧は前記第二の検出電圧よりも高く、前記第二の検出電圧は前記第一の電圧検出回路の最低動作電圧よりも大きく、かつ、前記第二の電圧検出回路により第二監視端子の電圧が前記第二の検出電圧より小さいことを検出した場合に、前記第二の電圧検出回路の出力信号（検出信号）により前記第一の検出回路の出力端子の出力の論理を固定する論理固定手段を有し、
前記ＩＣの電源電圧が前記第一の電圧検出回路の最低動作電圧以上になるまでの間は前記第二の電圧検出回路の出力信号(検出信号)を有効にして前記論理固定手段の機能を有効にし、その後、前記第一の電圧検出回路が初めて反転した後は、前記第一の電圧検出回路が解除信号を出力している場合に、前記第二の電圧検出回路の出力信号を無効にして前記論理固定手段の機能を無効にすることを特徴とする電圧検出回路。