JP2006112889A - 電源電圧検出回路 - Google Patents

Abstract

【課題】電源電圧が低下して所定の電圧よりも低い電圧となった場合であっても、電源電圧の検出信号が安定しており、システムの誤動作を防止することができる電源電圧検出回路を提供する。
【解決手段】電源電圧検出回路は、電源電圧が低下して第１の電圧となった時に、その出力信号が反転し、さらに電源電圧が低下して第１の電圧よりも低い第２の電圧よりも低い電圧の領域で、その出力信号が少なくとも１回以上反転する第１の電源電圧検出回路と、電源電圧が低下して第１の電圧よりも低く、かつ第２の電圧よりも高い電圧の領域で、その出力信号が１回だけ反転する第２の電源電圧検出回路と、第１の電源電圧検出回路の出力信号と第２の電源電圧検出回路の出力信号との論理をとり、電源電圧が第１の電圧よりも低い電圧かどうかを表す検出信号を出力する論理回路とを備える。
【選択図】図１

Description

本発明は、電源電圧が低下して所定の設定電圧（検出すべき電圧）よりも低くなったかどうかを検出する電源電圧検出回路に関するものである。

電源電圧検出回路として、例えばバンドギャップリファレンス（以下、ＢＧＲという）型の電源電圧検出回路が知られている。ＢＧＲ型電源電圧検出回路は、大別して、電源電圧から所定の一定電圧を有する基準電圧を発生するＢＧＲ回路と、電源電圧を分圧して得られる所定の分圧電圧を発生する分圧回路と、基準電圧と分圧電圧とを比較し、その比較結果を、電源電圧が設定電圧よりも高いのか低いのかの検出信号として出力する比較回路とからなる３つの要素で構成される。

ＢＧＲ回路によって発生される基準電圧は、温度変動や電圧変動によるばらつきが非常に小さく、電源電圧が所定の電圧よりも高くなると基準電圧はほぼ一定となる。従って、例えば電源電圧が設定電圧よりも高い領域では基準電圧＜分圧電圧、低い領域では基準電圧＞分圧電圧となるように分圧電圧を調節しておき、比較回路を用いて基準電圧と分圧電圧とを比較することによって、電源電圧が設定電圧よりも高いのか低いのかの検出が可能となる。

また、ＢＧＲ回路は、上記の通り、基準電圧のばらつきが非常に小さいことから、ＢＧＲ型電源電圧検出回路によって検出される設定電圧のばらつきも非常に小さいという利点がある。一方、ＢＧＲ回路には、電源電圧が所定の電圧よりも低い領域では基準電圧が安定しないという欠点がある。このため、ＢＧＲ型電源電圧検出回路において、電源電圧が低下した場合に、基準電圧と分圧電圧とが複数点で交差し、電源電圧の検出信号が定まらず、２回以上反転する場合がある。

この種の電源電圧検出回路は、例えば電源電圧を監視してシステムをリセットするために利用される。この場合、電源電圧検出回路から出力される検出信号に抵抗や容量を負荷として接続し、時定数を持たせてリセット解除時間を遅らせるのが一般的である。しかし、ＢＧＲ型電源電圧検出回路を利用してリセットをかけるシステムでは、上記のように、電源電圧が低下して所定の電圧よりも低くなると、リセットが安定してかからない場合が生じるという問題があった。

なお、本発明の出願時に、本発明に関わる先行技術文献は存在していない。

本発明の目的は、前記従来技術に基づく問題点を解消し、電源電圧が低下して所定の電圧よりも低い電圧となった場合であっても、電源電圧の検出信号が安定しており、システムの誤動作を防止することができる電源電圧検出回路を提供することにある。

上記目的を達成するために、本発明は、電源電圧が低下して第１の電圧となった時に、その出力信号が反転し、さらに前記電源電圧が低下して前記第１の電圧よりも低い第２の電圧よりも低い電圧の領域で、その出力信号が少なくとも１回以上反転する第１の電源電圧検出回路と、
前記電源電圧が低下して前記第１の電圧よりも低く、かつ前記第２の電圧よりも高い電圧の領域で、その出力信号が１回だけ反転する第２の電源電圧検出回路と、
前記第１の電源電圧検出回路の出力信号と前記第２の電源電圧検出回路の出力信号との論理をとり、前記電源電圧が前記第１の電圧よりも低い電圧かどうかを表す検出信号を出力する論理回路とを備えることを特徴とする電源電圧検出回路を提供するものである。

ここで、前記第１の電源電圧検出回路は、前記電源電圧から所定の一定電圧を有する基準電圧を発生する定電圧回路と、前記電源電圧を分圧して得られる分圧電圧を出力する分圧回路と、前記基準電圧と前記分圧電圧とを比較し、その比較結果を当該第１の電源電圧検出回路の出力信号として出力する比較回路とを備えるのが好ましい。

また、前記定電圧回路は、バンドギャップリファレンス回路であるのが好ましい。

また、前記第２の電源電圧検出回路は、前記電源電圧が、そのしきい値電圧よりも高い電圧の領域でオンし、低い電圧の領域でオフするＭＯＳトランジスタ、および抵抗素子を有し、前記電源電圧を前記ＭＯＳトランジスタのオン抵抗および前記抵抗素子により分圧して得られる分圧電圧を出力する分圧回路と、この分圧回路から出力される分圧電圧を検出し、その検出結果を当該第２の電源電圧検出回路の出力信号として出力する電圧検出回路とを備えるのが好ましい。

本発明によれば、第１の電源電圧検出回路と第２の電源電圧検出回路とを組み合わせることによって、両者の欠点を相殺し、利点のみを共存させることができる。すなわち、電源電圧が所定の電圧よりも高い電圧の領域では検出信号のばらつきが非常に小さく、電源電圧が低下して所定の電圧よりも低い電圧となった場合であっても、電源電圧の検出信号を安定させることができ、例えば検出信号をリセットとして使用しても、システムを誤動作させることがない電源電圧検出回路を実現することができる。

以下に、添付の図面に示す好適実施形態に基づいて、本発明の電源電圧検出回路を詳細に説明する。

図１は、本発明の電源電圧検出回路の構成を表す一実施形態の概略図である。同図に示す電源電圧検出回路１０は、第１の電源電圧検出回路１２と、第２の電源電圧検出回路１４と、論理回路１６とを備えている。電源電圧検出回路１０は、電源電圧Ｖｄｄが低下して所定の設定電圧（検出すべき電圧）よりも低い電圧となったかどうかを検出し、その検出信号ｏｕｔを出力する。

第１の電源電圧検出回路１２は、バンドギャップリファレンス（以下、ＢＧＲという）回路１８と、分圧回路２０と、比較回路２２とによって構成されている。

ＢＧＲ回路１８は、電源電圧Ｖｄｄが所定の電圧よりも高い領域で、電源電圧Ｖｄｄから所定の一定電圧を有する基準電圧ｖｒｅｆを発生する。ＢＧＲ回路１８は、電源とグランドの間に接続されている。ＢＧＲ回路１８からは基準電圧ｖｒｅｆが出力されている。なお、本実施形態では、ＢＧＲ回路１８の具体的な回路構成は例示していないが、上記機能を果たす各種構成のものを利用することができる。

分圧回路２０は、電源とグランドとの間に直列に接続された２つの抵抗素子２４，２６によって構成されている。抵抗素子２４，２６の接続点からは、分圧電圧ｖｄｄｍｉｄが出力されている。分圧回路２０は、電源電圧Ｖｄｄを抵抗素子２４，２６により分圧して得られる所定の分圧電圧ｖｄｄｍｉｄを出力する。なお、抵抗素子２４，２６の抵抗値は、分圧電圧ｖｄｄｍｉｄが、設定電圧の近傍で基準電圧ｖｒｅｆと交差するように設定される。

比較回路２２は、差動アンプ２８と、シュミットトリガ型のインバータ３０とによって構成されている。差動アンプ２８の入力＋、−には、それぞれ基準電圧ｖｒｅｆおよび分圧電圧ｖｄｄｍｉｄが入力されている。また、差動アンプ２８の出力信号は、インバータ３０を介して反転され、出力信号ｖｏｕｔｎとして出力されている。比較回路２２は、基準電圧ｖｒｅｆと分圧電圧ｖｄｄｍｉｄとを比較し、その比較結果として、出力信号ｖｏｕｔｎを出力する。

第１の電源電圧検出回路１２では、比較回路２２により、ＢＧＲ回路１８から出力される基準電圧ｖｒｅｆと、分圧回路２０から出力される分圧電圧ｖｄｄｍｉｄとが比較され、その比較結果として出力信号ｖｏｕｔｎが出力される。第１の電源電圧検出回路１２の出力信号ｖｏｕｔｎは、基準電圧ｖｒｅｆよりも、分圧電圧ｖｄｄｍｉｄの方が高い場合にはハイレベルとなり、基準電圧ｖｒｅｆよりも、分圧電圧ｖｄｄｍｉｄの方が低い場合にはローレベルとなる。

なお、電源電圧Ｖｄｄが低下して第１の電圧（＝設定電圧）よりも低い電圧となった時に、出力信号ｖｏｕｔｎがハイレベルからローレベルに変化するように、基準電圧ｖｒｅｆ、分圧電圧ｖｄｄｍｉｄ等が決定される。

第１の電源電圧検出回路１２は、ＢＧＲ回路１８を使用するＢＧＲ型電源電圧検出回路である。従って、第１の電源電圧検出回路１２の出力信号ｖｏｕｔｎは、電源電圧Ｖｄｄが低下して第１の電圧（＝設定電圧）となった時にハイレベルからローレベルに反転し、さらに電源電圧Ｖｄｄが低下して第１の電圧よりも低い第２の電圧よりも低い電圧の領域で少なくとも１回以上反転する。

続いて、第２の電源電圧検出回路１４は、Ｐ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）３２と、抵抗素子３４と、バッファ回路３６とによって構成されるＭＯＳ型電源電圧検出回路である。ＰＭＯＳ３２のソースは電源に接続され、そのドレインは、抵抗素子３４を介してグランドに接続され、そのゲートはグランドに接続されている。ＰＭＯＳ３２のドレインと抵抗素子３４との接続点からは、分圧電圧ｇｏｕｔ０が出力され、バッファ回路３６を介して出力信号ｇｏｕｔとして出力されている。

第２の電源電圧検出回路１４では、電源電圧Ｖｄｄが、ＰＭＯＳ３２のしきい値電圧よりも高い電圧の領域でＰＭＯＳ３２がオンして、ＰＭＯＳ３２のオン抵抗と抵抗素子３４とからなる分圧回路が構成され、電源電圧ＶｄｄをＰＭＯＳ３２のオン抵抗および抵抗素子３４により分圧して得られる分圧電圧ｇｏｕｔ０が出力される。分圧電圧ｇｏｕｔ０が、電圧検出回路となるバッファ回路３６のしきい値電圧よりも高い電圧である場合、出力信号ｇｏｕｔはハイレベルとなり、低い電圧である場合にはローレベルとなる。

なお、電源電圧Ｖｄｄが第１の電圧よりも低く、かつ第２の電圧よりも高い電圧の領域で、出力信号ｇｏｕｔがハイレベルからローレベルに変化するように、ＰＭＯＳ３２のオン抵抗、抵抗素子３４の抵抗値、バッファ回路３６のしきい値電圧等が決定される。

一方、電源電圧Ｖｄｄが、ＰＭＯＳ３２のしきい値電圧よりも低い電圧になるとＰＭＯＳ３２がオフし、分圧電圧ｇｏｕｔ０は、グランドに接続されている抵抗素子３４を介してグランドレベルとなる。その結果、出力信号ｇｏｕｔは、電源電圧が第１の電圧よりも低く、かつ第２の電圧よりも高い電圧の領域で１回だけハイレベルからローレベルに反転した状態に保持される。

最後に、論理回路１６は、ＡＮＤ回路３８によって構成されている。ＡＮＤ回路３８の入力には、第１の電源電圧検出回路１２の出力信号ｖｏｕｔｎおよび第２の電源電圧検出回路１４の出力信号ｇｏｕｔが入力されている。ＡＮＤ回路３８からは、その出力信号ｏｕｔが出力されている。

論理回路１６は、第１の電源電圧検出回路１２の出力信号ｖｏｕｔｎと第２の電源電圧検出回路１４の出力信号ｇｏｕｔとの論理積をとり、電源電圧検出回路１０の出力信号として、電源電圧Ｖｄｄが第１の電圧（＝設定電圧）よりも低い電圧かどうかを表す検出信号ｏｕｔを出力する。

次に、図２（ａ）、（ｂ）および（ｃ）に示すタイミングチャートを参照しながら、電源電圧検出回路１０の動作を説明する。

第１の電源電圧検出回路１２において、図２（ａ）に示すように、電源電圧Ｖｄｄが第１の電圧（本実施形態の場合、約２．７Ｖ）よりも高い電圧の領域では、ＢＧＲ回路１８から出力される基準電圧ｖｒｅｆよりも、分圧回路２０から出力される分圧電圧ｖｄｄｍｉｄの方が高く、比較回路２２からは、第１の電源電圧検出回路１２の出力信号ｖｏｕｔｎとしてハイレベルが出力される。

電源電圧Ｖｄｄが低下して、第１の電圧（約２．７Ｖ）よりも低い電圧となった時、基準電圧ｖｒｅｆよりも、分圧電圧ｖｄｄｍｉｄの方が低くなり、出力信号ｖｏｕｔｎは反転してローレベルとなる。

続いて、さらに電源電圧Ｖｄｄが低下して、第２の電圧（本実施形態の場合、約１．７Ｖ）よりも低い電圧となった時、再度、基準電圧ｖｒｅｆよりも、分圧電圧ｖｄｄｍｉｄの方が高くなり、出力信号ｖｏｕｔｎは再度反転してハイレベルとなる。

そして、さらに電源電圧Ｖｄｄが低下して、第３の電圧（本実施形態の場合、約１．１Ｖ）よりも低い電圧となった時、再度、基準電圧ｖｒｅｆよりも、分圧電圧ｖｄｄｍｉｄの方が低くなり、出力信号ｖｏｕｔｎは再度反転してローレベルとなる。

これ以後、電源電圧Ｖｄｄがグランドレベルに低下するまでの領域では、基準電圧ｖｒｅｆよりも、分圧電圧ｖｄｄｍｉｄの方が低い状態が維持され、出力信号ｖｏｕｔｎはローレベルに保たれる。

一方、第２の電源電圧検出回路１４において、図２（ｂ）のタイミングチャートに示すように、電源電圧ＶｄｄがＰＭＯＳ３２のしきい値電圧（本実施形態の場合、約１．０Ｖ）よりも高い電圧の領域ではＰＭＯＳ３２がオンし、分圧電圧ｇｏｕｔ０は、電源電圧ＶｄｄをＰＭＯＳ３２のオン抵抗および抵抗素子３４により分圧して得られる電圧となる。この分圧電圧ｇｏｕｔ０が、バッファ回路３６のしきい値電圧（本実施形態の場合、約１．０Ｖ）よりも高い領域では、第２の電源電圧検出回路１４の出力信号ｇｏｕｔはハイレベルとなる。

電源電圧Ｖｄｄが低下すると、これに応じて分圧電圧ｇｏｕｔ０も低下する。そして、分圧電圧ｇｏｕｔ０が、バッファ回路３６のしきい値電圧（約１．０Ｖ）よりも低い電圧となった時、出力信号ｇｏｕｔは反転してローレベルとなる。既に述べたように、出力信号ｇｏｕｔが、ハイレベルからローレベルに反転するタイミングは、電源電圧Ｖｄｄが、第１の電圧（約２．７Ｖ）と第２の電圧（約１．７Ｖ）との間の電圧の範囲となるように、ＰＭＯＳ３２のオン抵抗や抵抗素子３４の抵抗値が決定される。

そして、電源電圧Ｖｄｄが低下して、ＰＭＯＳ３２のしきい値電圧（約１．０Ｖ）よりも低い電圧となった時、ＰＭＯＳ３２がオフし、分圧電圧ｇｏｕｔ０は、グランドに接続された抵抗素子３４を介してグランドレベルとなり、出力信号ｇｏｕｔはローレベルに保たれる。

上記のように、電源電圧Ｖｄｄが第１の電圧（約２．７Ｖ）よりも高い電圧の範囲では、第１の電源電圧検出回路１２の出力信号ｖｏｕｔｎ、および第２の電源電圧検出回路１４の出力信号ｇｏｕｔはともにハイレベルとなる。従って、論理回路１６において、ＡＮＤ回路３８により、両者の論理積がとられて、図２（ｃ）のタイミングチャートに示すように、電源電圧検出回路１０から出力される検出信号ｏｕｔはハイレベルとなる。

電源電圧Ｖｄｄが低下して第１の電圧（約２．７Ｖ）よりも低い電圧となった時、第１の電源電圧検出回路１２の出力信号ｖｏｕｔｎがローレベルとなる。このため、電源電圧検出回路１０から出力される検出信号ｏｕｔは、ハイレベルからローレベルに変化する。

そして、電源電圧Ｖｄｄが第１の電圧（約２．７Ｖ）と第２の電圧（約１．７Ｖ）との間の電圧の範囲で、第２の電源電圧検出回路１４の出力信号ｇｏｕｔがローレベルとなり、出力信号ｇｏｕｔは、電源電圧Ｖｄｄがグランドレベルとなるまでローレベルに保たれる。このため電源電圧検出回路１０から出力される検出信号ｏｕｔは、再度反転してハイレベルとなることなく、ローレベルに保たれる。

ＢＧＲ型電源電圧検出回路である第１の電源電圧検出回路１２は、電源電圧Ｖｄｄが高い領域では出力信号ｖｏｕｔｎのばらつきが非常に少ないという利点がある反面、電源電圧Ｖｄｄが低い領域では基準電圧ｖｒｅｆが安定せず、例えば検出信号ｏｕｔをリセットとして使用するとシステムが誤動作する可能性があるという欠点がある。一方、ＭＯＳ型電源電圧検出回路である第２の電源電圧検出回路１４は、電源電圧Ｖｄｄが低い領域でも、その出力信号ｇｏｕｔが安定している反面、出力信号ｇｏｕｔのばらつきが大きいという欠点がある。

電源電圧検出回路１０では、第１の電源電圧検出回路１０と第２の電源電圧検出回路１４とを組み合わせることによって、両者の欠点を相殺し、利点のみを共存させることができる。すなわち、電源電圧Ｖｄｄが所定の電圧よりも高い電圧の領域では検出信号ｏｕｔのばらつきが非常に小さく、電源電圧Ｖｄｄが低下して所定の電圧よりも低い電圧となった場合であっても、検出信号ｏｕｔを安定させることができ、例えば検出信号ｏｕｔをリセットとして使用しても、システムを誤動作させることがない電源電圧検出回路を実現することができる。

なお、ＢＧＲ型電源電圧検出回路である第１の電源電圧検出回路１２と比べて、ＭＯＳ型電源電圧検出回路である第２の電源電圧検出回路１４は、回路規模が極めて小さく、ほとんど実装面積を必要としないという利点もある。

本発明は、図示例のものに限定されない。例えば、ＢＧＲ回路１８は、同様の機能を果たす各種構成の定電圧回路に置換することが可能である。また、分圧回路２０、比較回路２２、第２の電源電圧検出回路１４、および論理回路１６も、同様の機能を果たす各種構成の回路を使用することができる。また、各信号の極性も限定されず、必要に応じて図示例のものとは逆極性の信号を使用してもよい。

本発明は、基本的に以上のようなものである。
以上、本発明の電源電圧検出回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

本発明の電源電圧検出回路の構成を表す一実施形態の概略図である。 （ａ）、（ｂ）および（ｃ）は、それぞれ図１に示す電源電圧検出回路の第１の電源電圧検出回路、第２の電源電圧検出回路、および論理回路の動作を表すタイミングチャートである。

符号の説明

１０ 電源電圧検出回路
１２ 第１の電源電圧検出回路
１４ 第２の電源電圧検出回路
１６ 論理回路
１８ バンドギャップリファレンス回路
２０ 分圧回路
２２ 比較回路
２４，２６，３４ 抵抗素子
２８ 差動アンプ
３０ シュミットトリガ型のインバータ
３２ Ｐ型ＭＯＳトランジスタ
３６ バッファ回路
３８ ＡＮＤ回路

Claims (4)

1. 電源電圧が低下して第１の電圧となった時に、その出力信号が反転し、さらに前記電源電圧が低下して前記第１の電圧よりも低い第２の電圧よりも低い電圧の領域で、その出力信号が少なくとも１回以上反転する第１の電源電圧検出回路と、
   前記電源電圧が低下して前記第１の電圧よりも低く、かつ前記第２の電圧よりも高い電圧の領域で、その出力信号が１回だけ反転する第２の電源電圧検出回路と、
   前記第１の電源電圧検出回路の出力信号と前記第２の電源電圧検出回路の出力信号との論理をとり、前記電源電圧が前記第１の電圧よりも低い電圧かどうかを表す検出信号を出力する論理回路とを備えることを特徴とする電源電圧検出回路。
2. 前記第１の電源電圧検出回路は、前記電源電圧から所定の一定電圧を有する基準電圧を発生する定電圧回路と、前記電源電圧を分圧して得られる分圧電圧を出力する分圧回路と、前記基準電圧と前記分圧電圧とを比較し、その比較結果を当該第１の電源電圧検出回路の出力信号として出力する比較回路とを備える請求項１に記載の電源電圧検出回路。
3. 前記定電圧回路は、バンドギャップリファレンス回路であることを特徴とする請求項２に記載の電源電圧検出回路。
4. 前記第２の電源電圧検出回路は、前記電源電圧が、そのしきい値電圧よりも高い電圧の領域でオンし、低い電圧の領域でオフするＭＯＳトランジスタ、および抵抗素子を有し、前記電源電圧を前記ＭＯＳトランジスタのオン抵抗および前記抵抗素子により分圧して得られる分圧電圧を出力する分圧回路と、この分圧回路から出力される分圧電圧を検出し、その検出結果を当該第２の電源電圧検出回路の出力信号として出力する電圧検出回路とを備える請求項１〜３のいずれかに記載の電源電圧検出回路。

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