JP2007121088A - 低電圧検出回路 - Google Patents

Abstract

【課題】電源投入時及び通常動作時において信頼性の高い正確な低電圧検出回路を提供する。
【解決手段】低電圧検出回路は、基準電圧発生回路１０と、分圧回路２０と、比較回路としてのコンパレータ３０と、分圧回路２０に直列接続された第２の定電流トランジスタＭ２とから構成される。補助電流トランジスタＭａは、第１の定電流トランジスタＭ１と同様に負荷素子４０に直列に接続される。この補助電流トランジスタＭａは、第２の定電流トランジスタＭ２のドレイン電圧Ａによって制御される。また、第２の定電流トランジスタＭ２のゲートと第１の定電流トランジスタＭ１のゲートを相互に接続し、カレントミラーを構成する。さらに、第２の定電流トランジスタＭ２のサイズは、第１の定電流トランジスタＭ１に流れる第１の定電流Ｉ１の数倍の第２の定電流Ｉ２を流すことができるように調整する。
【選択図】図１

Description

本発明は、電源電圧の低下を検出する低電圧検出回路に関するものである。

マイクロコンピュータでは電源電圧Ｖｄｄがある基準以下の電圧に低下すると、回路の動作が不安定となり、誤動作を起こす。これを防止する観点から、マイクロコンピュータには、その電源電圧Ｖｄｄの低下を検出するための低電圧検出回路が内蔵され、自動的にリセット動作がなされている。図３は、従来の一般的な低電圧検出回路の回路構成を示している。

従来の一般的な低電圧検出回路は、一定の基準電圧Ｖｒｅｆを出力する基準電圧発生回路１００と、電源電圧Ｖｄｄを分圧抵抗Ｒ１０及びＲ２０によって分圧電圧Ｖｂに分圧して出力する分圧回路２００と、それらの各出力を比較し、その判定結果を出力するコンパレータ１１０とから構成されている。

基準電圧発生回路１００は、定電流Ｉ０を発生させる定電流トランジスタＭ０と、当該定電流トランジスタＭ０に直列接続された負荷素子としての抵抗Ｒ３０及びダイオードＤとから構成され、定電流トランジスタＭ０と負荷素子との接続点から基準電圧Ｖｒｅｆを出力する。基準電圧発生回路１００と分圧回路２００の各出力はコンパレータ１１０に入力されている。

このような低電圧検出回路によって、電源電圧Ｖｄｄの状態は監視され、分圧電圧Ｖｂが基準電圧Ｖｒｅｆよりも低くなった場合には、コンパレータ１１０からハイレベルの低電圧検出信号Ｃｏｕｔが出力され、マイクロコンピュータをリセット（停止）状態にし、そのマイクロコンピュータの誤動作を防止している。また、通常動作時だけでなく、電源電圧Ｖｄｄが低い電源投入時においても、同様にマイクロコンピュータをリセット状態にさせ、その誤動作を防止している。

上述した技術は例えば、以下の特許文献に記載されている。
特開平８−９７６９４号公報

しかしながら、上述したような低電圧検出回路では、以下の２つの問題があった。まず第１に、図４（ａ）に示すように、電源投入時（電源電圧Ｖｄｄ及びＶｂが急峻に立ち上がったとき）に、基準電圧発生回路１００による基準電圧Ｖｒｅｆの発生の立ち上がりが遅れ、所望のレベルの基準電圧Ｖｒｅｆが発生しない結果、ハイレベルの低電圧検出信号Ｃｏｕｔが出力されないという問題があった。

第２に、図４（ｂ）に示すように、通常動作時において電源電圧Ｖｄｄが徐々に低下し、Ｖｂ＜Ｖｒｅｆとなった時に、低電圧検出信号Ｃｏｕｔ（ハイレベル＝Ｖｄｄレベル）が出力されたとしても、さらに電源電圧Ｖｄｄが低下すると、基準電圧Ｖｒeｆを一定の電圧レベルに保つことが出来ずに急激に低下してしまう。すると、Ｖｂ＞Ｖｒｅｆとなり、ハイレベルの低電圧検出信号Ｃｏｕｔが出力されないという問題があった。

従って、上記従来の低電圧検出回路をマイクロコンピュータ等のＬＳＩに内蔵した場合には、電源投入時及び通常動作時の電源電圧Ｖｄｄが低下した時において所望のリセット動作がなされず、その結果誤動作が生じてしまうことがあった。

本発明は上記課題に鑑みてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明の低電圧検出回路は第１の定電流を発生させる第１の定電流トランジスタと、前記第１の定電流に応じた基準電圧を発生する負荷素子と、前記第１の定電流に比例した第２の定電流を発生させる第２の定電流トランジスタと、前記第２の定電流トランジスタに直列に接続され、電源電圧を分圧する分圧回路と、前記第２の定電流トランジスタと前記分圧回路との接続点の電圧によって制御され、前記負荷素子に補助的に電流を流す補助電流トランジスタと、前記基準電圧と前記分圧回路によって分圧された電源電圧とを比較するコンパレータとを備えることを特徴とする。

また、本発明の低電圧検出回路は、前記第１の定電流トランジスタと前記第２の定電流トランジスタとがカレントミラーを構成することを特徴とする。

また、本発明の低電圧検出回路は、前記第２の定電流が前記第１の定電流よりも大きいことを特徴とする。

また、本発明の低電圧検出回路は、前記負荷素子が抵抗とダイオードとから成ることを特徴とする。

また、本発明の低電圧検出回路は、前記第２の定電流トランジスタと前記分圧回路の接続点と、前記補助電流トランジスタのゲートとが接続されていることを特徴とする。

また、本発明の低電圧検出回路は前記補助電流トランジスタの電流を制限する制限抵抗を備えることを特徴とする。さらにまた、前記補助電流トランジスタがＰチャネル型トランジスタであることを特徴とする。

本発明の低電圧検出回路によれば、電源投入時において基準電圧Ｖｒｅｆの立ち上がりが遅れることはない。また、通常動作時に電源電圧Ｖｄｄが低下したとしても、それによる基準電圧Ｖｒｅｆの低下は防止される。そのため、電源投入時及び通常動作時において信頼性の高い正確な低電圧検出が可能である。

従って、本発明をマイクロコンピュータ等のＬＳＩに内蔵した場合には、所望のリセット動作を確実に行うことができ、その誤動作を防止することができる。

次に、本発明の低電圧検出回路について、図面を参照しながら説明する。

図１は、本発明の低電圧検出回路の回路構成の一例を示している。この低電圧検出回路は、基準電圧発生回路１０と、分圧回路２０と、比較回路としてのコンパレータ３０と、分圧回路２０に直列接続された第２の定電流トランジスタＭ２とから構成されている。なお、本実施例では、例えば電源電圧Ｖｄｄが通常は５．０Ｖ，基準電圧が１．１Ｖ，電源電圧Ｖｄｄが３．０Ｖに低下したときに分圧電圧ＶＢが１．１Ｖとなるように設定されているとする。

基準電圧発生回路１０は、電源電圧Ｖｄｄ供給端とグランド間に挿入された、第１の定電流Ｉ１を発生させる第１の定電流トランジスタＭ１（Ｐチャネル型トランジスタ）と、第１の定電流トランジスタＭ１に直列接続された負荷素子４０（抵抗Ｒ１とダイオードＤ）とから構成されており、電源電圧Ｖｄｄの低下を判定するための基準電圧Ｖｒｅｆをコンパレータ３０の一方の入力端（非反転入力端＋）に供給するものである。第１の定電流トランジスタＭ１のゲートとドレインとは短絡されている。なお、負荷素子４０の素子の構成は適宜変更可能である。

そして、補助電流トランジスタＭａ（Ｐチャネル型トランジスタ）が、制限抵抗Ｒ２を介して負荷素子４０に直列に接続されている。この補助電流トランジスタＭａは、後述する第２の定電流トランジスタＭ２のドレイン電圧Ａによって制御されるものである。つまり、当該ドレイン電圧Ａが高い通常動作時にはオフの状態であり、補助電流トランジスタＭａは動作しない。

逆に、ドレイン電圧Ａが低い電源投入時及び電源電圧Ｖｄｄの低下時に導通し、負荷素子４０に補助電流Ｉａを流し、基準電圧Ｖｒｅｆの立ち上がり、及び基準電圧Ｖｒｅｆの電圧を一定に維持できるよう補助する。なお、補助電流Ｉａが過度に流れることを制限する観点から制限抵抗Ｒ２を配置している。

分圧回路２０は、電源電圧Ｖｄｄ供給端とグランド間に挿入される分圧抵抗Ｒ３，Ｒ４の直列回路から構成されており、電源電圧Ｖｄｄの分圧電圧ＶＢをコンパレータ３０の他方の入力端（反転入力端−）に供給する。

当該電源電圧Ｖｄｄ供給端と分圧回路２０との間には、第２の定電流トランジスタＭ２（Ｐチャネル型トランジスタ）が挿入され、分圧回路２０の電流源となっている。そして、第２の定電流トランジスタＭ２のゲートと第１の定電流トランジスタＭ１のゲートは相互に接続され、カレントミラーを構成している。

さらに、第２の定電流トランジスタＭ２のトランジスタサイズは、第１の定電流トランジスタＭ１に流れる第１の定電流Ｉ１の数倍の第２の定電流Ｉ２を流すことができ、分圧抵抗Ｒ３，Ｒ４に対してその抵抗が無視できる程度にトランジスタサイズが調整されている。

また、第２の定電流トランジスタＭ２のドレイン電圧Ａ（第２の定電流トランジスタと分圧回路２０との接続点）は、補助電流トランジスタＭａのゲートに接続されている。従って、補助電流トランジスタＭａはドレイン電圧Ａによって制御されるものである。

コンパレータ３０は、基準電圧Ｖｒｅｆと分圧電圧ＶＢとを比較し、その比較結果に応じて低電圧検出信号Ｃｏｕｔを出力する。低電圧検出信号Ｃｏｕｔは、マイクロコンピュータ等のＬＳＩのリセット（停止）パルスとして用いることが可能である。

次に、本実施形態の動作について説明する。まず、電源投入時について図１及び図２（ａ）を参照して説明する。

電源投入時、第２の定電流トランジスタＭ２のドレイン電圧Ａは０Ｖである。そうすると、補助電流トランジスタＭａは導通し、補助電流Ｉａが流れる。この補助電流Ｉａが負荷素子４０に供給されるため、基準電圧Ｖｒｅｆが電源電圧Ｖｄｄに追随するように確実に立ち上がる。従って、図２（ａ）に示すように、電源投入時からその直後の時刻ｔ１に至る期間は、分圧電圧ＶＢが基準電圧Ｖｒｅｆ以下になるので、コンパレータ４０からハイレベルの低電圧検出信号Ｃｏｕｔが出力される。

次に、通常動作時において電源電圧Ｖｄｄが低下する場合について図１及び図２（ｂ）を参照して説明する。電源電圧Ｖｄｄが低下し、分圧電圧ＶＢが基準電圧Ｖｒｅｆ（１．１Ｖ）以下になると、ハイレベル（＝Ｖｄｄレベル）の低電圧検出信号Ｃｏｕｔが出力される。

そして、さらに電源電圧Ｖｄｄが低下すると、第１の定電流トランジスタＭ１は定電流Ｉ１を流すことが出来なくなる。そうすると、従来例の低電圧検出回路では基準電圧Ｖｒｅｆが低下することとなる。

しかしながら、本発明の低電圧検出回路では、定電流Ｉ１が流れなくなると、カレントミラーの構成によって、第２の定電流トランジスタＭ２のドレイン電圧Ａが下がり、そして、それに伴って、補助電流トランジスタＭａが導通し、補助電流Ｉａが負荷素子４０に流れる。そのため、基準電圧Ｖｒｅｆの急峻な低下は防止され、所定の電圧レベルに維持することができる。従って、電源電圧Ｖｄｄが低下し、分圧電圧ＶＢが基準電圧Ｖｒｅｆ以下になった後も、コンパレータ３０によるハイレベルの低電圧検出信号Ｃｏｕｔの出力を維持することができる。

以上より、本発明の低電圧検出回路によれば、所望の低電源電圧を確実に検出し、低電圧検出信号を出力することが可能である。

本発明の低電圧検出回路を説明する回路構成図である。 本発明の低電圧検出回路の動作を説明するチャート図である。 従来の低電圧検出回路を説明する回路図である。 従来の低電圧検出回路の動作を説明するチャート図である。

符号の説明

１０ 基準電圧発生回路 ２０ 分圧回路 ３０ コンパレータ
４０ 負荷素子 １００ 基準電圧発生回路 １１０ コンパレータ
２００ 分圧回路 Ｍ１ 第１の定電流トランジスタ
Ｍ２ 第２の定電流トランジスタ Ｍａ 補助電流トランジスタ
Ｃｏｕｔ 低電圧検出信号 Ｖｄｄ 電源電圧 Ｒ１，Ｒ３０ 抵抗
Ｒ２ 制限抵抗 Ｄ ダイオード Ｒ３，Ｒ４ 分圧抵抗
Ｒ１０，Ｒ２０ 分圧抵抗 Ｉ０ 定電流 Ｉ１ 第１の定電流
Ｉ２ 第２の定電流 Ｉａ 補助電流 Ｖｒｅｆ 基準電圧
ＶＢ 分圧電圧 Ｖｂ 分圧電圧 Ｖｄｄ 電源電圧

Claims (7)

1. 第１の定電流を発生させる第１の定電流トランジスタと、
   前記第１の定電流に応じた基準電圧を発生する負荷素子と、
   前記第１の定電流に比例した第２の定電流を発生させる第２の定電流トランジスタと、
   前記第２の定電流トランジスタに直列に接続され、電源電圧を分圧する分圧回路と、
   前記第２の定電流トランジスタと前記分圧回路との接続点の電圧によって制御され、前記負荷素子に補助的に電流を流す補助電流トランジスタと、
   前記基準電圧と前記分圧回路によって分圧された電源電圧とを比較するコンパレータとを備えることを特徴とする低電圧検出回路。
2. 前記第１の定電流トランジスタと前記第２の定電流トランジスタとがカレントミラーを構成することを特徴とする請求項１に記載の低電圧検出回路。
3. 前記第２の定電流は前記第１の定電流よりも大きいことを特徴とする請求項１または請求項２に記載の低電圧検出回路。
4. 前記負荷素子は抵抗とダイオードとから成ることを特徴とする請求項１乃至請求項３のいずれかに記載の低電圧検出回路。
5. 前記第２の定電流トランジスタと前記分圧回路の接続点と、
   前記補助電流トランジスタのゲートとが接続されていることを特徴とする請求項１乃至請求項４のいずれかに記載の低電圧検出回路。
6. 前記補助電流トランジスタの電流を制限する制限抵抗を備えることを特徴とする請求項１乃至請求項５のいずれかに記載の低電圧検出回路。
7. 前記補助電流トランジスタはＰチャネル型トランジスタであることを特徴とする請求項１乃至請求項６のいずれかに記載の低電圧検出回路。
   
   
   

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