JP5057894B2 - 電圧検出回路及びそれを用いた発振器 - Google Patents
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Description
バイアス回路209は、それぞれのゲートが接地され、電源電圧と接地点とに直列に介挿されたpチャネル型のMOSトランジスタ208とnチャネル型のディプレッションMOSトランジスタ207とから構成され、nチャネル型のディプレッションMOSトランジスタ207が定電流素子として動作している。
MOSトランジスタ202のドレインには、ゲートがMOSトランジスタ208のドレインに接続され、ソースが接地されたnチャネル型のMOSトランジスタ204のドレインが接続されている。
また、MOSトランジスタ202のドレインには、増幅回路として、pチャネル型MOSトランジスタ205及びnチャネル型のMOSトランジスタ206からなるCMOSインバータが接続されている。
上述した回路においては、検出する電源電圧が予め設定された電圧以下の場合、「L」レベルの信号を出力し、予め設定された電圧を超えた場合、「H」レベルの信号を出力する。
このため、上記従来例においてはゲート容量や寄生容量に対する電荷の充放電に時間がかかり、N3が「H」レベルから「L」レベルに状態変化するのに、または「L」レベルから「H」レベルに状態変化するのに時間がかかるという問題がある。
この図において、本実施形態の電圧検出回路は、定電流源500と、pチャネル型のMOSトランジスタM2,M3,M6と、nチャネル型のMOSトランジスタM1,M4,M5,M7と、タイミング調整回路100を有している。
電源電圧の電圧検出に使用する場合、図9におけるSの範囲の回路部分を接続することとなる。すなわち、定電流源500が図9のMOSトランジスタ202に対応し、MOSトランジスタM1がMOSトランジスタ204に対応しており、定電流に対してMOSトランジスタM1がオンもしくはオフ状態に遷移する過程において流れる電流量により、接続点A(N3)の電位が上昇、あるいは下降する。
また、以下の説明において、閾値電圧とは、接続点Aの電位を「H」レベルと検出するか、あるいは「L」レベルとして検出するかを決定するために、接続点Aの電位と比較するための閾値を示している。接続点Aの電位が閾値電圧を超えれば「H」レベルであり、接続点Aの電位が閾値電圧を下回れば「L」レベルと判定される。
ここで、MOSトランジスタM1が上述した定電流源500との接続ではなく、MOSトランジスタM1をpチャネル型とし、ソースが電源に接続され、ゲートに検出する対称の検出電圧が印加され、ドレインが定電流源500を介して接地点に接続されるようにしてもよい。
また、タイミング調整回路100は、信号入力端子Tinに入力される入力電圧(接続点Aの電圧)が予め設定された閾値電圧を超える、あるいは閾値電圧を下回る際に、上記出力端子To1から出力されるMOSトランジスタM6のゲート(接続点B)に印加する信号と、出力端子To2から出力されるMOSトランジスタM7のゲート(接続点C)に印加する信号との電圧変化のタイミングをずらしている。
すなわち、タイミング調整回路100は、上記入力電圧が閾値電圧に対して低い電圧から上昇して、この閾値電圧を超える過渡変化の際に、「H」レベルから「L」レベルへの信号変化を、出力端子To1に対して出力端子To2の方を早いタイミングにて行い、一方、入力電圧が閾値電圧に対して高い電圧から下降して閾値電圧を下回る過渡変化の際に、「L」レベルから「H」レベルへの信号変化を、出力端子To2に対して出力端子To1の方を早いタイミングにて行う。
MOSトランジスタM1のゲートに入力される電圧が「H」レベルから「L」レベルにへの変化を開始することにより、接続点Aの電位が「L」レベルから「H」レベルへ上昇し、信号のレベル変化の閾値電圧を超える。
これにより、タイミング調整回路100は、入力される電圧が閾値電圧を超えたタイミングにて、接続点Cを「H」レベルから「L」レベルへ変化させる動作を開始させる。これにより、接続点の電位が低下するため、MOSトランジスタM4及びM7がオフ状態(電流が流れなくなる状態)に徐々に移行する(時刻t1)。この時点において、タイミング調整回路100は、接続点Bを「H」レベルのままとしている。このため、信号出力端子Toutは依然として「L」レベルであり、MOSトランジスタM2はオン状態となっている。
これにより、MOSトランジスタM3及びM6に電流が流れはじめ、この時点において信号出力端子Toutが「L」レベルのため、MOSトランジスタM2及びM3を介して流れる電流により、接続点Aに電荷が供給されて、接続点Aの電位が急速に「H」レベルに変化する(時刻t3)。
接続点Aの電位が「H」レベルに到達すると、タイミング調整回路100は、接続点B及びCも完全に「L」レベルの状態とする(時刻t4)。
このとき、MOSトランジスタM3及びM5がオン状態となっているが、MOSトランジスタM2及びM4がオフ状態となっているため、接続点Aからみると、電源と接地電位との間に直列に接続されたMOSトランジスタM2,M3,M4及びM5(電位検出部)において、電源への経路及び接地電位への経路のいずれもがハイインピーダンス状態となっている。
すなわち、タイミング調整回路100は、接続点Aの電位が「L」レベルから「H」レベルに変化する過渡状態において、MOSトランジスタM4をMOSトランジスタM3より早いタイミングによりオフ状態とし、一定期間のみMOSトランジスタM2及びM3を介して接続点Aに対して電流を供給し、接続点Aの電位を急速に「L」レベルから「H」レベルに変化させる。
これにより、タイミング調整回路100は、信号入力端子Tinに入力される入力電圧が閾値電圧を下回ることで、接続点Bを「L」レベルから「H」レベルへ遷移させる処理を開始させる。これにより、接続点Bの電位が上昇してMOSトランジスタM6をオフ状態に徐々に移行させる(時刻t5)。
この時点において、タイミング調整回路100は、接続点Cを「L」レベルのままとしている。このため、信号出力端子Toutは依然として「H」レベルであり、MOSトランジスタM5がオン状態となっている。
これにより、MOSトランジスタM4及びM7に電流が流れはじめ、この時点において信号出力端子Toutが「H」レベルのため、MOSトランジスタM4及びM5を介して接続点Aから電荷が接地点に放電され、接続点Aの電位が急速に「L」レベルに変化する(時刻t7)。
接続点Aの電位が「L」レベルに到達すると、タイミング調整回路100は、接続点B及びCも完全に「H」レベルの状態とする(時刻t8)。
このとき、MOSトランジスタM2及びM4がオン状態となっているが、MOSトランジスタM3及びM5がオフ状態となっているため、接続点Aからみると、電源と接地電位との間に直列に接続されたMOSトランジスタM2,M3,M4及びM5において、電源への経路及び接地電位への経路のいずれもがハイインピーダンス状態となっている。
上述したように、本実施形態においては、接続点Aの電位が検出対象の電圧の変動に対応して変化する際、この接続点Aの電位が予め設定した閾値をまたぐ変化をした場合、接続点Aの電位の変化を高速にすることにより、従来例に比較して信号出力端子Toutから電圧検出の結果の出力タイミングを早くすることができる。
<タイミング調整回路100の第1の構成例>
図1のタイミング調整回路100の第1の構成例として、図3に示す回路を用いる。タイミング調整回路100は、pチャネル型のMOSトランジスタM8と、nチャネル型のMOSトランジスタM9と、抵抗Rとから構成されている。この図において、タイミング調整回路100の信号入力端子Tinは直接に接続点Aに接続され、出力端子To1は直接に接続点Bに接続され、出力端子To2は直接に接続点Cに接続されている。
MOSトランジスタM8は、ソースが電源に接続され、ゲートが接続点Aに接続され、ドレインが接続点Bに接続されている。
MOSトランジスタM9は、ソースが接地され、ゲートが接続点Aに接続され、ドレインが接続点Cに接続されている。抵抗Rは接続点Bと接続点Cとの間に介挿されている。
上述した時刻t1と同様に、接続点Aの電位が「L」レベルから「H」レベルへの上昇を開始し、MOSトランジスタM9の閾値を超えると、このMOSトランジスタM9は電流を流しはじめ、「H」レベルから「L」レベルへの接続点Cの電位変化を開始させる。接続点Cの電位が低下することにより、MOSトランジスタM4及びM7がオフ状態に徐々に移行する(時刻t1)。このとき、MOSトランジスタM8は閾値を下回ると、徐々に流れる電流が減少する。一方、MOSトランジスタM9は閾値を超えると、徐々に流れる電流が増加していくこととなる。
この時点において、MOSトランジスタM9が抵抗Rを介して接続点Bの電荷を放電させるため、抵抗にて流れる電流が制限されるため、接続点Cに対して接続点Bの電位が低下するタイミングは遅れ、接続点Bは依然「H」レベルのままである。このため、信号出力端子Toutは依然として「L」レベルであり、MOSトランジスタM2がオン状態となっている。
これにより、MOSトランジスタM3及びM6に電流が流れはじめ、この時点において信号出力端子Toutが「L」レベルのため、MOSトランジスタM2及びM3を介して接続点Aに電荷が供給されて、接続点Aの電位が急速に「H」レベルに変化する(時刻t3)。
接続点Aの電位が「H」レベルに到達すると、MOSトランジスタM9がオン状態となり、かつMOSトランジスタM8はオフ状態となり、接続点B及びCも完全に「L」レベルの状態とされる。
この結果、信号出力端子Toutが「H」レベルとなることにより、MOSトランジスタM2がオフ状態となり、MOSトランジスタM5がオン状態となる(時刻t4)。
この時点において、MOSトランジスタM8が抵抗Rを介して接続点Cに対して電荷を供給するため、流れる電流が制限されるため、接続点Bに対して接続点Cの電位が上昇するタイミングは遅れ、接続点Cは依然「L」レベルのままである。
このため、信号出力端子Toutは依然として「H」レベルであり、MOSトランジスタM5がオン状態となっている。
これにより、MOSトランジスタM5がオン状態のため、MOSトランジスタM4及びM7に電流が流れ始め、この時点において信号出力端子Toutが「H」レベルのため、MOSトランジスタM4及びM5を介して、接続点Aから電荷が放電され、接続点Aの電位が急速に「L」レベルに変化する(時刻t7)。
接続点Aの電位が「L」レベルに到達すると、MOSトランジスタM8がオン状態となり、かつMOSトランジスタM9がオフ状態となり、接続点B及びCも完全に「H」レベルの状態とされる。
この結果、出力信号端子Toutが「L」レベルとなることにより、MOSトランジスタM5がオフ状態となり、MOSトランジスタM2がオン状態となる(時刻t8)。
第2の構成例として、図4に示す回路を用いる。タイミング調整回路100は、2入力のノア回路101と、2入力のナンド回路102と、抵抗R1及びR2と、コンデンサC1及びC2とから構成されている。
この図において、ナンド回路102は、一方の入力端子が接続点Aに接続され、他方の入力端子が抵抗R2及びコンデンサC2から構成されるディレイ回路を介して接続点Aに接続され、出力端子が接続点Bに接続されている。抵抗R2は一端が接続点Aに接続され、他端が上記ナンド回路102の他方の入力端子に接続されている。コンデンサC2は、ナンド回路102の他方の入力端子と接地点との間に介挿されている。
ノア回路101は、一方の入力端子が接続点Aに接続され、他方の入力端子が抵抗R1及びコンデンサC1から構成されるディレイ回路を介して接続点Aに接続され、出力端子が接続点Cに接続されている。抵抗R1は一端が接続点Aに接続され、他端が上記ノア回路101の他方の入力端子に接続されている。コンデンサC1は、ノア回路101の他方の入力端子と接地点との間に介挿されている。
すでに述べた時刻t1と同様に、接続点Aの電位が「L」レベルから「H」レベルへの上昇を開始し、ノア回路101の一方の入力端子に入力される電位が上昇すると、ノア回路101は出力端子の電圧を徐々に低下させる。これにより、接続点Cの電位が「H」レベルから「L」レベルへの変化を開始する。接続点Cの電位が低下することにより、MOSトランジスタM4及びM7がオフ状態に徐々に移行する(時刻t1)。
これにより、接続点Bの電位が徐々に「H」レベルから「L」レベルに遷移し、MOSトランジスタM3及びM6の閾値を超えると、MOSトランジスタM3及びM6が徐々にオン状態に移行する(時刻t2)。
接続点Aの電位が「H」レベルに到達すると、ナンド回路102及びノア回路101各々の出力端子が「L」レベルとなり、接続点B及びCも完全に「L」レベルの状態とされる。
この結果、信号出力端子Toutが「H」レベルとなることにより、MOSトランジスタM2がオフ状態となる(時刻t4)。
これにより、接続点Cの電位が徐々に「L」レベルから「H」レベルに遷移し、MOSトランジスタM4及びM7の閾値を超えると、MOSトランジスタM4及びM7が徐々にオン状態に移行する(時刻t6)。
接続点Aの電位が「L」レベルに到達すると、ナンド回路102及びノア回路101各々の出力端子が「H」レベルとなり、接続点B及びCも完全に「H」レベルの状態とされる(時刻t8)。
この結果、信号出力端子Toutが「L」レベルとなることにより、MOSトランジスタM5がオフ状態となる。
第3の構成例として、図5に示す回路を用いる。タイミング調整回路100は、2入力のノア回路101と、2入力のナンド回路102と、インバータ103及び104とから構成されている。
この図において、ナンド回路102は、一方の入力端子が接続点Aに接続され、他方の入力端子がインバータ103の出力端子に接続され、出力端子がインバータ104の入力端子と接続点Bとに接続されている。
ノア回路101は、一方の入力端子が接続点Aに接続され、他方の入力端子がインバータ104の出力端子に接続され、出力端子がインバータ103の入力端子と接続点Cに接続されている。
すでに述べた時刻t1と同様に、接続点Aの電位が「L」レベルから「H」レベルへの上昇を開始し、ノア回路101の一方の入力端子に入力される電位が上昇すると、ノア回路101は出力端子の電圧を徐々に低下させる。
これにより、接続点Cの電位が「H」レベルから「L」レベルへの変化を開始する。接続点Cの電位が低下することにより、MOSトランジスタM4及びM7がオフ状態に徐々に移行し、インバータ104は出力端子を「L」レベルから「H」レベルへの遷移を開始する(時刻t1)。
これにより、接続点Bの電位が徐々に「H」レベルから「L」レベルに遷移し、MOSトランジスタM3及びM6の閾値を超えると、MOSトランジスタM3及びM6が徐々にオン状態に移行する(時刻t2)。
接続点Aの電位が「H」レベルに到達すると、ナンド回路102及びノア回路101各々の出力端子が「L」レベルとなり、接続点B及びCも完全に「L」レベルの状態とされる(時刻t4)。
この結果、信号出力端子Toutが「H」レベルとなることにより、MOSトランジスタM2がオフ状態となる。
これにより、接続点Bの電位が「L」レベルから「H」レベルへの変化を開始する。接続点Bの電位が上昇することにより、MOSトランジスタM3及びM6がオフ状態に徐々に移行し、インバータ103は出力端子を「H」レベルから「L」レベルへの遷移を開始する(時刻t5)。
これにより、接続点Cの電位が徐々に「L」レベルから「H」レベルに遷移し、MOSトランジスタM4及びM7の閾値を超えると、MOSトランジスタM4及びM7が徐々にオン状態に移行する(時刻t6)。
接続点Aの電位が「L」レベルに到達すると、ナンド回路102及びノア回路101各々の出力端子が「H」レベルとなり、接続点B及びCも完全に「H」レベルの状態とされる(時刻t8)。
この結果、信号出力端子Toutが「L」レベルとなることにより、MOSトランジスタM5がオフ状態となる。
本実施形態における電圧検出回路の他の構成例として、図6に示す回路を用いる。タイミング調整回路100の構成としては図5と同様であるが、図5の出力段であるMOSトランジスタM6及びM7が構成から除かれている。以下、構成としては図5と異なる点のみを記載する。この図6の回路の場合、検出出力は接続点Aから出力、すなわち接続点Aが信号出力端子を兼ねることとなる。
インバータ104は、出力端子がノア回路101の他の入力端子に加えて、MOSトランジスタM2のゲートに接続されている。
インバータ103は、出力端子がナンド回路102の他の入力端子に加えて、MOSトランジスタM5のゲートに接続されている。
すでに述べた時刻t1と同様に、接続点Aの電位が「L」レベルから「H」レベルへの上昇を開始し、ノア回路101の一方の入力端子に入力される電位が徐々に上昇すると、これに対応してノア回路101は出力端子の電圧を徐々に低下させる。
これにより、接続点Cの電位が「H」レベルから「L」レベルへの変化を開始する。接続点Cの電位が低下することにより、MOSトランジスタM4がオフ状態に徐々に移行し、インバータ103は出力端子を「L」レベルから「H」レベルへの遷移を開始する(時刻t1)。
これにより、接続点Bの電位が徐々に「H」レベルから「L」レベルに遷移し、MOSトランジスタM3の閾値を超えると、MOSトランジスタM3が徐々にオン状態に移行する(時刻t2)。
接続点Aの電位が「H」レベルに到達すると、ナンド回路102及びノア回路101各々の出力端子が「L」レベルとなり、接続点B及びCも完全に「L」レベルの状態とされる。この結果、インバータ104の出力端子が「H」レベルとなることにより、MOSトランジスタM2がオフ状態となる(時刻t4)。
これにより、接続点Bの電位が「L」レベルから「H」レベルへの変化を開始する。接続点Bの電位が上昇することにより、MOSトランジスタM3がオフ状態に徐々に移行し、インバータ104は出力端子を「H」レベルから「L」レベルへの遷移を開始する(時刻t5)。
これにより、接続点Cの電位が徐々に「L」レベルから「H」レベルに遷移し、MOSトランジスタM4の閾値を超えると、MOSトランジスタM4が徐々にオン状態に移行する(時刻t6)。
接続点Aの電位が「L」レベルに到達すると、ナンド回路102及びノア回路101各々の出力端子が「H」レベルとなり、接続点B及びCも完全に「H」レベルの状態とされる(時刻t8)。この結果、インバータ103の出力端子が「L」レベルとなることにより、MOSトランジスタM5がオフ状態となる。
上述した電圧検出回路の応用例としての発振器は、例えば、図7に示すように、リングオシレータ300の出力に図3に示す本実施形態の電圧検出回路を設け、電圧検出回路の出力をリングオシレータ300の入力へ接続し、電圧検出回路をリングオシレータ300のリングのループに挿入する構成としている。
特に、数十V程度の高い電源電圧にて発振させる場合、寄生容量等の影響によりインバータの動作の遅延が大きくなる。本応用例は、この遅延を低減させて、設計に対応した高い精度の発信周波数を得る構成としている。
MOSトランジスタM12からコンデンサC3への電荷の供給と、MOSトランジスタM16によるコンデンサC3からの電荷の放電と、MOSトランジスタM14からコンデンサC4への電荷の充電と、MOSトランジスタM18によるコンデンサC4からの電荷の放電とにおける電位変化に必要な時間から、リングオシレータの発信周波数が決定される。
MOSトランジスタM16は、ドレインがMOSトランジスタM12のドレインに接続され、ゲートが電源検出回路の信号出力端子Toutに接続され、ソースが接地されている。
MOSトランジスタM13は、ソースが電源に接続され、ドレインがインバータ200の入力端子に接続されている。
ダイオードD1は順方向に直列に接続され、MOSトランジスタM13のドレインと接地点との間に介挿されている。
MOSトランジスタM17は、ドレインがMOSトランジスタM13のドレインに接続され、ゲートがMOSトランジスタM12のドレインに接続され、ソースが接地されている。
MOSトランジスタM18は、ドレインがMOSトランジスタM14のドレインに接続され、ゲートがインバータ200の出力端子に接続され、ソースが接地されている。
MOSトランジスタM15は、ソースが電源に接続され、ドレインが電圧検出回路のMOSトランジスタM1のゲートに接続されている。
ダイオードD2は順方向に直列に接続され、MOSトランジスタM15のドレインと接地点との間に介挿されている。
MOSトランジスタM19は、ドレインがMOSトランジスタM15のドレインに接続され、ゲートがMOSトランジスタM14のドレインに接続され、ソースが接地されている。電圧検出回路の信号出力端子Toutがインバータ201を介してMOSトランジスタM16のゲートに入力されている。
MOSトランジスタM11は、ソースが電源に接続され、ゲートがドレインに接続され、ドレインが定電流源501に接続されている。
したがって、MOSトランジスタM12,M13,M14,M15各々は、MOSトランジスタM11とカレントミラー回路を構成している。
また、図3における定電流源500が、MOSトランジスタM11とカレントミラー回路を構成するpチャネル型のMOSトランジスタM10とされている。
しかしながら、最終の出力段から初段にフィードバックさせるとともに、さらに電源電圧の振幅に変換するためのレベルコンバータを出力段に付加すると、フィードバックの配線の寄生容量や、レベルコンバータの入力端子の容量、さらに入力端子までの配線の寄生容量などにて、出力段から入力段にフィードバックされる信号波形がなまってしまい、発信周波数が設計値からずれてしまう。
図7に示すリング発振器の構成のように、出力段と入力段とのループ間に、本発明による電圧検出回路を位相合わせのインバータ201を介して設けることにより、過渡的な変位を高速化することが可能となり、入力段に入力される信号の変化タイミングが、寄生容量などにより遅延されることを抑制し、設計に対応した高精度な発振器を得ることができる。
ここで、電圧検出回路の接続点Aをリングオシレータ300の入力段のインバータの入力端子に接続する構成とすることでも、上述した図7の構成と同様の効果を得ることができる。
101…ノア回路
102…ナンド回路
103,104,200,201…インバータ
400,500,501…定電流源
C1,C2,C3,C4…コンデンサ
D1,D2…ダイオード
M1,M4,M5,M7,M9…MOSトランジスタ(nチャネル型)
M16,M17,M18,M19…MOSトランジスタ(nチャネル型)
M2,M3,M6,M8,M10…MOSトランジスタ(pチャネル型)
M12,M13,M14,M15…MOSトランジスタ(pチャネル型)
R,R1,R2…抵抗
Claims (9)
- 定電流源と第1のMOSトランジスタとが直列に接続され、該第1のMOSトランジスタのゲートに入力される検出電圧を入力電圧として出力する入力バッファと、
ソースが電源に接続され、ドレインが信号出力端子に接続されたpチャネル型の第2のMOSトランジスタと、ソースが接地され、ドレインが前記信号出力端子に接続されたnチャネル型の第3のMOSトランジスタとから構成される出力バッファと、
信号入力端子が前記第1のMOSトランジスタのドレインに接続され、第1の出力端子が前記第2のMOSトランジスタのゲートに接続され、第2の出力端子が前記第3のMOSトランジスタのゲートに接続され、前記信号入力端子に入力される入力電圧が上昇する際、前記第1及び前記第2の出力端子の電圧を下降させ、一方、前記入力電圧が下降する際、前記第1及び前記第2の出力端子の電圧を上昇させ、これら電圧の下降及び上昇を各々の出力端子間にてタイミングをずらして行うタイミング調整回路と、
電源と前記タイミング調整回路の信号入力端子の間に設けられた、ゲートが前記信号出力端子に接続されたpチャネル型の第4のMOSトランジスタ、及びゲートが前記第1の出力端子に接続されたpチャネル型の第5のMOSトランジスタと、前記タイミング調整回路の信号入力端子と接地点の間に設けられた、ゲートが前記第2の出力端子に接続されたnチャネル型の第6のMOSトランジスタ、及びゲートが前記信号出力端子に接続されたnチャネル型の第7のトランジスタと、を備え、前記第1及び前記第2の出力端子の電圧変化及び前記信号出力端子の電圧変化に基づき、前記入力電圧の上昇及び下降の速度を早める電圧検出部と
を有することを特徴とする電圧検出回路。 - 前記入力バッファが、
定電流源と、該定電流源に電源と接地点との間に直列に接続され、ゲートに検出電圧が印加されるnチャネル型またはpチャネル型の第1のMOSトランジスタと
から構成されたことを特徴とする請求項1記載の電圧検出回路。 - 前記タイミング調整回路が、
前記入力電圧が上昇する際、前記第1の出力端子に比較して前記第2の出力端子の電圧の下降を早いタイミングにて行い、
一方、前記入力電圧が下降する際、前記第2の出力端子に比較して前記第1の出力端子の電圧の上昇を早いタイミングにて行うことを特徴とする請求項2記載の電圧検出回路。 - 前記タイミング調整回路が、
ソースが電源に接続され、ゲートが前記信号入力端子に接続され、ドレインが前記第1の出力端子に接続されたpチャネル型の第8のMOSトランジスタと、
ドレインが前記第2の出力端子に接続され、ゲートが前記信号入力端子に接続され、ソースが接地されたnチャネル型の第9のMOSトランジスタと、
前記第1及び前記第2の出力端子間に接続された抵抗と
を有することを特徴とする請求項2または請求項3に記載の電圧検出回路。 - 前記タイミング調整回路が、
前記検出電圧が「L」レベルから「H」レベルに変化する場合に遅延させ、「H」レベルから「L」レベルに変化する場合に遅延させずに検出電圧の変化を伝達する第1の遅延
回路と、
前記検出電圧が「H」レベルから「L」レベルに変化する場合に遅延させ、「L」レベルから「H」レベルに変化する場合に遅延させずに検出電圧の変化を伝達する第2の遅延回路と、
を有することを特徴とする請求項2または請求項3に記載の電圧検出回路。 - 前記第1の遅延回路が、
一方の入力が前記信号入力端子に接続され、他方の入力がディレイ回路を介して前記信号入力端子に接続され、出力端子が前記第2の出力端子に接続されたノア回路から構成され、
前記第2の遅延回路が、
一方の入力が前記信号入力端子に接続され、他方の入力がディレイ回路を介して前記信号入力端子に接続され、出力端子が前記第1の出力端子に接続されたナンド回路とから構成されることを特徴とする請求項5記載の電圧検出回路。 - 前記第1の遅延回路が、
一方の入力が前記信号入力端子に接続され、出力が前記第1の出力端子に接続されたナンド回路と、該ナンド回路の出力に入力が接続された第1のインバータとから構成され、
前記第2の遅延回路が、
一方の入力が前記信号入力端子に接続され、他方の入力が前記第1のインバータの出力に接続され、出力が前記第2の出力端子に接続されたノア回路と、入力が該ノア回路の出力に接続され、出力が前記ナンド回路の他方の入力へ接続された第2のインバータとから構成されていることを特徴とする請求項5記載の電圧検出回路。 - インバータを複数段接続して構成されたリング発振器の最終段のインバータの出力端子と、該リング発振器の初段のインバータの入力端子との間に、請求項1から請求項7のいずれかの電圧検出回路を介挿したことを特徴とする発振器。
- インバータを複数段接続して構成されたリング発振器の最終段のインバータの出力端子に対し、請求項1から請求項7のいずれかの電圧検出回路の入力を接続し、該電圧検出回路における入力バッファの出力を前記リング発振器の初段インバータの入力端子に接続することを特徴とする発振器。
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