JP2000068747A

JP2000068747A - 検波回路

Info

Publication number: JP2000068747A
Application number: JP10234474A
Authority: JP
Inventors: Masami Abe; 雅美阿部
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-08-20
Filing date: 1998-08-20
Publication date: 2000-03-03
Also published as: KR20000017365A; US6239625B1; EP0982847A1

Abstract

(57)【要約】【課題】ガリウム砒素半導体で検波回路を構成するこ
とにより、小型、低コスト且つ広帯域な検波回路を実現
でき、電界効果トランジスタのピンチオフ電圧のバラツ
キによる検波特性の変動を抑制できる高周波電力検波回
路を実現する。【解決手段】 CPU104はゲートバイアス電圧の初期値を
I/O103を介してDAC106に出力し、DAC106は入力データを
アナログ信号に変換し、ゲートバイアス回路101に印加
する。ADC105は検波回路の出力信号Ｖ_outをディジタル
信号に変換し、I/O103を介してCPU104に入力する。CPU1
04は、ゲートバイアス電圧の初期値およびADC105から入
力された検波結果の変換データに基づき、最適な検波特
性を得るためのゲートバイアス電圧の最適値を導出し、
I/O103を介してDAC106に出力する。DAC106はこれをアナ
ログ信号に変換し、ゲートバイアス回路101 に供給し、
検波回路を構成する電界効果トランジスタＱ１のゲート
に印加する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高周波信号を送受
信する通信装置および高周波信号の信号レベルを測定す
る測定装置などに用いられる高周波電力検波回路に関す
るものである。

【０００２】

【従来の技術】図１２は従来の高周波電力検波回路の一
構成例を示している。図示のように、電力検波回路は、
ダイオードＤ１、キャパシタＣ１、抵抗素子Ｒ１と定電
圧源からなる直流バイアス回路により構成されている。

【０００３】ダイオードＤ１は能動素子として用いられ
ている。ダイオードＤ１のアノードは、高周波信号の入
力端子ＲＦ_inに接続され、そのカソードは検波回路の出
力端子に接続されている。さらに、ダイオードＤ１のア
ノードに、直流バイアス電圧Ｖ_dを供給する直流バイア
ス回路が接続され、ダイオードＤ１のカソードには、高
周波成分を除去するためのキャパシタＣ１が接続されて
いる。なお、図示のように、検波回路の出力端子には、
負荷抵抗Ｒ_Lが接続されている。

【０００４】入力端子ＲＦ_inに高周波信号が入力され
る。ダイオードＤ１の整流作用と十分大きなキャパシタ
ンスを持つキャパシタＣ１により、入力高周波信号の包
絡線成分に応じた電圧信号が検波出力信号Ｖ_OUTとして
出力される。

【０００５】高周波電力検波回路においては、できる限
り低い信号レベルからできる限り高い信号レベルまで、
即ち、広いダイナミックレンジにおいて直線的に検波出
力信号Ｖ_outを得ることが要求される。

【０００６】図１３は、能動素子として高周波ダイオー
ドを用いた高周波信号電力検波回路の検波特性の一例を
示している。この例は、シリコンショットキーバリアダ
イオードを使用し、図１２におけるダイオードＤ１の直
流バイアス電圧Ｖ_dを０Ｖに設定し（ゼロバイアス）、
高周波信号の周波数が１０ＧＨｚのとき得られた入力高
周波電力Ｐ_INと出力電圧Ｖ_outとの関係を示したグラフ
である。

【０００７】ターンオン電圧が小さい理由から、高周波
電力検波回路にはシリコンショットキーダイオードが主
として用いられてきた。スレショルド電圧が小さいこと
により、最小可能検波入力電力レベルが小さくなる。ダ
イオードに直流バイアス電圧Ｖ_dを印加することにより
（ノンゼロバイアス）、最小可能検波入力電力レベルを
小さくすることが可能だが、同時に直流オフセット電圧
の上昇による最小可能検波入力レベルの上昇、消費電流
の増加および雑音の増加などが問題となる。

【０００８】シリコンショットキーダイオードを用いた
検波回路は、いわゆるハイブリッド構成をとる。即ち、
ダイオードは、例えばセラミック基板のような誘電体基
板に実装され、抵抗、キャパシタなどの受動素子は、誘
電体基板上に半田付けもしくは誘電体基板上で形成され
る。ダイオードと他の素子との接続は、ワイヤーボンデ
ィング技術などが用いられる。

【０００９】

【発明が解決しようとする課題】ところで、上述した従
来のシリコンダイオードを用いた検波回路は、ハイブリ
ッド技術を用いているために、ワイヤーボンディングの
寄生インダクタンスの影響により、動作周波数帯域が制
限される。また、製造過程が多いため、製造コストの上
昇、製造ばらつきが大きくなるなどの問題が生じる。こ
れらの問題を解決するための手段として、モノリシック
化が挙げられる。しかしながら、シリコンダイオードの
場合、モノリシック化に適していない。また、構成部品
に対して小型化の要求の厳しい無線通信装置において
は、高周波回路部分においても集積回路化が進められて
いる。シリコンダイオードを用いた検波回路は他の高周
波回路との集積化は難しいため、現在、信号周波数が１
ＧＨｚ以上のような高周波デバイスは、主としてガリウ
ム砒素（GaAs）半導体が用いられる。

【００１０】ガリウム砒素ダイオードを用いることによ
って、上述した問題点が解決できる。しかしながら、ガ
リウム砒素ダイオードは、シリコンダイオードに比較
し、スレショルド電圧が大きい。このため、ガリウム砒
素ダイオードを用いた高周波電力検波回路では、最小可
能検波入力電力レベルは大きい。このように、モノリシ
ック化の点においてガリウム砒素ダイオードはシリコン
ダイオードより優れているが、検波性能の点においては
劣るという不利益がある。

【００１１】検波性能を向上させる手段として、ダイオ
ードの電流−電圧特性（ＩＶ特性）をより直線的にする
ことが挙げられる。しかしながら、ダイオードのＩＶ特
性は、ダイオードの種類、半導体材料にかかわらず、ダ
イオードのアノード−カソード間電圧の対数関数とな
る。従って、ダイオードのＩＶ特性を直線に近づけるこ
とは原理的に難しい。

【００１２】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、ガリウム砒素半導体でモノリシ
ック化した高周波電力検波回路を構成することにより、
小型、低コスト且つ広帯域な検波回路を実現でき、電界
効果トランジスタのピンチオフ電圧のバラツキによる検
波特性の変動を抑制でき、高周波信号の低電力において
高い検波出力電圧を得ることができる高周波電力検波回
路を提供することにある。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、本発明の検波回路は、高周波入力信号の包絡線検波
を行う検波回路であって、ゲートに上記高周波入力信号
が印加される電界効果トランジスタと、上記電界効果ト
ランジスタのゲートにゲートバイアス電圧を供給するゲ
ートバイアス回路と、上記電界効果トランジスタのドレ
インにドレインバイアス電圧を供給するドレインバイア
ス回路と、上記電界効果トランジスタのドレインと接地
電位との間に接続されているキャパシタと、上記電界効
果トランジスタのソースと接地電位との間に並列に接続
されているキャパシタと抵抗素子とを有し、上記電界効
果トランジスタのソースから上記高周波入力信号の包絡
線に応じた検波信号が出力される。

【００１４】また、本発明では、好適には、上記電界効
果トランジスタは、例えば、ガリウム砒素電界効果トラ
ンジスタであり、上記ゲートバイアス回路は、電圧源に
接続されている第１の抵抗素子と、上記第１の抵抗素子
と接地電位間に接続されている第２の抵抗素子とを有
し、上記第１と第２の抵抗素子間の分圧電圧を上記電界
効果トランジスタのゲートバイアス電圧として、上記電
界効果トランジスタのゲートに印加する。上記第１また
は第２の抵抗素子の何れかは可変抵抗素子であり、上記
電界効果トランジスタの検波性能を最適化するゲートバ
イアス電圧を発生するように、当該可変抵抗素子の抵抗
値が制御される。

【００１５】また、本発明では、好適には、上記ゲート
バイアス回路は、上記電界効果トランジスタのソースか
らの上記検波信号と上記電界効果トランジスタのゲート
バイアス電圧に基づき、上記電界効果トランジスタの検
波性能を最適化するゲートバイアス電圧を発生するゲー
トバイアス電圧発生回路を有し、上記ゲートバイアス電
圧発生回路は、上記電界効果トランジスタのソースから
の上記検波信号をディジタル信号に変換するアナログ／
ディジタル変換回路と、上記アナログ／ディジタル変換
回路の出力信号および上記電界効果トランジスタのゲー
トバイアス電圧に基づき、上記電界効果トランジスタの
検波性能を最適化するゲートバイアス電圧を算出する演
算回路と、上記演算回路の演算結果を示すディジタル信
号をアナログ信号に変換するアナログ／ディジタル変換
回路とを有する。

【００１６】さらに、本発明では、好適には、上記電界
効果トランジスタのゲートに、上記高周波入力信号を発
生する信号源の出力インピーダンスと上記電界効果トラ
ンジスタのゲート入力インピーダンスとを整合させるイ
ンピーダンス整合回路を有する。

【００１７】本発明によれば、高周波信号電力検波回路
を構成する能動素子として、ガリウム砒素半導体に形成
される電界効果トランジスタ（ＦＥＴ）が用いられる。
当該電界効果トランジスタのゲートおよびドレインはそ
れぞれゲートバイアス回路およびドレインバイアス回路
により所定の電位にバイアスされ、電界効果トランジス
タのソースと接地電位間にキャパシタと抵抗素子が並列
に接続されている。高周波信号は、例えば、結合キャパ
シタを介して電界効果トランジスタのゲートに印加さ
れ、当該高周波信号の包絡線信号が検波信号として電界
効果トランジスタのソースから出力される。

【００１８】電界効果トランジスタのピンチオフ電圧の
バラツキによる電界効果トランジスタの検波性能の変動
を抑制するために、ゲートバイアス回路は、定電圧と接
地電位間に直列接続されている抵抗素子と可変抵抗素子
により構成され、可変抵抗素子の抵抗値を制御すること
により、分圧電圧のレベルを制御し、電界効果トランジ
スタの検波性能を最適に保持する。また、アナログ／デ
ィジタル変換回路、ＣＰＵなどの演算装置およびディジ
タル／アナログ変換回路からなるゲートバイアス電圧発
生回路を設けて、検波信号をディジタル信号に変換し、
変換結果などに基づき、電界効果トランジスタの検波性
能を最適化するためのゲートバイアス電圧の最適値を算
出して、算出したゲートバイアス電圧の最適値を示すデ
ータをアナログ電圧信号に変換し、電界効果トランジス
タのゲートに印加する。この結果、電界効果トランジス
タのピンチオフ電圧のバラツキに応じて、当該電界効果
トランジスタの検波性能を最適化するためのゲートバイ
アス電圧の最適値が自動的に制御され、安定した検波特
性を実現できる。

【００１９】

【発明の実施の形態】第１実施形態図１は本発明に係る高周波電力検波回路の第１の実施形
態を示す回路図である。本実施形態の高周波電力検波回
路において、能動素子として電界効果トランジスタ（Ｆ
ＥＴ：Field Effect Transistor ）を用いている。

【００２０】図示のように、電界効果トランジスタ（以
下、便利のために単にトランジスタという）Ｑ１のゲー
トは、直流カットキャパシタＣ_inを介して高周波信号入
力端子ＲＦ_inに接続されている。トランジスタＱ１のゲ
ートにゲートバイアス電圧を供給するためのゲートバイ
アス回路６１が接続され、ゲートバイアス回路６１に電
圧Ｖ_ggを供給する電圧源ＶＳ１が接続される。さらに、
トランジスタＱ１のドレインにはドレインバイアス電圧
を供給するドレインバイアス回路６２が接続される。ド
レインバイアス回路６２に直流電圧Ｖ_ddを供給する電圧
源ＶＳ２が接続される。トランジスタＱ１のドレインと
接地電位ＧＮＤとの間に、十分大きな容量値を有する結
合キャパシタＣ_dが接続されている。トランジスタＱ１
のソースと接地電位ＧＮＤとの間には、抵抗素子Ｒ_Lと
十分大きな容量値を有する結合キャパシタＣ_Lが並列に
接続されている。トランジスタＱ１と接地電位ＧＮＤと
の間の電位差Ｖ_outが検波出力信号となる。

【００２１】なお、図１に示す高周波電力検波回路で
は、ゲートバイアス回路６１が抵抗素子Ｒ_gのみで構成
されているが、これに限定されるものではない。ゲート
バイアス回路６１は、入力信号周波数においてトランジ
スタＱ１のゲート端子と電圧源ＶＳ１間のアイソレーシ
ョンをとることを目的としており、チョークコイル（十
分大きなインダクタンス値をもつインダクタ）、チョー
クコイルとシャント結合キャパシタ、または分布定数線
路などで構成することも可能である。

【００２２】また、ドレインバイアス回路６２について
も、ゲートバイアス回路６１の場合と同様である。ドレ
インバイアス回路６２は、入力信号周波数においてトラ
ンジスタＱ１のドレインと電圧源ＶＳ２間のアイソレー
ションをとることを目的としており、図示のインダクタ
Ｌ_dの代わりに、インダクタＬ_dとシャント結合キャパ
シタＣ_dを使用することができる。また、キャパシタＣ
_dが十分大きな容量値をもつ場合、インダクタンスＬ_d
を省略することもできる。

【００２３】図２は本実施形態の高周波電力検波回路の
交流等価回路を示している。図１に示す高周波電力検波
回路において、高周波信号入力端子ＲＦ_inとトランジス
タＱ１のゲートとの間にの直流カットキャパシタＣ_inの
容量値が十分大きく、さらに、トランジスタＱ１のソー
スに接続されている結合キャパシタＣ_Lおよびドレイン
に接続されている結合キャパシタＣ_dの容量値が十分に
大きい場合に、高周波の交流信号において、これらのキ
ャパシタのインピーダンスが小さく、ほぼ無視できるの
で、等価的には図２（ａ）に示すように、高周波の交流
信号に対して本実施形態の検波回路のトランジスタＱ１
のゲートは、高周波信号の入力端子ＲＦ_inに接続され、
そのソースおよびドレインは、それぞれ接地されてい
る。即ち、高周波の帯域においては、トランジスタＱ１
のドレインとソースは同電位であり、ダイオードとして
動作する。図２（ｂ）は、高周波信号の入力端子ＲＦ_in
とトランジスタＱ１のゲートとの間に整合回路（Matchi
ng Network）１００が接続されている場合の等価回路を
示している。高周波信号入力端子ＲＦ_inとトランジスタ
Ｑ１のゲート間に整合回路１００を接続することによ
り、検波回路の検出可能な最小入力電力Ｐ_minを小さく
することができる。即ち、高周波電力検波回路の感度を
向上できる。

【００２４】図３は図１に示す高周波電力検波回路の直
流等価回路を示している。図示のように、直流動作にお
いてトランジスタＱ１のゲートは抵抗素子Ｒ_ggを介して
電圧源ＶＳ１に接続され、電圧源ＶＳ１により供給され
たゲート直流バイアス電圧Ｖ_ggにバイアスされている。
トランジスタＱ１のドレインは電圧源ＶＳ２に接続さ
れ、ドレイン直流バイアス電圧Ｖ_ddにバイアスされてい
る。トランジスタＱ１のソースは負荷抵抗Ｒ_Lを介して
接地されている。

【００２５】図４は本実施形態の高周波電力検波回路の
動作原理を示す図である。同図（ａ）はＦＥＴのドレイ
ン電流Ｉ_ds対ゲート−ソース間電圧Ｖ_gsの特性を示して
いる。図示のように、ＦＥＴのゲート−ソース間電圧Ｖ
_gsがピンチオフ電圧Ｖ_pfを越えるとドレインに電流Ｉ_ds
が流れ、電圧Ｖ_gsの増加に伴いドレイン電流Ｉ_dsも増加
する。一方、ＦＥＴのゲート−ソース間電圧Ｖ_gsがピン
チオフ電圧Ｖ_pf以下にあるとき、ドレインに電流Ｉ_dsは
流れない。

【００２６】上述したＦＥＴの特性を利用して、ピンチ
オフ電圧Ｖ_pfを中心にＦＥＴのゲートに同図（ｂ）に示
す交流信号を入力すると、ＦＥＴの整流作用により、同
図（ｃ）に示す検波出力信号が得られる。

【００２７】図５に本実施形態の高周波電力検波回路の
入力高周波信号電力Ｐ_inに対する検波出力電圧Ｖ_outの
関係を示す。入力高周波信号電力Ｐ_inの増加により、検
波出力電圧Ｖ_outは比較的直線的に増加し、良好な検波
特性を獲得できる。ただし、図４（ａ）に示すＦＥＴの
電流Ｉ_ds対電圧Ｖ_gs特性におけるピンチオフ電圧Ｖ
_pfは、ＦＥＴの温度、製造バラツキなどにより変動す
る。ピンチオフ電圧Ｖ_pfのバラツキは検波回路の検波特
性の変動を引き起し、検波特性を劣化させるおそれがあ
る。

【００２８】図６はＦＥＴのピンチオフ電圧Ｖ_pfの変動
による本実施形態の検波特性の変動を示している。図６
において、横軸に入力高周波信号電力Ｐ_in、縦軸に出力
電圧Ｖ_outをそれぞれ示している。図示のように、ピン
チオフ電圧Ｖ_pfにおける±０．２Ｖの変動に対し、検波
特性が大きく変動する。ピンチオフ電圧Ｖ_pfの変動に応
じてＦＥＴのゲート直流バイアス電圧Ｖ_ggを最適値に設
定することにより、ＦＥＴで構成した高周波電力検波回
路の検波特性の変動を抑制できる。

【００２９】ＦＥＴのゲート直流バイアス電圧をピンチ
オフ電圧Ｖ_pfの変動に応じて制御し、変動が少なく安定
した検波特性を実現する検波回路の二つの構成例を次の
第２および第３の実施形態において説明する。

【００３０】第２実施形態図７は本発明に係る高周波電力検波回路の第２の実施形
態を示す回路図である。本実施形態の検波回路では、ト
ランジスタＱ１のゲートに接続されている直流バイアス
回路９１を除けば、他の構成は図１に示す第１の実施形
態の検波回路とほぼ同じである。即ち、トランジスタＱ
１のドレインに接続されているドレインバイアス回路９
２は、図１に示すドレインバイアス回路６２とほぼ同じ
ように、十分大きいインダクタンスを持つインダクタＬ
_dにより構成されている。また、インダクタＬ_dの代わ
りに、インダクタＬ_dとシャント結合キャパシタＣ_dを
用いることもできる。

【００３１】本実施形態において、ゲートバイアス回路
９１は、抵抗素子Ｒ_g1および可変抵抗素子Ｒ_g2により構
成されている。ゲートバイアス回路９１において、抵抗
素子Ｒ_g1および可変抵抗素子Ｒ_g2が直列に接続され、電
圧源ＶＳ１ａは抵抗素子Ｒ_g1に電圧Ｖ_g0を供給する。抵
抗素子Ｒ_g1と可変抵抗素子Ｒ_g2との分圧電圧Ｖ_ggはゲー
ト直流バイアス電圧として、トランジスタＱ１のゲート
に印加される。

【００３２】本実施形態において、ゲートバイアス回路
９１に可変抵抗素子Ｒ_g2が設けられているので、当該可
変抵抗素子の抵抗値を調整することにより、トランジス
タＱ１のゲート直流バイアス電圧Ｖ_ggが制御される。ト
ランジスタＱ１のピンチオフ電圧Ｖ_pfに応じて可変抵抗
素子の抵抗値を調整し、ゲート直流バイアス電圧Ｖ_ggを
制御することにより、変動するピンチオフ電圧Ｖ_pfに対
して最適な検波特性を得られる。

【００３３】なお、上述したゲートバイアス回路９１に
おいては、抵抗素子Ｒ_g2を可変抵抗素子としたが、抵抗
素子Ｒ_g1を可変抵抗としてもよい。可変抵抗素子は機械
的または電気的に制御する可能なものを用いて構成する
ことができる。

【００３４】以上説明したように、本実施形態によれ
ば、可変抵抗素子を用いて電圧源ＶＳ１ａの供給電圧Ｖ
_g0を分圧してトランジスタＱ１のゲートバイアス電圧Ｖ
_ggを生成することにより、トランジスタＱ１のピンチオ
フ電圧Ｖ_pf電圧の変動に応じて、生成するゲートバイア
ス電圧Ｖ_ggを制御でき、ピンチオフ電圧の変動による影
響を抑制でき、最適な検波特性が実現できる。

【００３５】第３実施形態図８は本発明に係る高周波電力検波回路の第３の実施形
態を示す回路図である。図示のように、本実施形態の検
波回路において、トランジスタＱ１のピンチオフ電圧Ｖ
_pfの変動に応じて最適なゲートバイアス電圧Ｖ_ggを自動
的に設定し、ゲートバイアス回路１０１に供給するゲー
トバイアス電圧発生回路１１０が設けられている。な
お、その他の構成は、上述した本発明の第１および第２
の実施形態とほぼ同じである。以下、ゲートバイアス電
圧発生回路１１０の構成および動作を中心に、本実施形
態の検波回路について説明する。

【００３６】図８に示すように、ゲートバイアス回路１
０１は、例えば、大きなインダクタンスを持つインダク
タＬ_gにより構成されているが、本実施形態はこれに限
定されることなく、インダクタＬ_gの代わりに、図１に
示す第１の実施形態の検波回路と同様に、大きな抵抗値
を持つ抵抗素子Ｒ_gでゲートバイアス回路を構成するこ
とも可能である。また、インダクタとシャント結合キャ
パシタ、さらに分布定数線路などで構成することもでき
る。

【００３７】ゲートバイアス電圧発生回路１１０は、Ｃ
ＰＵ１０４、入出力インターフェース（Ｉ／Ｏ）１０
３、アナログ／ディジタル変換器（ＡＤＣ）１０５、デ
ィジタル／アナログ変換器（ＤＡＣ）１０６およびメモ
リ１０７により構成されている。

【００３８】ＡＤＣ１０５は、検波回路の出力信号Ｖ
_outをディジタル信号に変換して、当該ディジタル信号
をＩ／Ｏ１０３を介してＣＰＵ１０４に入力する。ＣＰ
Ｕ１０４は、Ｉ／Ｏ１０３から入力したディジタル信号
に応じて、メモリ１０７に記憶されているデータを参照
して検波回路の検波特性を判断し、さらに、最適な検波
特性が得られるように、トランジスタＱ１のゲートバイ
アス電圧を発生するための必要なデータを算出し、Ｉ／
Ｏ１０３を介してＤＡＣ１０６に出力する。ＤＡＣ１０
６は、Ｉ／Ｏ１０３から入力したデータを受けて、これ
をアナログ信号Ｖ_ggに変換する。変換して得られたアナ
ログ信号Ｖ_ggをゲートバイアス電圧としてゲートバイア
ス回路１０１に供給する。

【００３９】ゲートバイアス回路１１０は、ゲートバイ
アス電圧発生回路１１０から入力したゲートバイアス電
圧Ｖ_ggをトランジスタＱ１のゲートに印加する。このよ
うに構成された検波回路において、トランジスタＱ１の
ピンチオフ電圧Ｖ_pfの変動に従って、最適な検波特性が
得られるゲートバイアス電圧Ｖ_ggが自動的に発生し、ト
ランジスタＱ１のゲートに供給されるので、トランジス
タＱ１のピンチオフ電圧Ｖ_pfの変動によらず、常に良好
な検波特性が得られる。

【００４０】図９は、本実施形態の検波回路におけるゲ
ートバイアス電圧発生回路の動作を示す図である。以
下、図８および図９を参照しつつ、本実施形態の検波回
路におけるゲートバイアス電圧の制御について説明す
る。

【００４１】まず、ＣＰＵ１０４は予め設定されたデー
タをＩ／Ｏ１０３を介してＤＡＣ１０６に出力する。Ｄ
ＡＣ１０６は、入力されたデータをアナログ信号に変換
して、得られた電圧信号をゲートバイアス電圧の初期値
Ｖ_g0としてゲートバイアス回路１０１に供給する（ステ
ップＳ１）。

【００４２】ゲートバイアス電圧の初期値Ｖ_g0がトラン
ジスタＱ１のゲートに印加されている状態において、検
波回路は入力端子ＲＦ_inに入力された高周波信号に対し
て検波を行い、その包絡線を示す電圧信号Ｖ_outが出力
される。ＡＤＣ１０５により、アナログ／ディジタル変
換が行われ、検波出力の結果である電圧信号Ｖ_outに応
じたディジタル信号がＩ／Ｏ１０３を介して、ＣＰＵ１
０４に出力される（ステップＳ２）。

【００４３】ＣＰＵ１０４は、ゲートバイアス電圧の初
期値Ｖ_g0を設定するための出力データと検波出力信号Ｖ
_outから変換して得られたデータに応じて、さらにメモ
リ１０７に記憶されている他のデータを参照して、最適
な検波特性を得るために必要なゲートバイアス電圧を導
出する（ステップＳ３）。この導出方法は、初期値Ｖ_g0
と最適値Ｖ_goptとの関係式を用いる方法、またはメモリ
１０７に検波出力結果Ｖ_outとゲートバイアス電圧の最
適値Ｖ_goptとの対応関係を示すテーブルを設ける方法が
ある。ＣＰＵ１０４は、ゲートバイアス電圧の最適値Ｖ
_goptを発生するためのディジタル信号を生成し、Ｉ／Ｏ
１０３を介してＤＡＣ１０６に出力する。

【００４４】ＤＡＣ１０５は、ＣＰＵ１０４から出力さ
れたディジタル信号をアナログ信号に変換し、得られた
電圧信号をゲートバイアス電圧の最適値Ｖ_goptとして、
ゲートバイアス回路１０１に供給する（ステップＳ
４）。ゲートバイアス回路１０１により、当該ゲートバ
イアス電圧の最適値Ｖ_goptをトランジスタＱ１のゲート
に印加するので、検波回路は最適な動作状態で入力され
た高周波信号を検波する。

【００４５】ゲートバイアス電圧発生回路１１０の制御
動作は、上述したプロセスに限定されることなく、他の
調整プロセスとして、電力が既知の高周波基準信号Ｓ
_refを検波回路に入力して、それに応じた検波出力信号
Ｖ_outを検出し、それに応じて最適なゲートバイアス電
圧Ｖ_goptを求めることもできる。

【００４６】この場合に、まず検波回路の入力端子ＲＦ
_inに電力が既知の高周波基準信号Ｓ_refを入力し、それ
に応じた出力信号Ｖ_outが検波回路の出力端子に出力さ
れる。そして、ＡＤＣ１０５により、検波出力信号Ｖ
_outをディジタル信号に変換し、得られデータがＩ／Ｏ
１０３を介してＣＰＵ１０４に出力される。

【００４７】ＣＰＵ１０４は、既知である高周波基準信
号Ｓ_refの電力Ｐ_inおよびそれに応じて得られた検波出
力信号Ｖ_outを参照し、検波回路が最適な検波特性が得
られるためのゲートバイアス電圧の最適値Ｖ_goptを求め
る。当該ゲートバイアス電圧の最適値Ｖ_goptを実現する
ためのデータが算出され、Ｉ／Ｏ１０３を介してＤＡＣ
１０６に出力される。ＤＡＣ１０６により、入力された
データがアナログ信号に変換され、ゲートバイアス電圧
の最適値Ｖ_goptが出力される。ゲートバイアス回路１０
１により、ゲートバイアス電圧発生回路１１０から出力
されたゲートバイアス電圧の最適値Ｖ_goptがトランジス
タＱ１のゲートに印加される。

【００４８】以上説明したように、本実施形態によれ
ば、ゲートバイアス回路１０１にバイアス電圧を供給す
るゲートバイアス電圧発生回路１１０を設けて、当該ゲ
ートバイアス電圧発生回路１１０において、ＣＰＵ１０
４はゲートバイアス電圧の初期値に応じたデータをＩ／
Ｏ１０３を介してＤＡＣ１０６に出力し、ＤＡＣ１０６
はＣＰＵ１０４からのデータをアナログ信号に変換し、
ゲートバイアス回路１０１に印加する。ＡＤＣ１０５は
検波回路の出力信号Ｖ_outをディジタル信号に変換し、
Ｉ／Ｏ１０３を介してＣＰＵ１０４に入力する。ＣＰＵ
１０４は、ゲートバイアス電圧の初期値およびＡＤＣ１
０５から入力された検波結果の変換データに基づき、最
適な検波特性を得るためのゲートバイアス電圧の最適値
に応じてデータを導出し、これをＩ／Ｏ１０３を介して
ＤＡＣ１０６に出力する。ＤＡＣ１０６はこれをアナロ
グ信号に変換し、ゲートバイアス回路１０１に供給し、
検波回路を構成するトランジスタＱ１のゲートに印加す
る。この結果、検波回路を構成するトランジスタＱ１の
ピンチオフ電圧Ｖ_pfのバラツキなどによる検波特性の変
動に応じてゲートバイアス電圧発生回路１１０により自
動的に最適なゲートバイアス電圧Ｖ_goptを発生し、ゲー
トバイアス回路１０１を介してトランジスタＱ１のゲー
トに印加するので、常に最適な検波特性が得られるよう
にゲートバイアス電圧が自動的に制御される。

【００４９】第４実施形態図１０は本発明に係る高周波電力検波回路の第４の実施
形態を示す回路図である。図示のように、本実施形態の
検波回路において、高周波信号の入力端子ＲＦ_inと信号
入力用キャパシタＣ_inとの間に、整合回路１２０が設け
られている。当該整合回路１２０以外の他の各部分は、
図１に示す第１の実施形態とほぼ同じである。ここで、
整合回路１２０を除き、他の部分回路または回路素子
は、図１に示す第１の実施形態と同じ記号を付して表記
する。以下、整合回路１２０の構成および機能を中心
に、本実施形態の検波回路について説明する。

【００５０】整合回路１２０は、高周波信号を発生する
回路、例えば、中間増幅回路の出力インピーダンスと高
周波電力検波回路の入力インピーダンスを整合させるた
めに設けられている。その一例として図１０に示すよう
に、インダクタＬ１とＬ２により構成されている。な
お、整合回路１２０は、この構成例に限定されるもので
はなく、検波回路の前段にある、例えば中間増幅回路の
出力インピーダンスと検波回路の入力インピーダンスを
整合できる回路であればよい。例えば、インダクタの他
に、インダクタとキャパシタにより構成された整合回路
を用いることができる。

【００５１】図１１は、検波回路の入力側に整合回路１
２０を設けた場合（With Matching）の検波特性を示す
図である。なお、比較のために、整合回路を設けていな
い場合（Without Matching）の検波特性も併せて示して
いる。図示のように、整合回路１２０を設けた場合に、
入力された高周波信号に対して、同じ電力における検波
出力電圧が整合回路を設けていない場合に比べて大きく
なる。即ち、整合回路１２０を設けたことにより、高周
波入力信号のより小さい電力を検出して、それに応じた
検波出力を得ることができる。これによって、検波回路
の感度が向上するとともに、入力ダイナミックレンジが
広がる結果となる。

【００５２】このように、本実施形態によれば、検波回
路の入力側に整合回路１２０を接続することにより、検
波回路の動作周波数帯域において、電力のより小さい信
号について検波出力を得ることができ、検波回路の感度
およびダイナミックレンジの改善を実現できる。

【００５３】

【発明の効果】以上説明したように、本発明の高周波電
力検波回路によれば、従来のシリコンショットキーダイ
オードを用いた検波回路に比べ、検波素子であるＦＥＴ
をガリウム砒素など高周波に適した半導体上形成できる
ので、モノリシック化に適している。従って、小型で低
コストかつ広帯域な高周波動作に適した検波回路を実現
できる。本発明の検波回路は、従来のガリウム砒素ダイ
オードを用いた検波回路に比べ、高周波信号の低い入力
電力において、高い検波出力電圧を得ることができ、高
性能な高周波検波回路を実現できる。また、本発明の検
波回路は、ＦＥＴのドレイン電流Ｉ_ds−ゲート／ソース
間電圧Ｖ_gsのカーブを利用している。ダイオードの電流
−電圧特性に比較し、ＦＥＴのＩ_ds−Ｖ_gs特性は、プロ
セスのパラメータを変更することにより調整しやすい。
検波回路の使用目的に合わせたＦＥＴのプロセス条件を
選択でき、より高性能な検波回路を得ることができる。
例えば、直線性のよい検波回路を得るためには、ＦＥＴ
のＩ_ds−Ｖ_gs特性が直線的になるようにＦＥＴのプロセ
スを調整することで実現可能である。さらに、本発明の
検波回路を用いることにより、ＦＥＴのピンチオフ電圧
のバラツキに対応して、ゲートバイアス電圧を自動的に
制御できるので、ピンチオフ電圧のバラツキなどによる
影響を抑制でき、最適な検波特性を得ることができる利
点がある。

【図面の簡単な説明】

【図１】本発明に係る検波回路の第１の実施形態を示す
回路図である。

【図２】第１の実施形態の検波回路の高周波信号等価回
路を示す回路図である。

【図３】第１の実施形態の検波回路の直流等価回路を示
す回路図である。

【図４】第１の実施形態の検波回路の原理を説明する図
である。

【図５】第１の実施形態の検波回路の検波特性を示す図
である。

【図６】ピンチオフ電圧Ｖ_pfが検波特性に与える影響を
示す図である。

【図７】本発明に係る検波回路の第２の実施形態を示す
回路図である。

【図８】本発明に係る検波回路の第３の実施形態を示す
回路図である。

【図９】第３の実施形態におけるバイアス電圧の制御プ
ロセスを示すフローチャートである。

【図１０】本発明に係る検波回路の第４の実施形態を示
す回路図である。

【図１１】整合回路による検波特性の改善を示す図であ
る。

【図１２】従来の高周波検波回路の構成を示す回路図で
ある。

【図１３】従来の検波回路の検波特性を示す図である。

【符号の説明】

６１，９１，１０１…ゲートバイアス回路、６２，９
２，１０２…ドレインバイアス回路、１００，１２０…
インピーダンス整合回路、１０３…Ｉ／Ｏ、１０４…Ｃ
ＰＵ、１０５…ＡＤＣ、１０６…ＤＡＣ、１１０…バイ
アス電圧発生回路、Ｑ１…ＦＥＴ、Ｄ１…ダイオード、
ＶＳ１，ＶＳ２…電圧源、Ｖ_CC…電源電圧、ＧＮＤ…接
地電位。

Claims

【特許請求の範囲】

【請求項１】高周波入力信号の包絡線検波を行う検波回
路であって、ゲートに上記高周波入力信号が印加される電界効果トラ
ンジスタと、上記電界効果トランジスタのゲートにゲートバイアス電
圧を供給するゲートバイアス回路と、上記電界効果トランジスタのドレインにドレインバイア
ス電圧を供給するドレインバイアス回路と、上記電界効果トランジスタのドレインと接地電位との間
に接続されているキャパシタと、上記電界効果トランジスタのソースと接地電位との間に
並列に接続されているキャパシタと抵抗素子とを有し、
上記電界効果トランジスタのソースから上記高周波入力
信号の包絡線に応じた検波信号が出力される検波回路。
【請求項２】上記電界効果トランジスタは、ガリウム砒
素電界効果トランジスタである請求項１記載の検波回
路。
【請求項３】上記ゲートバイアス回路は、電圧源に接続
されている第１の抵抗素子と、上記第１の抵抗素子と接地電位間に接続されている第２
の抵抗素子とを有し、上記第１と第２の抵抗素子間の分圧電圧を上記電界効果
トランジスタのゲートバイアス電圧として、上記電界効
果トランジスタのゲートに印加する請求項１記載の検波
回路。
【請求項４】上記第１または第２の抵抗素子の何れかは
可変抵抗素子であり、上記電界効果トランジスタの検波
性能を最適化するゲートバイアス電圧を発生するよう
に、当該可変抵抗素子の抵抗値が制御される請求項３記
載の検波回路。
【請求項５】上記ゲートバイアス回路は、上記電界効果
トランジスタのソースからの上記検波信号と上記電界効
果トランジスタのゲートバイアス電圧に基づき、上記電
界効果トランジスタの検波性能を最適化するゲートバイ
アス電圧を発生するゲートバイアス電圧発生回路を有す
る請求項１記載の検波回路。
【請求項６】上記ゲートバイアス電圧発生回路は、上記
電界効果トランジスタのソースからの上記検波信号をデ
ィジタル信号に変換するアナログ／ディジタル変換回路
と、上記アナログ／ディジタル変換回路の出力信号および上
記電界効果トランジスタのゲートバイアス電圧に基づ
き、上記電界効果トランジスタの検波性能を最適化する
ゲートバイアス電圧を算出する演算回路と、上記演算回路の演算結果を示すディジタル信号をアナロ
グ信号に変換するアナログ／ディジタル変換回路とを有
する請求項５記載の検波回路。
【請求項７】上記演算回路は、中央処理装置（ＣＰＵ）
である請求項６記載の検波回路。
【請求項８】上記電界効果トランジスタのゲートバイア
ス電圧および上記電界効果トランジスタのソースからの
上記検波信号に応じて、上記電界効果トランジスタの検
波性能を最適化するディジタル信号を算出するためのデ
ータを格納するメモリをさらに有する請求項６記載の検
波回路。
【請求項９】上記ゲートバイアス電圧発生回路は、上記
電界効果トランジスタのゲートに所定のバイアス電圧初
期値を印加した場合、上記電界効果トランジスタのソー
スから得られた上記検波信号に応じて、上記電界効果ト
ランジスタの検波性能を最適化する最適なゲートバイア
ス電圧を算出し、当該最適なゲートバイアス電圧を上記
電界効果トランジスタのゲートに印加する請求項６記載
の検波回路。
【請求項１０】上記ゲートバイアス電圧発生回路は、電
力が既知である高周波入力信号が上記電界効果トランジ
スタのゲートに印加された場合、上記電界効果トランジ
スタのソースから得られた上記検波信号に応じて、上記
電界効果トランジスタの検波性能を最適化する最適なゲ
ートバイアス電圧を算出して、当該最適なゲートバイア
ス電圧を上記電界効果トランジスタのゲートに印加する
請求項６記載の検波回路。
【請求項１１】上記電界効果トランジスタのゲートに、
上記高周波入力信号を発生する信号源の出力インピーダ
ンスと上記電界効果トランジスタのゲート入力インピー
ダンスとを整合させるインピーダンス整合回路が接続さ
れている請求項１記載の検波回路。