JPH09260957A - 半導体増幅回路 - Google Patents
半導体増幅回路Info
- Publication number
- JPH09260957A JPH09260957A JP8201568A JP20156896A JPH09260957A JP H09260957 A JPH09260957 A JP H09260957A JP 8201568 A JP8201568 A JP 8201568A JP 20156896 A JP20156896 A JP 20156896A JP H09260957 A JPH09260957 A JP H09260957A
- Authority
- JP
- Japan
- Prior art keywords
- transistor element
- dummy
- power source
- field effect
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims description 26
- 230000003321 amplification Effects 0.000 claims abstract description 22
- 238000003199 nucleic acid amplification method Methods 0.000 claims abstract description 22
- 230000005669 field effect Effects 0.000 claims description 26
- 239000000758 substrate Substances 0.000 claims description 20
- 239000003990 capacitor Substances 0.000 claims description 8
- 230000008878 coupling Effects 0.000 claims description 7
- 238000010168 coupling process Methods 0.000 claims description 7
- 238000005859 coupling reaction Methods 0.000 claims description 7
- 230000003068 static effect Effects 0.000 claims 1
- 230000007423 decrease Effects 0.000 abstract description 11
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 6
- 230000003247 decreasing effect Effects 0.000 abstract description 6
- 229920006395 saturated elastomer Polymers 0.000 abstract description 3
- 239000006185 dispersion Substances 0.000 abstract 4
- 238000010586 diagram Methods 0.000 description 20
- 239000008186 active pharmaceutical agent Substances 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 238000004088 simulation Methods 0.000 description 5
- TVZRAEYQIKYCPH-UHFFFAOYSA-N 3-(trimethylsilyl)propane-1-sulfonic acid Chemical compound C[Si](C)(C)CCCS(O)(=O)=O TVZRAEYQIKYCPH-UHFFFAOYSA-N 0.000 description 4
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 238000010295 mobile communication Methods 0.000 description 2
- PLFFHJWXOGYWPR-HEDMGYOXSA-N (4r)-4-[(3r,3as,5ar,5br,7as,11as,11br,13ar,13bs)-5a,5b,8,8,11a,13b-hexamethyl-1,2,3,3a,4,5,6,7,7a,9,10,11,11b,12,13,13a-hexadecahydrocyclopenta[a]chrysen-3-yl]pentan-1-ol Chemical compound C([C@]1(C)[C@H]2CC[C@H]34)CCC(C)(C)[C@@H]1CC[C@@]2(C)[C@]4(C)CC[C@@H]1[C@]3(C)CC[C@@H]1[C@@H](CCCO)C PLFFHJWXOGYWPR-HEDMGYOXSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 230000000875 corresponding effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
- H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
- H03F3/193—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only with field-effect devices
- H03F3/1935—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only with field-effect devices with junction-FET devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/306—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in junction-FET amplifiers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】 （修正有）
【課題】増幅用ＧａＡｓＦＥＴのばらつきに対して十分
補償すること。 【解決手段】ゲートに入力信号が供給され、ドレインに
増幅された出力信号が出力される増幅用の電界効果型ト
ランジスタ素子と、ゲートにバイアス電圧を供給するバ
イアス回路とを有し、そのバイアス回路は、ダミーの電
界効果型トランジスタ素子とそのゲートにバイアス電圧
を供給する電圧帰還型バイアス回路とを有する第一のバ
イアス電圧発生部と、その電圧帰還型バイアス回路に、
前記電界効果型トランジスタ素子のドレイン電流が増加
する方向にばらついた場合にはより低い電位を供給し、
当該ドレイン電流が減少する方向にばらついた場合には
より高い電位を供給する第二のバイアス電圧発生部とを
有し、前記のダミーのトランジスタ素子のゲート電圧
が、前記増幅用のトランジスタ素子のゲートにバイアス
電圧として供給されることを特徴とする。
補償すること。 【解決手段】ゲートに入力信号が供給され、ドレインに
増幅された出力信号が出力される増幅用の電界効果型ト
ランジスタ素子と、ゲートにバイアス電圧を供給するバ
イアス回路とを有し、そのバイアス回路は、ダミーの電
界効果型トランジスタ素子とそのゲートにバイアス電圧
を供給する電圧帰還型バイアス回路とを有する第一のバ
イアス電圧発生部と、その電圧帰還型バイアス回路に、
前記電界効果型トランジスタ素子のドレイン電流が増加
する方向にばらついた場合にはより低い電位を供給し、
当該ドレイン電流が減少する方向にばらついた場合には
より高い電位を供給する第二のバイアス電圧発生部とを
有し、前記のダミーのトランジスタ素子のゲート電圧
が、前記増幅用のトランジスタ素子のゲートにバイアス
電圧として供給されることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体増幅回路に
関し、特にＧａＡｓＦＥＴを利用した電力増幅回路のバ
イアス回路の改良に関するものである。
関し、特にＧａＡｓＦＥＴを利用した電力増幅回路のバ
イアス回路の改良に関するものである。
【０００２】
【従来の技術】ＧａＡｓ等の半絶縁性の半導体基板上に
ショットキー型のゲート電極を形成したＦＥＴが高周波
信号の電力増幅器として広く使用されている。例えば、
携帯電話等の移動体通信端末の様に小型化が必要な装置
において、ＭＭＩＣ（Ｍｉｃｒｏｗａｖｅ Ｍｏｎｏｌ
ｉｔｈｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）
の形で使用されている。
ショットキー型のゲート電極を形成したＦＥＴが高周波
信号の電力増幅器として広く使用されている。例えば、
携帯電話等の移動体通信端末の様に小型化が必要な装置
において、ＭＭＩＣ（Ｍｉｃｒｏｗａｖｅ Ｍｏｎｏｌ
ｉｔｈｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）
の形で使用されている。
【０００３】図１４が、基本的なＧａＡｓＦＥＴを利用
した電力増幅回路である。トランジスタＱ１のゲート電
極に入力結合キャパシタＣ１を介して高周波入力信号Ｉ
Ｎが入力され、ドレイン電極に出力接合キャパシタＣ２
を介して増幅された高周波出力信号ＯＵＴが出力され
る。ゲート電極には、グランド電位と負電源との間で抵
抗Ｒ１，Ｒ２によって抵抗分割されて形成されたゲート
のバイアス電圧が印加される。また、ドレイン電極は正
電源に図示しないドレイン抵抗を介して接続され、ゲー
ト・ソース間に正電源一杯の電圧が印加される。
した電力増幅回路である。トランジスタＱ１のゲート電
極に入力結合キャパシタＣ１を介して高周波入力信号Ｉ
Ｎが入力され、ドレイン電極に出力接合キャパシタＣ２
を介して増幅された高周波出力信号ＯＵＴが出力され
る。ゲート電極には、グランド電位と負電源との間で抵
抗Ｒ１，Ｒ２によって抵抗分割されて形成されたゲート
のバイアス電圧が印加される。また、ドレイン電極は正
電源に図示しないドレイン抵抗を介して接続され、ゲー
ト・ソース間に正電源一杯の電圧が印加される。
【０００４】かかるトランジスタは、通常半絶縁性の半
導体基板表面に不純物を導入したソース・ドレイン間の
チャネル領域上にショットキー型のゲート電極を形成す
ることで構成される。そして、そのゲート電極はチャネ
ル領域表面に形成したリセス領域内に形成される。この
ようなリセス構造、あるいはチャネル領域を形成する際
の製造上のばらつきにより、ドレイン電流がばらついて
しまうことは避けられない状況にある。ＧａＡｓＦＥＴ
のＭＭＩＣ化を進める上でこのドレイン電流のばらつき
を如何に抑えるかは、特に重要な問題である。
導体基板表面に不純物を導入したソース・ドレイン間の
チャネル領域上にショットキー型のゲート電極を形成す
ることで構成される。そして、そのゲート電極はチャネ
ル領域表面に形成したリセス領域内に形成される。この
ようなリセス構造、あるいはチャネル領域を形成する際
の製造上のばらつきにより、ドレイン電流がばらついて
しまうことは避けられない状況にある。ＧａＡｓＦＥＴ
のＭＭＩＣ化を進める上でこのドレイン電流のばらつき
を如何に抑えるかは、特に重要な問題である。
【０００５】製造上の問題からばらつくパラメータとし
ては、ゲート・ソース間電位をゼロにした時のドレイン
飽和電流ＩDSS と、ゲート・ソース間に負の電圧を印加
してゲート電極から伸びる空乏層がチャネル領域の底ま
で達してドレイン電流がゼロになった時のゲート・ソー
ス間電圧であるピンチオフ電圧ＶP がある。図５にその
ばらつきの様子を示す通り、ドレイン飽和電流ＩDSS と
ピンチオフ電圧ＶP とを結ぶ曲線が、矢印で示した様に
平行移動するようにばらつくことが知られている。
ては、ゲート・ソース間電位をゼロにした時のドレイン
飽和電流ＩDSS と、ゲート・ソース間に負の電圧を印加
してゲート電極から伸びる空乏層がチャネル領域の底ま
で達してドレイン電流がゼロになった時のゲート・ソー
ス間電圧であるピンチオフ電圧ＶP がある。図５にその
ばらつきの様子を示す通り、ドレイン飽和電流ＩDSS と
ピンチオフ電圧ＶP とを結ぶ曲線が、矢印で示した様に
平行移動するようにばらつくことが知られている。
【０００６】従って、図１５中の実線の如き特性を予定
して、ゲートバイアス電圧をＶG1のように設定してその
時のドレイン電流がＩDS1 になるようにしても、トラン
ジスタのばらつきによって、ドレイン電流ＩDS1 が一定
にならないという問題がある。そのため、図１６のドレ
イン電流とばらつき度の関係をシミュレーションで求め
たグラフに示される通り、ばらつき度によってドレイン
電流ＩDSは大きく異なることになる。即ち、ドレイン飽
和電流ＩDSS とピンチオフ電圧ＶP を相関性を持って±
４０％ばらつかせると、標準ドレイン飽和電流ＩDSS が
５０ｍＡのＦＥＴを、抵抗Ｒ１，Ｒ２を調整してドレイ
ン電流ＩDSを２０ｍＡにする様にゲートバイアス電圧を
設定した場合、ドレイン電流ＩDSが約±８０％程度ばら
つくことになる。
して、ゲートバイアス電圧をＶG1のように設定してその
時のドレイン電流がＩDS1 になるようにしても、トラン
ジスタのばらつきによって、ドレイン電流ＩDS1 が一定
にならないという問題がある。そのため、図１６のドレ
イン電流とばらつき度の関係をシミュレーションで求め
たグラフに示される通り、ばらつき度によってドレイン
電流ＩDSは大きく異なることになる。即ち、ドレイン飽
和電流ＩDSS とピンチオフ電圧ＶP を相関性を持って±
４０％ばらつかせると、標準ドレイン飽和電流ＩDSS が
５０ｍＡのＦＥＴを、抵抗Ｒ１，Ｒ２を調整してドレイ
ン電流ＩDSを２０ｍＡにする様にゲートバイアス電圧を
設定した場合、ドレイン電流ＩDSが約±８０％程度ばら
つくことになる。
【０００７】このばらつきを補償する例として、従来か
ら図１７に示す電圧帰還型バイアス回路が知られてい
る。このバイアス回路では、３個の抵抗Ｒ３，Ｒ４，Ｒ
５を図の通りに接続した構成になっている。この回路に
よれば、トランジスタＱ１のドレイン電流ＩDSが増加す
る方向にばらついたとすると、その増加したドレイン電
流ＩDSによってノードＮ１の電位が下がり、同様に抵抗
Ｒ３，Ｒ４で抵抗分割しているノードＮ２の電位も下が
り、その結果ゲートバイアス電圧が負の方向に深くなり
ドレイン電流ＩDSを抑える方向に補償することになる。
この結果、図１６と同様のシミュレーション結果は、図
１８に示す通り改善される。即ち、トランジスタの±４
０％のばらつきに対してドレイン電流ＩDSが１６−２４
ｍＡと、±２０％程度となっている。
ら図１７に示す電圧帰還型バイアス回路が知られてい
る。このバイアス回路では、３個の抵抗Ｒ３，Ｒ４，Ｒ
５を図の通りに接続した構成になっている。この回路に
よれば、トランジスタＱ１のドレイン電流ＩDSが増加す
る方向にばらついたとすると、その増加したドレイン電
流ＩDSによってノードＮ１の電位が下がり、同様に抵抗
Ｒ３，Ｒ４で抵抗分割しているノードＮ２の電位も下が
り、その結果ゲートバイアス電圧が負の方向に深くなり
ドレイン電流ＩDSを抑える方向に補償することになる。
この結果、図１６と同様のシミュレーション結果は、図
１８に示す通り改善される。即ち、トランジスタの±４
０％のばらつきに対してドレイン電流ＩDSが１６−２４
ｍＡと、±２０％程度となっている。
【０００８】
【発明が解決しようとする課題】このように電圧帰還型
のバイアス回路を用いることにより、図１４の如き固定
バイアス回路の場合よりもデバイスのばらつきに対する
ドレイン電流のばらつきをかなり補償することができる
が、それでも、依然として±２０％のばらつきが残って
いることになる。より精度の高い電力増幅回路が求めら
れる携帯電話のような場合には、このようなばらつきも
無視することができない。
のバイアス回路を用いることにより、図１４の如き固定
バイアス回路の場合よりもデバイスのばらつきに対する
ドレイン電流のばらつきをかなり補償することができる
が、それでも、依然として±２０％のばらつきが残って
いることになる。より精度の高い電力増幅回路が求めら
れる携帯電話のような場合には、このようなばらつきも
無視することができない。
【０００９】更に、図１７の電圧帰還型バイアス回路に
はいくつかの問題がある。第一に、携帯電話の如き移動
体通信端末に使われる電力増幅記は特性と効率の規格が
非常に厳しく、極力ＦＥＴの能力を最大限引き出さなけ
ればならない。ところが、図１７の電圧帰還型のバイア
ス回路では、ドレイン電極と正電源との間に抵抗Ｒ５が
接続されているために、ドレイン電流が流れると電圧降
下が生じ、ドレインに印加される電圧は電源電圧よりも
低くなり、飽和電力等の高周波特性が劣化することにな
る。
はいくつかの問題がある。第一に、携帯電話の如き移動
体通信端末に使われる電力増幅記は特性と効率の規格が
非常に厳しく、極力ＦＥＴの能力を最大限引き出さなけ
ればならない。ところが、図１７の電圧帰還型のバイア
ス回路では、ドレイン電極と正電源との間に抵抗Ｒ５が
接続されているために、ドレイン電流が流れると電圧降
下が生じ、ドレインに印加される電圧は電源電圧よりも
低くなり、飽和電力等の高周波特性が劣化することにな
る。
【００１０】第二に、図１９は高周波の入力電力と出力
電力及びドレイン電流の関係を示すグラフであるが、通
常のＦＥＴでは実線の如き特性を示すが、図１７の電圧
帰還型バイアス回路を利用すると破線の如き特性を示す
ことになる。即ち、通常のＦＥＴでは、実線の様に高周
波（ＲＦ）入力電力が増加するとこれに追従してドレイ
ン電流も増幅し、飽和出力電力も上昇することになる。
しかし、図１７のバイアス回路を電力増幅器のトランジ
スタＱ１に直接接続して採用すると、高周波入力電力が
増加しても前述の通りドレイン側に接続された抵抗Ｒ５
によりドレイン電流の増加が抑えられて、図中の破線の
如き特性になる。その結果、出力側の飽和出力電力も低
下してしまうことになる。
電力及びドレイン電流の関係を示すグラフであるが、通
常のＦＥＴでは実線の如き特性を示すが、図１７の電圧
帰還型バイアス回路を利用すると破線の如き特性を示す
ことになる。即ち、通常のＦＥＴでは、実線の様に高周
波（ＲＦ）入力電力が増加するとこれに追従してドレイ
ン電流も増幅し、飽和出力電力も上昇することになる。
しかし、図１７のバイアス回路を電力増幅器のトランジ
スタＱ１に直接接続して採用すると、高周波入力電力が
増加しても前述の通りドレイン側に接続された抵抗Ｒ５
によりドレイン電流の増加が抑えられて、図中の破線の
如き特性になる。その結果、出力側の飽和出力電力も低
下してしまうことになる。
【００１１】そこで、本発明の目的は、トランジスタの
製造上のばらつきに対して、入力に高周波入力信号が供
給されていない時は一定のドレイン電流を出力すること
ができる様にアクティブに動作するバイアス回路を有す
る増幅回路を提供することにある。
製造上のばらつきに対して、入力に高周波入力信号が供
給されていない時は一定のドレイン電流を出力すること
ができる様にアクティブに動作するバイアス回路を有す
る増幅回路を提供することにある。
【００１２】また、本発明の別の目的は、増幅回路のＦ
ＥＴに対してドレイン・ソース間に十分な電圧を印加し
てその能力を最大限に引き出すことができるバイアス回
路を有する増幅回路を提供することにある。
ＥＴに対してドレイン・ソース間に十分な電圧を印加し
てその能力を最大限に引き出すことができるバイアス回
路を有する増幅回路を提供することにある。
【００１３】更に、本発明の別の目的は、高周波入力信
号が供給された時には、入力電力の増加に追従してドレ
イン電流も増加する増幅回路を提供することにある。
号が供給された時には、入力電力の増加に追従してドレ
イン電流も増加する増幅回路を提供することにある。
【００１４】
【課題を解決するための手段】上記目的は、本発明によ
れば、ゲートに入力信号が供給され、ドレインに増幅さ
れた出力信号が出力される増幅用の電界効果型トランジ
スタ素子と、該増幅用のトランジスタ素子のゲートにバ
イアス電圧を供給するバイアス回路とを有し、該バイア
ス回路は、前記増幅用のトランジスタ素子と同一の基板
上に形成された第一のダミーの電界効果型トランジスタ
素子とそのゲートにバイアス電圧を供給する電圧帰還型
バイアス回路とを有する第一のバイアス電圧発生部と、
該電圧帰還型バイアス回路に、前記電界効果型トランジ
スタ素子のドレイン電流が増加する方向にばらついた場
合にはより低い電位を供給し、当該ドレイン電流が減少
する方向にばらついた場合にはより高い電位を供給する
第二のバイアス電圧発生部とを有し、該第一のダミーの
トランジスタ素子のゲート電圧が、前記増幅用のトラン
ジスタ素子のゲートにバイアス電圧として供給されるこ
とを特徴とする半導体増幅回路を提供することにより達
成される。
れば、ゲートに入力信号が供給され、ドレインに増幅さ
れた出力信号が出力される増幅用の電界効果型トランジ
スタ素子と、該増幅用のトランジスタ素子のゲートにバ
イアス電圧を供給するバイアス回路とを有し、該バイア
ス回路は、前記増幅用のトランジスタ素子と同一の基板
上に形成された第一のダミーの電界効果型トランジスタ
素子とそのゲートにバイアス電圧を供給する電圧帰還型
バイアス回路とを有する第一のバイアス電圧発生部と、
該電圧帰還型バイアス回路に、前記電界効果型トランジ
スタ素子のドレイン電流が増加する方向にばらついた場
合にはより低い電位を供給し、当該ドレイン電流が減少
する方向にばらついた場合にはより高い電位を供給する
第二のバイアス電圧発生部とを有し、該第一のダミーの
トランジスタ素子のゲート電圧が、前記増幅用のトラン
ジスタ素子のゲートにバイアス電圧として供給されるこ
とを特徴とする半導体増幅回路を提供することにより達
成される。
【００１５】更に、前記第一のバイアス電圧発生部は、
具体的にいうと、前記ダミーのトランジスタ素子のドレ
インと第一の電位との間に設けられた第一の抵抗と、該
第一の抵抗とドレインとの接続点とゲートとの間に設け
られた第二の抵抗とを有する。
具体的にいうと、前記ダミーのトランジスタ素子のドレ
インと第一の電位との間に設けられた第一の抵抗と、該
第一の抵抗とドレインとの接続点とゲートとの間に設け
られた第二の抵抗とを有する。
【００１６】また、前記第二のバイアス電圧発生部は、
前記増幅用のトランジスタと同一基板上に形成された第
二のダミーの電界効果型トランジスタ素子と所定の抵抗
素子との直列回路が所定の電位間に設けられ、該第二の
ダミーのトランジスタ素子と所定の抵抗素子との接続点
の電位が、前記ゲート側に供給される。
前記増幅用のトランジスタと同一基板上に形成された第
二のダミーの電界効果型トランジスタ素子と所定の抵抗
素子との直列回路が所定の電位間に設けられ、該第二の
ダミーのトランジスタ素子と所定の抵抗素子との接続点
の電位が、前記ゲート側に供給される。
【００１７】上記の構成により、本発明の増幅回路に使
用するバイアス回路は、高周波入力信号が無い時にはド
レイン電流が一定の定電流回路として動作し、高周波入
力信号がある時には入力電力の増加に追従してドレイン
電流も追従するという理想的な動作を実現することがで
きる。また、ドレイン電極と正電源との間に電圧降下を
起こす抵抗が直列に接続されていないために、ドレイン
・ソース間に十分な電圧を印加することができ、トラン
ジスタの能力を一杯に利用することができる。そして、
ドレイン電流のばらつきに対応してゲートバイアス電圧
を、従来の電圧帰還型バイアス回路よりも大きく変動さ
せることができ、電流補償効果をより大きくすることが
できる。しかも、ＧａＡｓＦＥＴの集積回路として同じ
基板上にバイアス回路の各トランジスタや抵抗素子を形
成することができ、極めて簡単に製造することができ
る。
用するバイアス回路は、高周波入力信号が無い時にはド
レイン電流が一定の定電流回路として動作し、高周波入
力信号がある時には入力電力の増加に追従してドレイン
電流も追従するという理想的な動作を実現することがで
きる。また、ドレイン電極と正電源との間に電圧降下を
起こす抵抗が直列に接続されていないために、ドレイン
・ソース間に十分な電圧を印加することができ、トラン
ジスタの能力を一杯に利用することができる。そして、
ドレイン電流のばらつきに対応してゲートバイアス電圧
を、従来の電圧帰還型バイアス回路よりも大きく変動さ
せることができ、電流補償効果をより大きくすることが
できる。しかも、ＧａＡｓＦＥＴの集積回路として同じ
基板上にバイアス回路の各トランジスタや抵抗素子を形
成することができ、極めて簡単に製造することができ
る。
【００１８】
【発明の実施の形態】以下図面に従って、本発明の実施
の形態について説明する。以下に示す回路等は実施の形
態の例であって本発明の技術思想がかかる例に限定され
ないのは明らかである。
の形態について説明する。以下に示す回路等は実施の形
態の例であって本発明の技術思想がかかる例に限定され
ないのは明らかである。
【００１９】図１は第一の実施の形態の回路図である。
増幅トランジスタＱ１のＧａＡｓＦＥＴ、入力結合キャ
パシタＣ１、出力結合キャパシタＣ２は、従来例と同じ
である。そして、ゲート電圧のバイアス回路１０が一点
鎖線の如き回路で実現されていて、高抵抗Ｒ１０または
他のインダクタンス素子を介してゲート電極に接続され
ている。そして、ドレイン電極は正側の電源に接続さ
れ、ドレイン・ソース間に十分な電圧が印加されるよう
になっている。尚、ドレイン電極と正側の電源との間に
は、トランジスタＱ１の能力を最大限に引き出すに必要
な所定の抵抗値Ｒｄが介在されている。この抵抗値は、
望ましくは０であり、或いは例えば接続配線によって出
来る寄生抵抗によって実現される場合もあれば、所定の
小さい抵抗素子を挿入することによって実現される場合
もある。このドレイン抵抗Ｒｄは、図７の抵抗Ｒ５に比
較して非常に小さい抵抗値を持ち、ドレイン電圧が電源
に比較して大きく低下することはない。
増幅トランジスタＱ１のＧａＡｓＦＥＴ、入力結合キャ
パシタＣ１、出力結合キャパシタＣ２は、従来例と同じ
である。そして、ゲート電圧のバイアス回路１０が一点
鎖線の如き回路で実現されていて、高抵抗Ｒ１０または
他のインダクタンス素子を介してゲート電極に接続され
ている。そして、ドレイン電極は正側の電源に接続さ
れ、ドレイン・ソース間に十分な電圧が印加されるよう
になっている。尚、ドレイン電極と正側の電源との間に
は、トランジスタＱ１の能力を最大限に引き出すに必要
な所定の抵抗値Ｒｄが介在されている。この抵抗値は、
望ましくは０であり、或いは例えば接続配線によって出
来る寄生抵抗によって実現される場合もあれば、所定の
小さい抵抗素子を挿入することによって実現される場合
もある。このドレイン抵抗Ｒｄは、図７の抵抗Ｒ５に比
較して非常に小さい抵抗値を持ち、ドレイン電圧が電源
に比較して大きく低下することはない。
【００２０】バイアス回路１０は、大きく分けると、電
圧帰還型バイアス回路部からなる第一のバイアス電圧発
生部１１とばらつきによるドレイン電流の増減に追従し
て出力電圧を低下／増加する定電流回路部１２からなる
第二のバイアス電圧発生部とから構成される。電圧帰還
型バイアス回路部１１は、増幅トランジスタＱ１と同じ
半導体基板上に同じ製造プロセスによって形成されるが
そのサイズは小さいダミー・トランジスタＱ２と、抵抗
Ｒ１１，Ｒ１２，Ｒ１３から構成される。即ち、図７で
示した電圧帰還型バイアス回路と同等の構成になってい
る。そして、トランジスタＱ２のゲート側には、ダミー
の入力結合キャパシタＣ３と終端抵抗Ｒ２０、ドレイン
側には同様に出力結合キャパシタＣ４と終端抵抗Ｒ２１
が接続されている。ダミー・トランジスタＱ２のドレイ
ン側の抵抗Ｒ１１は、前述した増幅用のトランジスタＱ
１のドレイン電極と正電源の間に介在する小さな抵抗値
よりも十分大きい抵抗値を有する。
圧帰還型バイアス回路部からなる第一のバイアス電圧発
生部１１とばらつきによるドレイン電流の増減に追従し
て出力電圧を低下／増加する定電流回路部１２からなる
第二のバイアス電圧発生部とから構成される。電圧帰還
型バイアス回路部１１は、増幅トランジスタＱ１と同じ
半導体基板上に同じ製造プロセスによって形成されるが
そのサイズは小さいダミー・トランジスタＱ２と、抵抗
Ｒ１１，Ｒ１２，Ｒ１３から構成される。即ち、図７で
示した電圧帰還型バイアス回路と同等の構成になってい
る。そして、トランジスタＱ２のゲート側には、ダミー
の入力結合キャパシタＣ３と終端抵抗Ｒ２０、ドレイン
側には同様に出力結合キャパシタＣ４と終端抵抗Ｒ２１
が接続されている。ダミー・トランジスタＱ２のドレイ
ン側の抵抗Ｒ１１は、前述した増幅用のトランジスタＱ
１のドレイン電極と正電源の間に介在する小さな抵抗値
よりも十分大きい抵抗値を有する。
【００２１】ダミー・トランジスタＱ２は、増幅用のト
ランジスタＱ１と同じ半導体基板上に同じ製造プロセス
に従って製造されるために、ドレイン飽和電流やピンチ
オフ電圧も同様の傾向をもってばらつくことになる。従
って、今増幅用のトランジスタＱ１の特性がドレイン電
流が増加する方向にばらついたとすると、ダミー・トラ
ンジスタＱ２も同様に増加する方向にばらつくことにな
る。その場合は、図７で説明したのと同様に、ノードＮ
１０の電位が抵抗Ｒ１１の電圧降下により低下し、同時
にノードＮ１１の電位も低下することになる。但し、そ
の補償の程度は図７と同程度ということになる。
ランジスタＱ１と同じ半導体基板上に同じ製造プロセス
に従って製造されるために、ドレイン飽和電流やピンチ
オフ電圧も同様の傾向をもってばらつくことになる。従
って、今増幅用のトランジスタＱ１の特性がドレイン電
流が増加する方向にばらついたとすると、ダミー・トラ
ンジスタＱ２も同様に増加する方向にばらつくことにな
る。その場合は、図７で説明したのと同様に、ノードＮ
１０の電位が抵抗Ｒ１１の電圧降下により低下し、同時
にノードＮ１１の電位も低下することになる。但し、そ
の補償の程度は図７と同程度ということになる。
【００２２】バイアス回路１０のもう一つの回路部であ
る定電流回路部１２では、ドレイン電流のばらつきに従
って、ノードＮ１２の電位を下げたり上げたりする機能
を有している。即ち、増幅トランジスタＱ１のドレイン
電流が増加する方向にばらつくとノードＮ１２の電位を
低下させ、ドレイン電流が減少する方向にばらつくとノ
ードＮ１２の電位を増加させるのである。その結果、ノ
ードＮ１０とノードＮ１２間に接続されている抵抗Ｒ１
２とＲ１３の抵抗分割された電位を持つノードＮ１１
も、その分電位が低下または上昇することになる。言い
換えると、増幅トランジスタＱ１のバイアス電圧をより
深くさげたりより浅く押し上げたりすることになる。
る定電流回路部１２では、ドレイン電流のばらつきに従
って、ノードＮ１２の電位を下げたり上げたりする機能
を有している。即ち、増幅トランジスタＱ１のドレイン
電流が増加する方向にばらつくとノードＮ１２の電位を
低下させ、ドレイン電流が減少する方向にばらつくとノ
ードＮ１２の電位を増加させるのである。その結果、ノ
ードＮ１０とノードＮ１２間に接続されている抵抗Ｒ１
２とＲ１３の抵抗分割された電位を持つノードＮ１１
も、その分電位が低下または上昇することになる。言い
換えると、増幅トランジスタＱ１のバイアス電圧をより
深くさげたりより浅く押し上げたりすることになる。
【００２３】図１の定電流回路部１２の例では、第二の
ダミー・トランジスタＱ３と抵抗Ｒ１４を、グランド電
位と負電源との間に直列接続した構成になっている。第
二のダミー・トランジスタＱ３は、第一と同様に増幅用
のトランジスタＱ１と同一半導体基板上に同じ製造プロ
セスで形成される小さいトランジスタである。従って、
増幅用のトランジスタＱ１のドレイン電流が増加する方
向にばらつくと、第二のダミー・トランジスタＱ３のド
レイン電流も増加する。ダミー・トランジスタＱ３はそ
のゲート・ソース間が短絡されている為、所定の条件下
では一定の電流を流す定電流源となりノードＮ１２の電
位を一定に保つことになる。そして、トランジスタＱ３
のドレイン電流が増加すると、抵抗Ｒ１４の電圧降下が
増加し、ノードＮ１４の電位が低下することになる。従
って、ノードＮ１１のバイアス電圧はその分より深く低
下することになり、図８に示したばらつきに対するドレ
イン電流は一定になるよう改善される。逆に、ドレイン
電流が減少するとノードＮ１１のバイアス電圧はその分
浅く上昇することになる。
ダミー・トランジスタＱ３と抵抗Ｒ１４を、グランド電
位と負電源との間に直列接続した構成になっている。第
二のダミー・トランジスタＱ３は、第一と同様に増幅用
のトランジスタＱ１と同一半導体基板上に同じ製造プロ
セスで形成される小さいトランジスタである。従って、
増幅用のトランジスタＱ１のドレイン電流が増加する方
向にばらつくと、第二のダミー・トランジスタＱ３のド
レイン電流も増加する。ダミー・トランジスタＱ３はそ
のゲート・ソース間が短絡されている為、所定の条件下
では一定の電流を流す定電流源となりノードＮ１２の電
位を一定に保つことになる。そして、トランジスタＱ３
のドレイン電流が増加すると、抵抗Ｒ１４の電圧降下が
増加し、ノードＮ１４の電位が低下することになる。従
って、ノードＮ１１のバイアス電圧はその分より深く低
下することになり、図８に示したばらつきに対するドレ
イン電流は一定になるよう改善される。逆に、ドレイン
電流が減少するとノードＮ１１のバイアス電圧はその分
浅く上昇することになる。
【００２４】図１に示した回路例では、バイアス回路１
０内の定電流回路部１２の抵抗Ｒ１４がグランド電位に
接続されていたが、これが正電源に接続されていても同
様の効果を得ることができる。その場合は、それに見合
った抵抗Ｒ１４の値が設定されることになる。
０内の定電流回路部１２の抵抗Ｒ１４がグランド電位に
接続されていたが、これが正電源に接続されていても同
様の効果を得ることができる。その場合は、それに見合
った抵抗Ｒ１４の値が設定されることになる。
【００２５】更に、図１に示した回路例では、電圧帰還
型のバイアス回路１１に更に定電流回路１２が接続され
る。従って、場合によっては、抵抗Ｒ１３を省略するこ
とも可能である。
型のバイアス回路１１に更に定電流回路１２が接続され
る。従って、場合によっては、抵抗Ｒ１３を省略するこ
とも可能である。
【００２６】図２は、第二の実施の形態の例の回路図で
ある。図１の回路例において、定電流回路部１２がその
ノードＮ１２の電位をドレイン電流のばらつきに応じて
降下または上昇させることで、補償効果を得ていたが、
その補償効果が過剰になりすぎる場合には、図２の如く
抵抗Ｒ１４に並列に所定個のショットキーダイオードＳ
Ｄ１を、またはトランジスタＱ３に並列に所定個のショ
ットキーダイオードＳＤ２を設けることで、微調整を行
なうことができる。
ある。図１の回路例において、定電流回路部１２がその
ノードＮ１２の電位をドレイン電流のばらつきに応じて
降下または上昇させることで、補償効果を得ていたが、
その補償効果が過剰になりすぎる場合には、図２の如く
抵抗Ｒ１４に並列に所定個のショットキーダイオードＳ
Ｄ１を、またはトランジスタＱ３に並列に所定個のショ
ットキーダイオードＳＤ２を設けることで、微調整を行
なうことができる。
【００２７】例えば、今ドレイン電流が増加する方向に
ばらついた場合には、トランジスタＱ３のドレイン電流
も増加し、抵抗Ｒ１４の電圧降下が大きくなって、ノー
ドＮ１２の電位が低下することになる。そして、抵抗Ｒ
１４の電圧降下がある値に達すると並列に設けたショッ
トキーダイオードＳＤ１がオンして、抵抗Ｒ１４の両端
の電圧をクランプすることになる。従って、ノードＮ１
２の電位は、グランド電位からショットキーダイオード
ＳＤ１のオン電圧値分低い値にクランプされて、それ以
上深くなることはなくなる。
ばらついた場合には、トランジスタＱ３のドレイン電流
も増加し、抵抗Ｒ１４の電圧降下が大きくなって、ノー
ドＮ１２の電位が低下することになる。そして、抵抗Ｒ
１４の電圧降下がある値に達すると並列に設けたショッ
トキーダイオードＳＤ１がオンして、抵抗Ｒ１４の両端
の電圧をクランプすることになる。従って、ノードＮ１
２の電位は、グランド電位からショットキーダイオード
ＳＤ１のオン電圧値分低い値にクランプされて、それ以
上深くなることはなくなる。
【００２８】一方、ドレイン電流が減少する方向にばら
ついた場合には、トランジスタＱ３のドレイン電流も低
下し、抵抗Ｒ１４の電圧降下が少なくなり、ノードＮ１
２の電位も増加することになる。そして、抵抗Ｒ１４の
電圧降下がある値以下になるとトランジスタＱ３のソー
ス・ドレイン間電圧が大きくなり、並列に接続したショ
ットキーダイオードＳＤ２をオンさせることになる。そ
の結果、トランジスタＱ３のソース・ドレイン間電圧が
クランプされて、ドレイン電流もクランプされ、ノード
Ｎ１２の電位が上昇し過ぎるのを防止することができ
る。
ついた場合には、トランジスタＱ３のドレイン電流も低
下し、抵抗Ｒ１４の電圧降下が少なくなり、ノードＮ１
２の電位も増加することになる。そして、抵抗Ｒ１４の
電圧降下がある値以下になるとトランジスタＱ３のソー
ス・ドレイン間電圧が大きくなり、並列に接続したショ
ットキーダイオードＳＤ２をオンさせることになる。そ
の結果、トランジスタＱ３のソース・ドレイン間電圧が
クランプされて、ドレイン電流もクランプされ、ノード
Ｎ１２の電位が上昇し過ぎるのを防止することができ
る。
【００２９】何れの場合でも、ショットキーダイオード
の個数を適宜設定することにより、所望の補償効果の調
整を行なうことができる。
の個数を適宜設定することにより、所望の補償効果の調
整を行なうことができる。
【００３０】あるいは、別の例として図示しないが、ト
ランジスタＱ３と抵抗Ｒ１４からなる直列回路の各々に
並列に所定個数のショットキーダイオードを接続するこ
とも有効である。この場合には、直列回路の両端に印加
される電圧値がダイオードの個数から決定され、その範
囲での電圧の補償を行なうことになる。
ランジスタＱ３と抵抗Ｒ１４からなる直列回路の各々に
並列に所定個数のショットキーダイオードを接続するこ
とも有効である。この場合には、直列回路の両端に印加
される電圧値がダイオードの個数から決定され、その範
囲での電圧の補償を行なうことになる。
【００３１】図３は、第三の実施の形態の例の回路図で
ある。この例では、定電流回路１２による補償効果をさ
らに上げるために、トランジスタと抵抗の直列回路を２
段構成にしている。トランジスタＱ４と抵抗Ｒ１５から
なる定電流回路に更にノードＮ１３と負電源との間にト
ランジスタＱ５と抵抗Ｒ１６からなる定電流回路が設け
られ、そのノードＮ１４に抵抗Ｒ１３が接続されてい
る。
ある。この例では、定電流回路１２による補償効果をさ
らに上げるために、トランジスタと抵抗の直列回路を２
段構成にしている。トランジスタＱ４と抵抗Ｒ１５から
なる定電流回路に更にノードＮ１３と負電源との間にト
ランジスタＱ５と抵抗Ｒ１６からなる定電流回路が設け
られ、そのノードＮ１４に抵抗Ｒ１３が接続されてい
る。
【００３２】かかる構成を取ることにより、ドレイン電
流のばらつきに応じてノードＮ１３の電位が低下または
上昇し、その低下または上昇したノードＮ１３の電位に
対して、さらにトランジスタＱ５と抵抗Ｒ１６からなる
回路によってドレイン電流のばらつきに応じてノードＮ
１４の電位が低下または上昇する。従って、ノードＮ１
４の電位をより広範囲に変動させることができ、より補
償効果を上げることができる。
流のばらつきに応じてノードＮ１３の電位が低下または
上昇し、その低下または上昇したノードＮ１３の電位に
対して、さらにトランジスタＱ５と抵抗Ｒ１６からなる
回路によってドレイン電流のばらつきに応じてノードＮ
１４の電位が低下または上昇する。従って、ノードＮ１
４の電位をより広範囲に変動させることができ、より補
償効果を上げることができる。
【００３３】尚、図２、３の場合も、図１の例と同様に
抵抗Ｒ１３は省略することができる。
抵抗Ｒ１３は省略することができる。
【００３４】図４は、図３の第三の実施の形態の定電流
回路１２の他の回路例である。図３の定電流回路１２で
は、トランジスタＱ４のソース端子側を接地したが、図
４の例ではトランジスタＱ４のソース端子側をトランジ
スタＱ５と共に負電源に接続している。それに従って、
図４の回路では抵抗値Ｒ１５の値が図３の場合と異な
る。回路設計上、接地端子よりも負電源のほうが都合が
良い場合に有用である。定電流回路としての機能は図３
の場合と同じである。
回路１２の他の回路例である。図３の定電流回路１２で
は、トランジスタＱ４のソース端子側を接地したが、図
４の例ではトランジスタＱ４のソース端子側をトランジ
スタＱ５と共に負電源に接続している。それに従って、
図４の回路では抵抗値Ｒ１５の値が図３の場合と異な
る。回路設計上、接地端子よりも負電源のほうが都合が
良い場合に有用である。定電流回路としての機能は図３
の場合と同じである。
【００３５】図５は、更に図４の定電流回路１２の変形
例であり、抵抗Ｒ１５のノードＮ１３側と反対の端子が
正電源ではなく接地電位に接続されている。図３、４、
５の何れの定電流回路１２であっても、トランジスタＱ
４と抵抗Ｒ１５とによりノードＮ１３にトランジスタの
ドレイン電流のばらつきに応じた電位が形成され、その
電位と負電源との間のトランジスタＱ５と抵抗Ｒ１６と
により、更にドレイン電流のばらつきに応じた電位がノ
ードＮ１４に生成される。
例であり、抵抗Ｒ１５のノードＮ１３側と反対の端子が
正電源ではなく接地電位に接続されている。図３、４、
５の何れの定電流回路１２であっても、トランジスタＱ
４と抵抗Ｒ１５とによりノードＮ１３にトランジスタの
ドレイン電流のばらつきに応じた電位が形成され、その
電位と負電源との間のトランジスタＱ５と抵抗Ｒ１６と
により、更にドレイン電流のばらつきに応じた電位がノ
ードＮ１４に生成される。
【００３６】図６、７は、更に図３の定電流回路１２の
変形例である。この例では、トランジスタＱ４のソース
端子側をグランドや負電源ではなく、ノードＮ１４に接
続している。図６は抵抗Ｒ１５を正電源に接続した例
で、図７は接地した例であり、回路の動作としては同等
である。
変形例である。この例では、トランジスタＱ４のソース
端子側をグランドや負電源ではなく、ノードＮ１４に接
続している。図６は抵抗Ｒ１５を正電源に接続した例
で、図７は接地した例であり、回路の動作としては同等
である。
【００３７】この回路では、抵抗Ｒ１５とトランジスタ
Ｑ４でドレイン電流に応じた電位がノードＮ１３に生成
され、更に抵抗Ｒ１６とトランジスタＱ５でドレイン電
流に応じた電位がノードＮ１４に生成される。
Ｑ４でドレイン電流に応じた電位がノードＮ１３に生成
され、更に抵抗Ｒ１６とトランジスタＱ５でドレイン電
流に応じた電位がノードＮ１４に生成される。
【００３８】図８は、更に図３の定電流回路１２の変形
例である。この例でも、２段の定電流回路によりより広
いバイアスレンジをノードＮ２４に与えている点で、前
述の定電流回路１２と同じである。グランドと負電源と
の間に設けられたトランジスタＱ１４と抵抗Ｒ２７から
なる定電流回路では、ドレイン電流が大きいまたは小さ
いのに応じて、ノード２３の電位が低い（深い）または
高く（浅く）なる。そして、そのノードＮ２３と正電源
との間のトランジスタＱ１５と抵抗Ｒ２６からなる定電
流回路でも、ドレイン電流の大きいまたは小さいに応じ
てノードＮ２４の電位が低い（深い）または高く（浅
く）なる。従って、第一のバイアス電圧発生回路１１に
与える電位はドレイン電流に応じて広いレンジで変化す
る。
例である。この例でも、２段の定電流回路によりより広
いバイアスレンジをノードＮ２４に与えている点で、前
述の定電流回路１２と同じである。グランドと負電源と
の間に設けられたトランジスタＱ１４と抵抗Ｒ２７から
なる定電流回路では、ドレイン電流が大きいまたは小さ
いのに応じて、ノード２３の電位が低い（深い）または
高く（浅く）なる。そして、そのノードＮ２３と正電源
との間のトランジスタＱ１５と抵抗Ｒ２６からなる定電
流回路でも、ドレイン電流の大きいまたは小さいに応じ
てノードＮ２４の電位が低い（深い）または高く（浅
く）なる。従って、第一のバイアス電圧発生回路１１に
与える電位はドレイン電流に応じて広いレンジで変化す
る。
【００３９】図９、１０の定電流回路１２は、図８の変
形例であり、図９では、抵抗Ｒ２７が正電源に接続され
ていて、図１０では抵抗Ｒ２６，２７が共にグランドに
接続されている。回路の動作は、図８と同等であり説明
は省略する。
形例であり、図９では、抵抗Ｒ２７が正電源に接続され
ていて、図１０では抵抗Ｒ２６，２７が共にグランドに
接続されている。回路の動作は、図８と同等であり説明
は省略する。
【００４０】図１１、１２の定電流回路１２は、更に図
８の変形例である。図６、７と同様に、図１１、１２の
定電流回路１２では、抵抗Ｒ２７のノードＮ２３側と反
対端子がノードＮ２４に接続している。図１１が、正電
源に抵抗Ｒ２６が接続されているのに対して、図１２の
例ではグランドに接続されている。これらの回路の動作
も図８と同等であり説明は省略する。
８の変形例である。図６、７と同様に、図１１、１２の
定電流回路１２では、抵抗Ｒ２７のノードＮ２３側と反
対端子がノードＮ２４に接続している。図１１が、正電
源に抵抗Ｒ２６が接続されているのに対して、図１２の
例ではグランドに接続されている。これらの回路の動作
も図８と同等であり説明は省略する。
【００４１】図１３は、本発明の増幅回路の他の実施の
形態例である。この例では、増幅トランジスタＱ１のゲ
ートに与えるバイアス回路１０は、ダミートランジスタ
Ｑ２を利用した電圧期間型のバイアス回路１１だけで構
成されている。従って、図１７の電圧増幅回路に比較し
て、図１９で示した高周波出力電力値が高くならない
（図中破線）という問題点は解決される。この回路の場
合でも、図１〜３と同様に、増幅トランジスタＱ１のド
レイン端子は、直接正電源に接続されるか、あるいは無
視できる程度のドレイン抵抗Ｒｄを介して正電源に接続
される。従って、増幅トランジスタＱ１のドレイン・ソ
ース間には正電源の電圧がそのまま印加されることにな
る。
形態例である。この例では、増幅トランジスタＱ１のゲ
ートに与えるバイアス回路１０は、ダミートランジスタ
Ｑ２を利用した電圧期間型のバイアス回路１１だけで構
成されている。従って、図１７の電圧増幅回路に比較し
て、図１９で示した高周波出力電力値が高くならない
（図中破線）という問題点は解決される。この回路の場
合でも、図１〜３と同様に、増幅トランジスタＱ１のド
レイン端子は、直接正電源に接続されるか、あるいは無
視できる程度のドレイン抵抗Ｒｄを介して正電源に接続
される。従って、増幅トランジスタＱ１のドレイン・ソ
ース間には正電源の電圧がそのまま印加されることにな
る。
【００４２】図１、２、３等のアクティブバイアス回路
１０内の抵抗は、半導体基板上に形成される場合、その
構造あるいは製造工程によっては抵抗値が±３０％程度
ばらつくことがある。その場合は、バイアス回路１０内
の抵抗の全て或いは一部を精度の高い単体のチップ抵抗
を使用して、ＭＭＩＣに接続することも有効な場合があ
る。
１０内の抵抗は、半導体基板上に形成される場合、その
構造あるいは製造工程によっては抵抗値が±３０％程度
ばらつくことがある。その場合は、バイアス回路１０内
の抵抗の全て或いは一部を精度の高い単体のチップ抵抗
を使用して、ＭＭＩＣに接続することも有効な場合があ
る。
【００４３】
【発明の効果】以上説明した通り、本発明によれば、増
幅用のトランジスタのドレイン電極に直接正電源を接続
させることができるので、ドレイン電圧を落とすことな
く使用することができ、トランジスタの最大の能力を引
き出すことができると共に、高周波入力信号の電力増加
に追従してドレイン電流も増加し、出力電力も増加させ
ることができる。また、従来の電圧帰還型バイアス回路
よりもドレイン電流をより一定値になる様に補償するこ
とができる。本発明者が図１６、１８と同様のシミュレ
ーションを行なったところ、本発明の回路では、±４０
％の飽和ドレイン電流とピンチオフ電圧のばらつきに対
してドレイン電流は±５％程度にすることができた。
幅用のトランジスタのドレイン電極に直接正電源を接続
させることができるので、ドレイン電圧を落とすことな
く使用することができ、トランジスタの最大の能力を引
き出すことができると共に、高周波入力信号の電力増加
に追従してドレイン電流も増加し、出力電力も増加させ
ることができる。また、従来の電圧帰還型バイアス回路
よりもドレイン電流をより一定値になる様に補償するこ
とができる。本発明者が図１６、１８と同様のシミュレ
ーションを行なったところ、本発明の回路では、±４０
％の飽和ドレイン電流とピンチオフ電圧のばらつきに対
してドレイン電流は±５％程度にすることができた。
【図１】本発明の実施の形態の回路図（１）である。
【図２】本発明の実施の形態の回路図（２）である。
【図３】本発明の実施の形態の回路図（３）である。
【図４】図３の定電流回路１２の変形回路図である。
【図５】図３の定電流回路１２の変形回路図である。
【図６】図３の定電流回路１２の変形回路図である。
【図７】図３の定電流回路１２の変形回路図である。
【図８】図３の定電流回路１２の変形回路図である。
【図９】図３の定電流回路１２の変形回路図である。
【図１０】図３の定電流回路１２の変形回路図である。
【図１１】図３の定電流回路１２の変形回路図である。
【図１２】図３の定電流回路１２の変形回路図である。
【図１３】本発明の実施の形態の回路図（４）である。
【図１４】従来の電圧増幅回路である。
【図１５】トランジスタのばらつきを示すＶG −ＩDS曲
線図である。
線図である。
【図１６】ばらつきのシミュレーション結果の図であ
る。
る。
【図１７】従来の電圧帰還型バイアス回路の電圧増幅回
路である。
路である。
【図１８】図１７のばらつきのシミュレーション結果の
図である。
図である。
【図１９】図１７の問題点を示す特性図である。
Ｑ１ 増幅用の電界効果型トランジスタ素子 １０ バイアス電圧回路 １１ 第一のバイアス電圧発生部、電圧帰還型バイ
アス回路 １２ 第二のバイアス電圧発生部、定電流回路 Ｑ２ 第一のダミー・トランジスタ Ｑ３ 第二のダミー・トランジスタ Ｑ４ 第三のダミー・トランジスタ Ｒ１１，Ｒ１２，Ｒ１３ 第一、第三、第二の抵抗
アス回路 １２ 第二のバイアス電圧発生部、定電流回路 Ｑ２ 第一のダミー・トランジスタ Ｑ３ 第二のダミー・トランジスタ Ｑ４ 第三のダミー・トランジスタ Ｒ１１，Ｒ１２，Ｒ１３ 第一、第三、第二の抵抗
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川合 貴久 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内
Claims (18)
- 【請求項１】ゲートに入力信号が供給され、ドレインに
増幅された出力信号が出力される増幅用の電界効果型ト
ランジスタ素子と、 該増幅用のトランジスタ素子のゲートにバイアス電圧を
供給するバイアス回路とを有し、 該バイアス回路は、 前記増幅用のトランジスタ素子と同一の基板上に形成さ
れた第一のダミーの電界効果型トランジスタ素子とその
ゲートにバイアス電圧を供給する電圧帰還型バイアス回
路とを有する第一のバイアス電圧発生部と、 該電圧帰還型バイアス回路に、前記電界効果型トランジ
スタ素子のドレイン電流が増加する方向にばらついた場
合にはより低い電位を供給し、当該ドレイン電流が減少
する方向にばらついた場合にはより高い電位を供給する
第二のバイアス電圧発生部とを有し、 該第一のダミーのトランジスタ素子のゲート電圧が、前
記増幅用のトランジスタ素子のゲートにバイアス電圧と
して供給されることを特徴とする半導体増幅回路。 - 【請求項２】請求項１記載の半導体増幅回路において、 前記第一のバイアス電圧発生部は、 前記第一のダミーのトランジスタ素子のドレインと第一
の電位との間に設けられた第一の抵抗と、該第一の抵抗
とドレインとの接続点と該第一のダミートランジスタ素
子のゲートとの間に設けられた第二の抵抗とを有するこ
とを特徴とする。 - 【請求項３】請求項２記載の半導体増幅回路において、 前記第二のバイアス電圧発生部は、 前記増幅用のトランジスタ素子と同一基板上に形成され
た第二のダミーの電界効果型トランジスタ素子と所定の
抵抗素子との直列回路が所定の電位間に設けられ、該第
二のダミーのトランジスタ素子と所定の抵抗素子との接
続点の電位が、前記ゲート側に供給されることを特徴と
する。 - 【請求項４】請求項３記載の半導体増幅回路において、 前記第二のダミーのトランジスタ素子に並列に所定数の
ショットキー・ダイオードが接続されたことを特徴とす
る。 - 【請求項５】請求項３記載の半導体増幅回路において、 前記所定の抵抗素子に並列に所定数のショットキー・ダ
イオードが接続されたことを特徴とする。 - 【請求項６】請求項３記載の半導体増幅回路において、 前記第二のダミーのトランジスタ素子と所定の抵抗素子
との直列回路に各々並列に所定数のショットキー・ダイ
オードが接続されたことを特徴とする。 - 【請求項７】請求項２記載の半導体増幅回路において、 前記第二のバイアス電圧発生部は、 前記増幅用のトランジスタ素子と同一基板上に形成され
た第二のダミーの電界効果型トランジスタ素子と第四の
抵抗素子との第一の直列回路が所定の電位間に設けら
れ、 更に、前記第二のダミーのトランジスタ素子と第四の抵
抗素子との接続点と所定の電位との間に、前記増幅用の
トランジスタ素子と同一基板上に形成された第三のダミ
ーの電界効果型トランジスタ素子と第五の抵抗素子との
第二の直列回路が設けられ、 該第三のダミーのトランジスタ素子と第五の抵抗素子と
の接続点の電位が、前記第一のダミートランジスタのゲ
ート側に供給されることを特徴とする。 - 【請求項８】請求項７記載の半導体増幅回路において、 前記第三のダミートランジスタ素子のソースを負電源に
接続し、前記第二のダミートランジスタ素子のソースを
負電源または接地電源に接続し、前記第四の抵抗素子を
正電源に接続したことを特徴とする。 - 【請求項９】請求項７記載の半導体増幅回路において、 前記第三のダミートランジスタ素子のソースを負電源に
接続し、前記第二のダミートランジスタ素子のソースを
負電源に接続し、前記第四の抵抗素子を接地電源に接続
したことを特徴とする。 - 【請求項１０】請求項２記載の半導体増幅回路におい
て、 前記第二のバイアス電圧発生部は、 前記増幅用のトランジスタ素子と同一基板上に形成され
た第二のダミーの電界効果型トランジスタ素子と第四の
抵抗素子との第一の直列回路と、 前記増幅用のトランジスタ素子と同一基板上に形成され
た第三のダミーの電界効果型トランジスタ素子と第五の
抵抗素子との第二の直列回路とを有し、 該第二のダミーのトランジスタ素子と第四の抵抗素子と
の接続点と該第五の抵抗素子とが接続され、該第二のダ
ミートランジスタのソースが該第三のダミーのトランジ
スタ素子と第五の抵抗素子との接続点に接続され、該第
二のバイアス電圧発生部が所定の電位間に設けられ、 該第三のダミーのトランジスタ素子と第五の抵抗素子と
の接続点の電位が、前記第一のダミートランジスタのゲ
ート側に供給されることを特徴とする。 - 【請求項１１】請求項１０記載の半導体増幅回路におい
て、 前記第三のダミートランジスタ素子のソースを負電源に
接続し、前記第四の抵抗素子を正電源または接地電源に
接続したことを特徴とする。 - 【請求項１２】請求項２記載の半導体増幅回路におい
て、 前記第二のバイアス電圧発生部は、 前記増幅用のトランジスタ素子と同一基板上に形成され
た第四のダミーの電界効果型トランジスタ素子と第六の
抵抗素子との第三の直列回路が所定の電位間に設けら
れ、 更に、前記第四のダミーのトランジスタ素子と第六の抵
抗素子との接続点と所定の電位との間に、前記増幅用の
トランジスタ素子と同一基板上に形成された第五のダミ
ーの電界効果型トランジスタ素子と第七の抵抗素子との
第四の直列回路が設けられ、 該第五のダミーのトランジスタ素子と第七の抵抗素子と
の接続点の電位が、前記第一のダミートランジスタのゲ
ート側に供給されることを特徴とする。 - 【請求項１３】請求項１２記載の半導体増幅回路におい
て、 前記第四のダミートランジスタ素子のソースを負電源に
接続し、前記第六の抵抗素子を正電源または接地電源に
接続し、前記第七の抵抗素子を正電源に接続したことを
特徴とする。 - 【請求項１４】請求項１２記載の半導体増幅回路におい
て、 前記第四のダミートランジスタ素子のソースを負電源に
接続し、前記六の抵抗素子を接地電源に接続し、前記第
七の抵抗素子を接地電源に接続したことを特徴とする。 - 【請求項１５】請求項２記載の半導体増幅回路におい
て、 前記第二のバイアス電圧発生部は、 前記増幅用のトランジスタ素子と同一基板上に形成され
た第四のダミーの電界効果型トランジスタ素子と第六の
抵抗素子との第三の直列回路と、 前記増幅用のトランジスタ素子と同一基板上に形成され
た第五のダミーの電界効果型トランジスタ素子と第七の
抵抗素子との第四の直列回路とを有し、 該第四のダミーのトランジスタ素子と第六の抵抗素子と
の接続点と該第五のダミートランジスタのソースとが接
続され、該第六の抵抗素子が該第五のダミーのトランジ
スタ素子と第七の抵抗素子との接続点に接続され、該第
二のバイアス電圧発生部が所定の電位間に設けられ、 該第五のダミーのトランジスタ素子と第七の抵抗素子と
の接続点の電位が、前記第一のダミートランジスタのゲ
ート側に供給されることを特徴とする。 - 【請求項１６】請求項１５記載の半導体増幅回路におい
て、 前記第四のダミートランジスタ素子のソースを負電源に
接続し、前記第七の抵抗素子を正電源または接地電源に
接続したことを特徴とする。 - 【請求項１７】請求項２乃至１６の何れかに記載の半導
体増幅回路において、 前記第一のダミーのトランジスタのゲートに、入力結合
キャパシタを介して終端抵抗が接続され、ドレインに出
力結合キャパシタを介して別の終端抵抗が接続されたこ
とを特徴とする。 - 【請求項１８】電力源からドレインに第一の抵抗値を介
して電流を供給する増幅用の電界効果型トランジスタ素
子と、 前記増幅用の電界効果型トランジスタ素子のゲートにバ
イアス電圧を供給するバイアス回路とを有し、 前記バイアス回路は、 前記増幅用の電界効果型トランジスタ素子と同一の基板
上に形成されたダミーの電界効果型トランジスタ素子
と、当該ダミーの電界効果型トランジスタ素子のドレイ
ンに前記第一の抵抗値よりも大きな第二の抵抗値を介し
て電流を供給すると共に、そのゲートにバイアス電圧を
供給する回路を備えており、 前記ダミーの電界効果型トランジスタ素子のゲート電圧
が、前記増幅用の電界効果型トランジスタ素子のゲート
にバイアス電圧として供給されることを特徴とする半導
体増幅回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8201568A JPH09260957A (ja) | 1996-01-18 | 1996-07-31 | 半導体増幅回路 |
| US08/730,392 US5808515A (en) | 1996-01-18 | 1996-10-15 | Semiconductor amplifying circuit having improved bias circuit for supplying a bias voltage to an amplifying FET |
| KR1019970001383A KR100231590B1 (ko) | 1996-01-18 | 1997-01-18 | 반도체증폭회로 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP623096 | 1996-01-18 | ||
| JP8-6230 | 1996-01-18 | ||
| JP8201568A JPH09260957A (ja) | 1996-01-18 | 1996-07-31 | 半導体増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09260957A true JPH09260957A (ja) | 1997-10-03 |
Family
ID=26340318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8201568A Withdrawn JPH09260957A (ja) | 1996-01-18 | 1996-07-31 | 半導体増幅回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5808515A (ja) |
| JP (1) | JPH09260957A (ja) |
| KR (1) | KR100231590B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001057512A (ja) * | 1999-06-07 | 2001-02-27 | Advantest Corp | 電圧駆動回路、電圧駆動装置および半導体デバイス試験装置 |
| JP2015233237A (ja) * | 2014-06-10 | 2015-12-24 | 新日本無線株式会社 | 高周波増幅器 |
| WO2018179088A1 (ja) * | 2017-03-28 | 2018-10-04 | 三菱電機株式会社 | 電流再利用型電界効果トランジスタ増幅器 |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6148220A (en) | 1997-04-25 | 2000-11-14 | Triquint Semiconductor, Inc. | Battery life extending technique for mobile wireless applications |
| JP3107035B2 (ja) * | 1998-03-18 | 2000-11-06 | 日本電気株式会社 | 低雑音増幅器及びその制御回路 |
| US6300752B1 (en) * | 1999-05-24 | 2001-10-09 | Level One Communications, Inc. | Common mode bias voltage generator |
| US6307364B1 (en) | 1999-08-27 | 2001-10-23 | Rf Micro Devices, Inc. | Power sensor for RF power amplifier |
| US6191655B1 (en) * | 1999-08-27 | 2001-02-20 | Conexant Systems, Inc. | Six inverting amplifier transconductance stage and methods for its use |
| US6304130B1 (en) | 1999-12-23 | 2001-10-16 | Nortel Networks Limited | Bias circuit for depletion mode field-effect transistors |
| US6265943B1 (en) * | 2000-01-27 | 2001-07-24 | Rf Micro Devices, Inc. | Integrated RF power sensor that compensates for bias changes |
| JP3660846B2 (ja) * | 2000-02-23 | 2005-06-15 | 日本無線株式会社 | Ｆｅｔバイアス回路 |
| US6288613B1 (en) * | 2000-06-15 | 2001-09-11 | Nortel Networks Limited | Bias circuits for depletion mode field effect transistors |
| US20030054780A1 (en) * | 2000-09-05 | 2003-03-20 | Hitachi, Ltd. | High frequency power amplifying circuit, and mobile communication apparatus using it |
| US6624702B1 (en) | 2002-04-05 | 2003-09-23 | Rf Micro Devices, Inc. | Automatic Vcc control for optimum power amplifier efficiency |
| US20040070454A1 (en) * | 2002-10-15 | 2004-04-15 | Triquint Semiconductor, Inc. | Continuous bias circuit and method for an amplifier |
| US7010284B2 (en) | 2002-11-06 | 2006-03-07 | Triquint Semiconductor, Inc. | Wireless communications device including power detector circuit coupled to sample signal at interior node of amplifier |
| US20040072554A1 (en) * | 2002-10-15 | 2004-04-15 | Triquint Semiconductor, Inc. | Automatic-bias amplifier circuit |
| TWI231645B (en) * | 2003-10-16 | 2005-04-21 | Novatek Microelectronics Corp | Power amplifier having active bias circuit |
| US6946912B2 (en) * | 2003-10-21 | 2005-09-20 | Northrop Grumman Corporation | MMIC distributed amplifier gate control using active bias |
| US7177370B2 (en) * | 2003-12-17 | 2007-02-13 | Triquint Semiconductor, Inc. | Method and architecture for dual-mode linear and saturated power amplifier operation |
| US7049891B2 (en) * | 2004-05-12 | 2006-05-23 | Sige Semiconductor Inc. | Amplifier bias enhancement technique |
| EP1793491A1 (en) * | 2005-12-02 | 2007-06-06 | Nederlandse Organisatie voor Toegepast-Natuuurwetenschappelijk Onderzoek TNO | Amplifier with compensated gate bias voltage |
| US20090231186A1 (en) * | 2008-02-06 | 2009-09-17 | Raysat Broadcasting Corp. | Compact electronically-steerable mobile satellite antenna system |
| KR20150058932A (ko) * | 2013-11-21 | 2015-05-29 | 한국전자통신연구원 | 음 전압 전원을 사용하는 바이어스 회로 |
| CN111106805B (zh) * | 2018-10-26 | 2023-06-13 | 株式会社村田制作所 | 功率放大模块 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0793410B2 (ja) * | 1987-12-28 | 1995-10-09 | 三菱電機株式会社 | 半導体装置 |
| JPH02151109A (ja) * | 1988-12-01 | 1990-06-11 | Mitsubishi Electric Corp | 半導体増幅回路 |
| US4912430A (en) * | 1989-05-24 | 1990-03-27 | Avantek, Inc. | Current source as a microwave biasing element |
| US5337019A (en) * | 1992-02-20 | 1994-08-09 | Siemens Aktiengesellschaft | Integrated circuit arrangement |
| JP2849289B2 (ja) * | 1992-08-28 | 1999-01-20 | 三菱電機株式会社 | 半導体装置 |
| JPH0951238A (ja) * | 1995-08-09 | 1997-02-18 | Mitsubishi Electric Corp | マイクロ波増幅器回路 |
-
1996
- 1996-07-31 JP JP8201568A patent/JPH09260957A/ja not_active Withdrawn
- 1996-10-15 US US08/730,392 patent/US5808515A/en not_active Expired - Fee Related
-
1997
- 1997-01-18 KR KR1019970001383A patent/KR100231590B1/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001057512A (ja) * | 1999-06-07 | 2001-02-27 | Advantest Corp | 電圧駆動回路、電圧駆動装置および半導体デバイス試験装置 |
| JP2015233237A (ja) * | 2014-06-10 | 2015-12-24 | 新日本無線株式会社 | 高周波増幅器 |
| WO2018179088A1 (ja) * | 2017-03-28 | 2018-10-04 | 三菱電機株式会社 | 電流再利用型電界効果トランジスタ増幅器 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100231590B1 (ko) | 1999-11-15 |
| KR980012858A (ko) | 1998-04-30 |
| US5808515A (en) | 1998-09-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH09260957A (ja) | 半導体増幅回路 | |
| TW531955B (en) | Power amplifier module | |
| US6566954B2 (en) | High frequency amplifier bias circuit, high frequency power amplifier, and communication device | |
| US6492874B1 (en) | Active bias circuit | |
| US7439805B1 (en) | Enhancement-depletion Darlington device | |
| TW548894B (en) | High frequency power amplifying method and wireless communication apparatus | |
| US6864751B1 (en) | Transimpedance amplifier with adjustable output amplitude and wide input dynamic-range | |
| US20030042573A1 (en) | On-die termination resistor with analog compensation | |
| US5410275A (en) | Amplifier circuit suitable for use in a radiotelephone | |
| US7233208B2 (en) | Bias compensation circuit for RF power amplifier | |
| US7245182B2 (en) | High frequency amplifier circuit | |
| US6831513B2 (en) | Differential amplifier | |
| CA2335220C (en) | Fet bias circuit | |
| US6288596B1 (en) | Gate biasing arrangement to temperature compensate a quiescent current of a power transistor | |
| US6664853B1 (en) | Wide-bandwidth differential signal amplifier | |
| JP3657079B2 (ja) | エンハンスメント型トランジスタ回路のバイアス回路を有する集積回路装置 | |
| JPH0122769B2 (ja) | ||
| JP7171950B2 (ja) | 電力増幅装置 | |
| US5012134A (en) | DC bootstrapped unity gain buffer | |
| JP3371151B2 (ja) | モノリシックマイクロウエーブ半導体集積回路 | |
| US6535067B1 (en) | Power saturation control of class C bipolar amplifiers | |
| JP2002084142A (ja) | 高周波電力増幅器 | |
| JP3864477B2 (ja) | 高周波回路 | |
| JPH09246882A (ja) | 電界効果トランジスタのバイアス安定化回路 | |
| JPH0846446A (ja) | ゲートバイアス回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031007 |