JPH0793410B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0793410B2 JPH0793410B2 JP62335886A JP33588687A JPH0793410B2 JP H0793410 B2 JPH0793410 B2 JP H0793410B2 JP 62335886 A JP62335886 A JP 62335886A JP 33588687 A JP33588687 A JP 33588687A JP H0793410 B2 JPH0793410 B2 JP H0793410B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/306—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in junction-FET amplifiers
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置に関し、特にMMICの製造におけ
るFETドレインバイアス電流値の自動調節方法に関する
ものである。
るFETドレインバイアス電流値の自動調節方法に関する
ものである。
従来の技術の例を第５図〜第８図を用いて説明する。
第６図は従来の１段負帰還増幅器の回路構成を、第５図
は該回路のチップパターンを示し、図において４は増幅
用FET、20はチップ、11a〜13a,15a,16aは外部接続端
子、11b〜13b,15b,16bは内部電極パッド、S,Dはソー
ス，ドレインオーミック電極、Ｇはゲート電極、21は所
定の電極間を接続する配線、C1〜C3は容量素子、RL,RB
は拡散抵抗、22は各内部電極パッドとこれに対応する外
部電極端子との間を接続する金線である。
は該回路のチップパターンを示し、図において４は増幅
用FET、20はチップ、11a〜13a,15a,16aは外部接続端
子、11b〜13b,15b,16bは内部電極パッド、S,Dはソー
ス，ドレインオーミック電極、Ｇはゲート電極、21は所
定の電極間を接続する配線、C1〜C3は容量素子、RL,RB
は拡散抵抗、22は各内部電極パッドとこれに対応する外
部電極端子との間を接続する金線である。
また第７図は上記増幅器のDC特性を示す図、第８図は第
５図のVIII−VIII線断面図であり、図中１は半絶縁性Ga
As基板、1aは該基板表面にｎ形不純物Siを選択的にイオ
ン注入して形成された活性層（層厚0.3〜0.7μｍ）、２
は該基板上に設けられたソース，ドレインオーミック電
極（S,D）、8aは該両電極間に形成されたリセス溝（深
さ0.2〜0.4μｍ）、３は該リセス溝8a内に形成されたゲ
ートショトキー金属（Ｇ）であり、これらにより増幅用
FET4が構成されている。
５図のVIII−VIII線断面図であり、図中１は半絶縁性Ga
As基板、1aは該基板表面にｎ形不純物Siを選択的にイオ
ン注入して形成された活性層（層厚0.3〜0.7μｍ）、２
は該基板上に設けられたソース，ドレインオーミック電
極（S,D）、8aは該両電極間に形成されたリセス溝（深
さ0.2〜0.4μｍ）、３は該リセス溝8a内に形成されたゲ
ートショトキー金属（Ｇ）であり、これらにより増幅用
FET4が構成されている。
通常MMICを製造する際、トランジスタとして上述のよう
なリセスを有するMESFET4を採用することがしばしば行
われており、このMMICの製造方法では、半導体基板１の
表面に活性層2aを形成し、ソース・ドレイン電極２を取
り付けた後、該両電極間の表面領域の一部を湿式のエッ
チングにより堀込んで上記リセス部8aを形成している。
なリセスを有するMESFET4を採用することがしばしば行
われており、このMMICの製造方法では、半導体基板１の
表面に活性層2aを形成し、ソース・ドレイン電極２を取
り付けた後、該両電極間の表面領域の一部を湿式のエッ
チングにより堀込んで上記リセス部8aを形成している。
ところが、湿式のエッチングでは液の組成が不均一であ
ったり、少しの温度差によりエッチング速度が変わった
りする、つまり制御性があまりよくないため、ウエハ
間、ロット間で上記リセス溝8aの深さを等しく製造する
ことが非常に困難であり、第８図（ａ），（ｂ）に示す
様にMESFET部はウエハ間、ロット間でリセス深さdrが異
なり（この場合dr1＜dr2）、この結果第７図（ａ），
（ｂ）に示す様に、リセスが浅い場合（第８図（ａ））
のFET飽和電流IDSS1は大きく、リセスが深い場合（第８
図（ｂ））のFET飽和電流IDSS2は小さくなる。
ったり、少しの温度差によりエッチング速度が変わった
りする、つまり制御性があまりよくないため、ウエハ
間、ロット間で上記リセス溝8aの深さを等しく製造する
ことが非常に困難であり、第８図（ａ），（ｂ）に示す
様にMESFET部はウエハ間、ロット間でリセス深さdrが異
なり（この場合dr1＜dr2）、この結果第７図（ａ），
（ｂ）に示す様に、リセスが浅い場合（第８図（ａ））
のFET飽和電流IDSS1は大きく、リセスが深い場合（第８
図（ｂ））のFET飽和電流IDSS2は小さくなる。
この様な飽和電流IDSSの異なるFETが第６図に示す増幅
回路に採用されている場合、同一のドレインバイアス＋
VDD、ゲートバイアスVB（＝−VGG）下においてバイアス
点Ｑは第７図（ａ）の特性では点Q1,第７図（ｂ）の特
性では点Q2となり、半導体装置毎に異なることとなる。
つまり同一のバイアス電圧−VGGを加えたのにもかかわ
らず、動作電流IQ、動作電圧VQが第７図（ａ）ではIQ1,
VQ1、第７図（ｂ）ではIQ2,VQ2となり、この結果該半導
体装置の入出力特性がばらつくという問題点があった。
回路に採用されている場合、同一のドレインバイアス＋
VDD、ゲートバイアスVB（＝−VGG）下においてバイアス
点Ｑは第７図（ａ）の特性では点Q1,第７図（ｂ）の特
性では点Q2となり、半導体装置毎に異なることとなる。
つまり同一のバイアス電圧−VGGを加えたのにもかかわ
らず、動作電流IQ、動作電圧VQが第７図（ａ）ではIQ1,
VQ1、第７図（ｂ）ではIQ2,VQ2となり、この結果該半導
体装置の入出力特性がばらつくという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、増幅器を構成するFETの飽和電流値（I
DSS値）にかかわりなく、該増幅器のバイアス点が常に
一定となるよう該増幅用FETを製造することができる半
導体装置を得ることを目的とする。
たもので、増幅器を構成するFETの飽和電流値（I
DSS値）にかかわりなく、該増幅器のバイアス点が常に
一定となるよう該増幅用FETを製造することができる半
導体装置を得ることを目的とする。
この発明に係る半導体装置は、増幅器を構成する増幅用
MESFETのゲートリセスの深さと同一の深さのゲートリセ
スを有する、MESFETまたは拡散抵抗からなるゲートバイ
アス回路を備えたものである。
MESFETのゲートリセスの深さと同一の深さのゲートリセ
スを有する、MESFETまたは拡散抵抗からなるゲートバイ
アス回路を備えたものである。
この発明においては、増幅器を構成する増幅用MESFETの
ゲートリセスエッチングと、該増幅用MESFETのバイアス
回路抵抗となるMESFETまたは拡散抵抗のトリミングエッ
チとを同時に行い、増幅用MESFETのリセスとバイアス回
路抵抗のリセス深さとを同一のものとしたから、増幅用
MESFETのリセス深さが所定の深さより深く、あるいは浅
くなって、増幅用MESFETの飽和電流が減少、あるいは増
加した場合、これに応じてバイアス回路抵抗ではゲート
バイアス電圧が正方向、あるいは負方向にシフトするこ
ととになり、これにより上記増幅器のバイアス電位を常
に一定にすることができる。
ゲートリセスエッチングと、該増幅用MESFETのバイアス
回路抵抗となるMESFETまたは拡散抵抗のトリミングエッ
チとを同時に行い、増幅用MESFETのリセスとバイアス回
路抵抗のリセス深さとを同一のものとしたから、増幅用
MESFETのリセス深さが所定の深さより深く、あるいは浅
くなって、増幅用MESFETの飽和電流が減少、あるいは増
加した場合、これに応じてバイアス回路抵抗ではゲート
バイアス電圧が正方向、あるいは負方向にシフトするこ
ととになり、これにより上記増幅器のバイアス電位を常
に一定にすることができる。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例によるMESFETを用いた増幅
器のチップパターンを、第２図は該増幅器の回路構成を
示し、図において第５図、第６図と同一符号は同一のも
のを示し、５は増幅用FET4の近傍に配置され、該FET4の
バイアス回路抵抗として用いるバイアス用FETであり、
そのゲート，ソース間は配線21により短絡されている。
12a,14aは外部接続端子、12b,14bは内部電極パッド、R
B1、RB2は拡散抵抗である。また第３図は上記増幅器のD
C特性図、第４図は第１図のII−II線断面図である。
器のチップパターンを、第２図は該増幅器の回路構成を
示し、図において第５図、第６図と同一符号は同一のも
のを示し、５は増幅用FET4の近傍に配置され、該FET4の
バイアス回路抵抗として用いるバイアス用FETであり、
そのゲート，ソース間は配線21により短絡されている。
12a,14aは外部接続端子、12b,14bは内部電極パッド、R
B1、RB2は拡散抵抗である。また第３図は上記増幅器のD
C特性図、第４図は第１図のII−II線断面図である。
次に製造方法について説明する。
まず、半絶縁性GaAs基板１の表面領域にシリコン等を選
択的にイオン注入して増幅用、及びバイアス用FETのｎ
形能動層1a、及び1bを形成した後、基板１のそれぞれの
能動層1a、1b上にソース，ドレイン電極2a,2bを形成す
る。その後各能動層1a、1bのソース，ドレイン電極間の
表面領域の一部を選択的に同時にエッチングしてリセス
8a,8bを形成し、該リセス8a,8b内にゲートショットキー
金属3a,3bを形成する。
択的にイオン注入して増幅用、及びバイアス用FETのｎ
形能動層1a、及び1bを形成した後、基板１のそれぞれの
能動層1a、1b上にソース，ドレイン電極2a,2bを形成す
る。その後各能動層1a、1bのソース，ドレイン電極間の
表面領域の一部を選択的に同時にエッチングしてリセス
8a,8bを形成し、該リセス8a,8b内にゲートショットキー
金属3a,3bを形成する。
このように本実施例では、増幅用MESFET4とバイアス用M
ESFET5のリセスエッチを同時に行うので、FET4のリセス
が浅過ぎてソース・ドレイン電流（IDS）が大きくなり
過ぎてしまった場合（第４図（ａ））、抵抗用FET5のリ
セス深さも同じだけ浅く形成されることとなり、該FET5
の抵抗分は小さくなる。その結果、規定のバイアス電圧
VBB（＝−VGG）を印加した場合ゲートバイアス電圧が負
にシフトして、増幅用FET4の大きくなり過ぎたIDS分を
キャンセルでき、増幅器のバイアス点Q1を第３図（ａ）
に示すように所望の位置に戻すことができる。
ESFET5のリセスエッチを同時に行うので、FET4のリセス
が浅過ぎてソース・ドレイン電流（IDS）が大きくなり
過ぎてしまった場合（第４図（ａ））、抵抗用FET5のリ
セス深さも同じだけ浅く形成されることとなり、該FET5
の抵抗分は小さくなる。その結果、規定のバイアス電圧
VBB（＝−VGG）を印加した場合ゲートバイアス電圧が負
にシフトして、増幅用FET4の大きくなり過ぎたIDS分を
キャンセルでき、増幅器のバイアス点Q1を第３図（ａ）
に示すように所望の位置に戻すことができる。
逆に、FET4のリセスが深くなり過ぎてしまった場合（第
４図（ｂ））、抵抗用FET5のリセス深さも同じだけ深く
形成されることとなり、該FET5の抵抗分は大きくなる。
その結果、規定のバイアス電圧VBB（＝−VGG）を印加し
た場合、ゲートバイアス電圧が正にシフトして、増幅用
FET4の小さくなり過ぎたIDS分をキャンセルでき、増幅
器のバイアス点Q2を第３図（ｂ）に示すように所望の位
置に引き上げることができる。
４図（ｂ））、抵抗用FET5のリセス深さも同じだけ深く
形成されることとなり、該FET5の抵抗分は大きくなる。
その結果、規定のバイアス電圧VBB（＝−VGG）を印加し
た場合、ゲートバイアス電圧が正にシフトして、増幅用
FET4の小さくなり過ぎたIDS分をキャンセルでき、増幅
器のバイアス点Q2を第３図（ｂ）に示すように所望の位
置に引き上げることができる。
この結果増幅用FETのIDSS値にかかわりなく、該増幅器
のバイアス点が常に一定となるよう該FETを製造するこ
とができ、これによりウエハ間，ロット間で均一な特性
をもつ半導体装置を安価に再現性良く製造できる。
のバイアス点が常に一定となるよう該FETを製造するこ
とができ、これによりウエハ間，ロット間で均一な特性
をもつ半導体装置を安価に再現性良く製造できる。
なお、上記実施例ではバイアス回路抵抗としてMESFETを
用いた場合を示したが、これは第10図に示すように基板
の表面領域に拡散層1cを、該基板上に電極10を形成して
なる拡散抵抗素子であってもよい。
用いた場合を示したが、これは第10図に示すように基板
の表面領域に拡散層1cを、該基板上に電極10を形成して
なる拡散抵抗素子であってもよい。
また、上記実施例では増幅回路を例にとり説明したが、
増幅回路である必要はなく、例えば第９図に示すような
波形整形回路でもよく、MESFETを含む集積回路であれ
ば、上記実施例のように該MESFETのリセスエッチ及びそ
のバイアス回路抵抗のリセストリミングを同時に行なう
ことにより上記実施例と同様の効果を得ることができ
る。
増幅回路である必要はなく、例えば第９図に示すような
波形整形回路でもよく、MESFETを含む集積回路であれ
ば、上記実施例のように該MESFETのリセスエッチ及びそ
のバイアス回路抵抗のリセストリミングを同時に行なう
ことにより上記実施例と同様の効果を得ることができ
る。
以上のように、この発明に係る半導体装置は、リセスエ
ッチの際、増幅器を構成する増幅用MESFETのゲートリセ
スエッチを該増幅用MESFETのバイアス回路抵抗のトリミ
ングエッチと同時に行って、増幅用MESFETのリセスとバ
イアス回路抵抗のリセス深さとを同一のものとしたの
で、上記増幅用MESFETのリセスエッチ深さのばらつきに
よる動作点の変動を補償するようにしたので、増幅用ME
SFETのIDSS値にかかわりなく、該増幅器のバイアス点を
常に一定となるよう上記増幅用MESFETが得られ、これに
よりウエハ間，ロット間で均一な特性をもつ半導体装置
を安価に再現性良く製造できる効果がある。
ッチの際、増幅器を構成する増幅用MESFETのゲートリセ
スエッチを該増幅用MESFETのバイアス回路抵抗のトリミ
ングエッチと同時に行って、増幅用MESFETのリセスとバ
イアス回路抵抗のリセス深さとを同一のものとしたの
で、上記増幅用MESFETのリセスエッチ深さのばらつきに
よる動作点の変動を補償するようにしたので、増幅用ME
SFETのIDSS値にかかわりなく、該増幅器のバイアス点を
常に一定となるよう上記増幅用MESFETが得られ、これに
よりウエハ間，ロット間で均一な特性をもつ半導体装置
を安価に再現性良く製造できる効果がある。
第１図はこの発明の一実施例によるMESFETを用いた増幅
器のチップパターンを示す図、第２図は該増幅器の回路
構成を示す図、第３図は上記増幅器のDC特性図、第４図
は第１図のII−II線断面図、第５図は従来の１段負帰還
増幅器のチップパターンを示す図、第６図は該１段負帰
還増幅器の回路構成を示す図、第７図は該１段負帰還増
幅器のDC特性を示す図、第８図は第５図のVIII−VIII線
断面図、第９図は本発明の他の実施例による波形整形回
路を示す図、第10図は本発明の実施例装置に用いるバイ
アス回路抵抗としての拡散抵抗素子の断面構成図であ
る。 １……半絶縁性GaAs基板、1a,1b……ｎ形活性層、1c…
…拡散抵抗素子、2a……増幅用FETのソース・ドレイン
オーミック電極、2b……バイアス用FET5のソース・ドレ
インオーミック電極、3a,3b……ゲートショットキー金
属、４……増幅用FET、５……バイアス抵抗用FET、8a,8
b……増幅用、バイアス抵抗用FETのリセス、10……オー
ミック電極。 なお、図中同一符号は同一又は相当部分を示す。
器のチップパターンを示す図、第２図は該増幅器の回路
構成を示す図、第３図は上記増幅器のDC特性図、第４図
は第１図のII−II線断面図、第５図は従来の１段負帰還
増幅器のチップパターンを示す図、第６図は該１段負帰
還増幅器の回路構成を示す図、第７図は該１段負帰還増
幅器のDC特性を示す図、第８図は第５図のVIII−VIII線
断面図、第９図は本発明の他の実施例による波形整形回
路を示す図、第10図は本発明の実施例装置に用いるバイ
アス回路抵抗としての拡散抵抗素子の断面構成図であ
る。 １……半絶縁性GaAs基板、1a,1b……ｎ形活性層、1c…
…拡散抵抗素子、2a……増幅用FETのソース・ドレイン
オーミック電極、2b……バイアス用FET5のソース・ドレ
インオーミック電極、3a,3b……ゲートショットキー金
属、４……増幅用FET、５……バイアス抵抗用FET、8a,8
b……増幅用、バイアス抵抗用FETのリセス、10……オー
ミック電極。 なお、図中同一符号は同一又は相当部分を示す。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8232 27/04 Ｈ０３Ｆ 3/195 8839−5Ｊ 7514−4Ｍ Ｈ０１Ｌ 27/06 Ｆ
Claims (2)
- 【請求項１】基板上にゲートリセス部を有する増幅用ME
SFET及び該MESFETのゲートバイアス回路抵抗を含む半導
体装置において、 上記ゲートリセス部と同一の深さのリセス部を有するゲ
ートバイアス用MESFETからなるゲートバイアス回路を備
えたことを特徴とする半導体装置。 - 【請求項２】基板上にゲートリセス部を有する増幅用ME
SFET,及び該MESFETのゲートバイアス回路抵抗を含む半
導体装置において、 上記基板表面に形成され、上記ゲートリセス部と同一の
深さのリセス部を有するゲートバイアス用拡散抵抗から
なるゲートバイアス回路を備えたことを特徴とする半導
体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62335886A JPH0793410B2 (ja) | 1987-12-28 | 1987-12-28 | 半導体装置 |
| US07/289,210 US4921814A (en) | 1987-12-28 | 1988-12-22 | Method of producing an MMIC |
| FR8817332A FR2625368B1 (fr) | 1987-12-28 | 1988-12-28 | Circuit integre monolithique micro-onde et procede de fabrication correspondant |
| GB8830301A GB2213320B (en) | 1987-12-28 | 1988-12-28 | Method of producing an mmic and the integrated circuit produced thereby |
| US07/436,615 US4990973A (en) | 1987-12-28 | 1989-11-15 | Method of producing an MMIC and the integrated circuit produced thereby |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62335886A JPH0793410B2 (ja) | 1987-12-28 | 1987-12-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0284764A JPH0284764A (ja) | 1990-03-26 |
| JPH0793410B2 true JPH0793410B2 (ja) | 1995-10-09 |
Family
ID=18293474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62335886A Expired - Lifetime JPH0793410B2 (ja) | 1987-12-28 | 1987-12-28 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
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