JPH024136B2 - - Google Patents
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- Publication number
- JPH024136B2 JPH024136B2 JP57076042A JP7604282A JPH024136B2 JP H024136 B2 JPH024136 B2 JP H024136B2 JP 57076042 A JP57076042 A JP 57076042A JP 7604282 A JP7604282 A JP 7604282A JP H024136 B2 JPH024136 B2 JP H024136B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- drain
- semiconductor substrate
- region
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は接合型FETに関し、特にコンデンサ
マイクに用いられる接合型FETの特性改善に関
する。
マイクに用いられる接合型FETの特性改善に関
する。
一般にコンデンサマイク用の接合型FETに於
いて、ドレイン電圧が急激な変化をすると、音が
劣化することがあつた。即ち、第１図ａの回路に
於いて、ゲートに一定バイアスを印加しておき、
電源Ｅを急激に変化させた場合のドレイン電流ID
及びドレイン電圧VDを測定すると、第１図ｂに
示す様な特性となる。ドレイン電圧VDがＯ→大
となる場合には、ドレイン電流IDは大きく、一方
ドレイン電圧VDが大→Ｏとなる場合には、ドレ
イン電流IDは小さくなつている。
いて、ドレイン電圧が急激な変化をすると、音が
劣化することがあつた。即ち、第１図ａの回路に
於いて、ゲートに一定バイアスを印加しておき、
電源Ｅを急激に変化させた場合のドレイン電流ID
及びドレイン電圧VDを測定すると、第１図ｂに
示す様な特性となる。ドレイン電圧VDがＯ→大
となる場合には、ドレイン電流IDは大きく、一方
ドレイン電圧VDが大→Ｏとなる場合には、ドレ
イン電流IDは小さくなつている。
第１図ｂの特性となる原因は、接合型FETの
構造にある。第２図は従来の接合型FETの断面
図であり、Ｐ型シリコンの半導体基板１にＮ型の
チヤンネル領域２が形成され、チヤンネル領域２
内にはN+型のソースコンタクト領域３、ドレイ
ンコンタクト領域４及びP+型のゲート領域５が
形成される。また、半導体基板１上には、シリコ
ン酸化膜６が設けられ、このシリコン酸化膜６上
には、各々ソースコンタクト領域３と接続される
ソース電極７と、ドレインコンタクト領域４と接
続されるドレイン電極８とが形成され、各々の電
極７，８には、ボンデイングワイヤ９がボンデイ
ングされる。ゲート領域５は半導体基板１と接続
され、半導体基板１がゲート電極となつている。
構造にある。第２図は従来の接合型FETの断面
図であり、Ｐ型シリコンの半導体基板１にＮ型の
チヤンネル領域２が形成され、チヤンネル領域２
内にはN+型のソースコンタクト領域３、ドレイ
ンコンタクト領域４及びP+型のゲート領域５が
形成される。また、半導体基板１上には、シリコ
ン酸化膜６が設けられ、このシリコン酸化膜６上
には、各々ソースコンタクト領域３と接続される
ソース電極７と、ドレインコンタクト領域４と接
続されるドレイン電極８とが形成され、各々の電
極７，８には、ボンデイングワイヤ９がボンデイ
ングされる。ゲート領域５は半導体基板１と接続
され、半導体基板１がゲート電極となつている。
第２図の構造によると、ドレイン電極８は酸化
膜６を介して半導体基板１上に延在しているた
め、その間に容量が形成される。即ち、ゲートド
レイン間の容量が大きくなつてしまう。この容量
により、位相ズレが生じ、第１図ｂに示された特
性となつてしまうのであつた。
膜６を介して半導体基板１上に延在しているた
め、その間に容量が形成される。即ち、ゲートド
レイン間の容量が大きくなつてしまう。この容量
により、位相ズレが生じ、第１図ｂに示された特
性となつてしまうのであつた。
本発明は上述した点に鑑みて為されたものであ
り、ドレイン電極を半導体基板上に延在させず
に、チヤンネル領域上に重畳させ、ゲート―ドレ
イン間の容量を減少させた接合型FETを提供す
るものである。以下、図面を参照して本発明の一
実施例を説明する。
り、ドレイン電極を半導体基板上に延在させず
に、チヤンネル領域上に重畳させ、ゲート―ドレ
イン間の容量を減少させた接合型FETを提供す
るものである。以下、図面を参照して本発明の一
実施例を説明する。
第３図は本発明の実施例を示す断面図であり、
１０はＰ型シリコンの半導体基板、１１は半導体
基板１０の表面からリン等の不純物を拡散して形
成されたＮ型のチヤンネル領域、１２及び１３
は、各々N+型のソースコンタクト領域及びドレ
インコンタクト領域、１４はP+型のゲート領域
である。
１０はＰ型シリコンの半導体基板、１１は半導体
基板１０の表面からリン等の不純物を拡散して形
成されたＮ型のチヤンネル領域、１２及び１３
は、各々N+型のソースコンタクト領域及びドレ
インコンタクト領域、１４はP+型のゲート領域
である。
半導体基板１０とP+型のゲート領域１４とは
互いに接続された半導体基板１０自体がゲート電
極となつている。半導体基板１０上には、CVD
法あるいは熱酸化法によつて、シリコン酸化膜の
第１絶縁膜１５が形成され、ソースコンタクト領
域１２及びドレインコンタクト領域１３上の第１
絶縁膜１５は、エツチング除去され、その表面が
露出される。第１絶縁膜１５上に、例えばアルミ
ニウムを蒸着し、所定形状にエツチングすること
によつて、第１ソース電極１６及び第１ドレイン
電極１７とが形成される。第１ソース電極１６は
ソースコンタクト領域１２に接触し、第１絶縁膜
１５上を外側方向に延在している。一方、第１ド
レイン電極１７はドレインコンタクト領域１３に
接触し、第１絶縁膜１５上にはほとんど延在して
いない。
互いに接続された半導体基板１０自体がゲート電
極となつている。半導体基板１０上には、CVD
法あるいは熱酸化法によつて、シリコン酸化膜の
第１絶縁膜１５が形成され、ソースコンタクト領
域１２及びドレインコンタクト領域１３上の第１
絶縁膜１５は、エツチング除去され、その表面が
露出される。第１絶縁膜１５上に、例えばアルミ
ニウムを蒸着し、所定形状にエツチングすること
によつて、第１ソース電極１６及び第１ドレイン
電極１７とが形成される。第１ソース電極１６は
ソースコンタクト領域１２に接触し、第１絶縁膜
１５上を外側方向に延在している。一方、第１ド
レイン電極１７はドレインコンタクト領域１３に
接触し、第１絶縁膜１５上にはほとんど延在して
いない。
第２絶縁膜１８は、第１絶縁膜１５上と、第１
ソース電極１６及び第１ドレイン電極１７上に形
成され、第１ソース電極１６の延在された部分の
一部が露出する様、また、第１ドレイン電極１７
の一部が露出する様、エツチング除去された孔を
有している。この第２絶縁膜１８は、CVD法に
よつて、シリコン酸化膜あるいはシリコン窒化物
に積層するか、ポリイミド等の有機絶縁物を塗布
して形成される。そして、第２絶縁膜１８上に、
例えばアルミニウム等を蒸着し、所定形状にエツ
チング除去して、第２ソース電極１９及び第２ド
レイン電極２０を形成する。第２ソース電極１９
は第１ソース電極１６と接続され、半導体基板１
０のＰ型領域上に位置して形成されるが、第２ド
レイン電極２０は第１ドレイン電極１７と接続さ
れ、チヤンネル領域１１と重畳する位置に形成さ
れ、半導体基板１０の表面にＰ型が現われる領域
とは、重なつていない。この第２ソース電極１９
及び第２ドレイン電極２０にボンデイングワイヤ
２１がボンデイングされ、外部に引き出される。
ソース電極１６及び第１ドレイン電極１７上に形
成され、第１ソース電極１６の延在された部分の
一部が露出する様、また、第１ドレイン電極１７
の一部が露出する様、エツチング除去された孔を
有している。この第２絶縁膜１８は、CVD法に
よつて、シリコン酸化膜あるいはシリコン窒化物
に積層するか、ポリイミド等の有機絶縁物を塗布
して形成される。そして、第２絶縁膜１８上に、
例えばアルミニウム等を蒸着し、所定形状にエツ
チング除去して、第２ソース電極１９及び第２ド
レイン電極２０を形成する。第２ソース電極１９
は第１ソース電極１６と接続され、半導体基板１
０のＰ型領域上に位置して形成されるが、第２ド
レイン電極２０は第１ドレイン電極１７と接続さ
れ、チヤンネル領域１１と重畳する位置に形成さ
れ、半導体基板１０の表面にＰ型が現われる領域
とは、重なつていない。この第２ソース電極１９
及び第２ドレイン電極２０にボンデイングワイヤ
２１がボンデイングされ、外部に引き出される。
従つて、第３図の構造によると、半導体基板１
０と第１及び第２ドレイン電極１７，２０との間
隔が長くなり、その容量、即ちゲート―ドレイン
間容量は大幅に減少する。
０と第１及び第２ドレイン電極１７，２０との間
隔が長くなり、その容量、即ちゲート―ドレイン
間容量は大幅に減少する。
また、第３図の構造の接合型FETを、第１図
ａの如く試験すると、その結果は第４図に示す如
く、ドレイン電圧VDがＯ→大となる時と、大→
Ｏとなるときのドレイン電流IDに差がなくなり、
ゲート―ドレイン間容量による位相のズレが無く
なることがわかる。
ａの如く試験すると、その結果は第４図に示す如
く、ドレイン電圧VDがＯ→大となる時と、大→
Ｏとなるときのドレイン電流IDに差がなくなり、
ゲート―ドレイン間容量による位相のズレが無く
なることがわかる。
上述の如く、本発明によれば、ドレイン電極は
チヤンネル領域と重畳する位置に絶縁膜を介して
形成するために、ゲート―ドレイン間の容量が減
少するので、ドレイン電圧VDの急激な変化に対
しても位相ズレが生じることなく、音の劣化を防
止できるものであり、大幅に特性が改善されるも
のである。
チヤンネル領域と重畳する位置に絶縁膜を介して
形成するために、ゲート―ドレイン間の容量が減
少するので、ドレイン電圧VDの急激な変化に対
しても位相ズレが生じることなく、音の劣化を防
止できるものであり、大幅に特性が改善されるも
のである。
第１図ａ，ｂは接合型FETの特性測定回路及
び従来の特性図、第２図は従来例を示す断面図、
第３図は本発明の実施例を示す断面図、第４図は
第３図に示された接合型FETの特性図である。 １０…半導体基板、１１…チヤンネル領域、１
２…ソースコンタクト領域、１３…ドレインコン
タクト領域、１４…ゲート領域、１５…第１絶縁
膜、１６…第１ソース電極、１７…第１ドレイン
電極、１８…第２絶縁膜、１９…第２ソース電
極、２０…第２ドレイン電極、２１…ボンデイン
グワイヤ。
び従来の特性図、第２図は従来例を示す断面図、
第３図は本発明の実施例を示す断面図、第４図は
第３図に示された接合型FETの特性図である。 １０…半導体基板、１１…チヤンネル領域、１
２…ソースコンタクト領域、１３…ドレインコン
タクト領域、１４…ゲート領域、１５…第１絶縁
膜、１６…第１ソース電極、１７…第１ドレイン
電極、１８…第２絶縁膜、１９…第２ソース電
極、２０…第２ドレイン電極、２１…ボンデイン
グワイヤ。
Claims (1)
- １ 一導電型のゲート電極となる半導体基板と、
該半導体基板に形成された逆導電型のチヤンネル
領域と、該チヤンネル領域内に形成された一導電
型のゲート領域、逆導電型のソースコンタクト領
域及び逆導電型のドレインコンタクト領域と、前
記半導体基板上に形成された第１絶縁膜と、前記
ソースコンタクト領域に接続され前記第１絶縁膜
上をゲート電極となる半導体基板領域まで延在さ
れる第１ソース電極と、前記ドレインコンタクト
領域に接続され前記第１絶縁膜上にはほとんど延
在しない第１ドレイン電極と、前記第１絶縁膜上
に積層された第２絶縁膜と、前記第１ソース電極
に接続されゲート電極となる半導体基板領域上に
位置して前記第２絶縁膜上に形成される第２ソー
ス電極と、前記第１ドレイン電極に接続され前記
チヤンネル領域と重畳する位置の前記第２絶縁膜
上に形成される第２ドレイン電極とを備えたこと
を特徴とする接合型FET。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57076042A JPS58192382A (ja) | 1982-05-06 | 1982-05-06 | 接合型ｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57076042A JPS58192382A (ja) | 1982-05-06 | 1982-05-06 | 接合型ｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58192382A JPS58192382A (ja) | 1983-11-09 |
| JPH024136B2 true JPH024136B2 (ja) | 1990-01-26 |
Family
ID=13593738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57076042A Granted JPS58192382A (ja) | 1982-05-06 | 1982-05-06 | 接合型ｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58192382A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0498031A (ja) * | 1990-08-16 | 1992-03-30 | Matsushita Seiko Co Ltd | 加湿器 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62243359A (ja) * | 1986-04-15 | 1987-10-23 | Matsushita Electric Ind Co Ltd | 化合物半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4324383Y1 (ja) * | 1964-12-25 | 1968-10-14 |
-
1982
- 1982-05-06 JP JP57076042A patent/JPS58192382A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0498031A (ja) * | 1990-08-16 | 1992-03-30 | Matsushita Seiko Co Ltd | 加湿器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58192382A (ja) | 1983-11-09 |
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