JPS60175457A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS60175457A JPS60175457A JP59030656A JP3065684A JPS60175457A JP S60175457 A JPS60175457 A JP S60175457A JP 59030656 A JP59030656 A JP 59030656A JP 3065684 A JP3065684 A JP 3065684A JP S60175457 A JPS60175457 A JP S60175457A
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- type silicon
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体基板表面に対して垂直方向に電流を通じ
る電界効果トランジスタの製造方法に関するものである
。
る電界効果トランジスタの製造方法に関するものである
。
従来例の構成とその問題点
近年、ＭＯ８形電界効果トランジスタ（以下ＭＯ８ＦＥ
Ｔと略す。）のパワーエレクトロニクス分野への進出に
は目ざましいものがあり、スイッチング電源やＤＣコン
バータなどへの応用以外にも固体リレーなどにも利用さ
れるようになってきた。
Ｔと略す。）のパワーエレクトロニクス分野への進出に
は目ざましいものがあり、スイッチング電源やＤＣコン
バータなどへの応用以外にも固体リレーなどにも利用さ
れるようになってきた。
以下、図面を参照しながら、上述したような従来の電界
効果トランジスタの例としてＶ溝形ＮチャンネルＭＯ８
ＦＥＴの製造方法について説明を行う。第１図は従来の
Ｖ溝形ＮチャンネルＭＯ３ＦＥＴの製造工程を示すもの
である。第１図において、１はドレイン端子となるｎ形
シリコン基４Ｌ２はチャンネルが形成されるＰ形シリコ
ン層、３はソース端子となるｎ形シリコン層、４はノリ
コンを酸化して生成されたシリコン酸化膜、５はシリコ
ン酸化膜４にリンを拡散させて得られるリンを含むシリ
コン酸化膜、６はリンを含むノリコン酸化膜上に設けら
れたゲート電極、７はｎ形シリコン層３に接触して設け
られたソース電極、８嬬：ｎ形シリコン基板１に接触し
て設けられたドレイン電極である。以上のように構成さ
れた従来の■溝形ＮチャンネルＭＯ８ＦＥＴの製造工程
について以下説明する。
効果トランジスタの例としてＶ溝形ＮチャンネルＭＯ８
ＦＥＴの製造方法について説明を行う。第１図は従来の
Ｖ溝形ＮチャンネルＭＯ３ＦＥＴの製造工程を示すもの
である。第１図において、１はドレイン端子となるｎ形
シリコン基４Ｌ２はチャンネルが形成されるＰ形シリコ
ン層、３はソース端子となるｎ形シリコン層、４はノリ
コンを酸化して生成されたシリコン酸化膜、５はシリコ
ン酸化膜４にリンを拡散させて得られるリンを含むシリ
コン酸化膜、６はリンを含むノリコン酸化膜上に設けら
れたゲート電極、７はｎ形シリコン層３に接触して設け
られたソース電極、８嬬：ｎ形シリコン基板１に接触し
て設けられたドレイン電極である。以上のように構成さ
れた従来の■溝形ＮチャンネルＭＯ８ＦＥＴの製造工程
について以下説明する。
まずｎ形シリコン基板１に不純物拡散もしくはエピタキ
シャル成長により、第１図ｄに示すようにｐ形シリコン
層２とｎ形シリコン層３を形成する。
シャル成長により、第１図ｄに示すようにｐ形シリコン
層２とｎ形シリコン層３を形成する。
次に第１図すの六うにｉｎ形シリコン層３側よりｎ形シ
リコン基板１に到達するＶ字形の溝を形成する。次にこ
のシリコン基板を酸化し第１図Ｃに示すようにシリコン
酸化膜４を形成したのち、シリコン酸化膜４の中に含ま
れる可動イオンの動きを阻止するためシリコン酸化膜中
にリンを拡散させる。その後ｎ形シリコン層４のソース
電極を取り出す部分の酸化膜の窓あけを行なうがこの時
ｎ形シリコン基板１側に生成されたシリコン酸化膜５が
同時に除去され、第１図ｅに示すようになム最後に第１
図ｆのようにゲート電極６、ソース電極７、ドレイン電
極８を形成してＶ溝形ＮチャンネルＭＯ８ＦＩＥＴを得
る。
リコン基板１に到達するＶ字形の溝を形成する。次にこ
のシリコン基板を酸化し第１図Ｃに示すようにシリコン
酸化膜４を形成したのち、シリコン酸化膜４の中に含ま
れる可動イオンの動きを阻止するためシリコン酸化膜中
にリンを拡散させる。その後ｎ形シリコン層４のソース
電極を取り出す部分の酸化膜の窓あけを行なうがこの時
ｎ形シリコン基板１側に生成されたシリコン酸化膜５が
同時に除去され、第１図ｅに示すようになム最後に第１
図ｆのようにゲート電極６、ソース電極７、ドレイン電
極８を形成してＶ溝形ＮチャンネルＭＯ８ＦＩＥＴを得
る。
しかしながら上記のような方法ではｎ形シリコン基板１
とドレイン電極８とのオーミック接触が完全にとれず、
その接触抵抗が大きくなるためＭＯＳＦＥＴが導通時の
ドレイン−ソース間抵抗（以下オン抵抗と呼ぶ）が増大
するという欠点を有していた。このためドレイン電極に
おける接触抵抗を低下させ、その結果オン抵抗を低減す
る電界効果トランジスタの製造方法の開発が望まれてい
た。
とドレイン電極８とのオーミック接触が完全にとれず、
その接触抵抗が大きくなるためＭＯＳＦＥＴが導通時の
ドレイン−ソース間抵抗（以下オン抵抗と呼ぶ）が増大
するという欠点を有していた。このためドレイン電極に
おける接触抵抗を低下させ、その結果オン抵抗を低減す
る電界効果トランジスタの製造方法の開発が望まれてい
た。
発明の目的
本発明は上記欠点に鑑み、オン抵抗を低減することので
きる電界効果トランジスタの製造方法を提供するもので
ある。
きる電界効果トランジスタの製造方法を提供するもので
ある。
発明の構成
この目的を達成するために本発明の電界効果トランジス
タの製造方法は、半導体基板を酸化し、ドレイン電極側
の酸化膜を除去し、露出した半導体基板表面と他面の酸
化膜に同時にリンを拡散させた後、各電極を形成するこ
とから構成されている。この構成によって酸化膜にリン
を拡散させて安定化させると同時にドレイン電極側の半
導体基板にリンを拡散させ不純物濃度を高めてオーミッ
ク接触が容易に形成されるようになる。従って半導体基
板とドレイン電極との接触抵抗が低下し、ＭＯ８ＦＩＣ
Ｔのオン抵抗が低減されることとなる。
タの製造方法は、半導体基板を酸化し、ドレイン電極側
の酸化膜を除去し、露出した半導体基板表面と他面の酸
化膜に同時にリンを拡散させた後、各電極を形成するこ
とから構成されている。この構成によって酸化膜にリン
を拡散させて安定化させると同時にドレイン電極側の半
導体基板にリンを拡散させ不純物濃度を高めてオーミッ
ク接触が容易に形成されるようになる。従って半導体基
板とドレイン電極との接触抵抗が低下し、ＭＯ８ＦＩＣ
Ｔのオン抵抗が低減されることとなる。
実施例の説明
以下本発明の一実施例について、図面を参照しながら説
明する。第２図は本発明の一実施例における電界効果ト
ランジスタの製造方法としてＶ溝形ＮチャンネルＭＯ３
ＦＩＣＴの製造工程を示すものである。第２図において
、１はｎ形シリコン基板、２はｐ形シリコン層、３はｎ
形シリコン層、４はシリコン酸化膜、６はリンを含むシ
リコン酸化膜、６はゲート電極、７はソース電極、８は
ドレイン電極で、以上は第１図の構成と同じものであり
、９はｎ形シリコン基板１にリンを拡散して形成された
高濃度ｎ膨拡散層である。
明する。第２図は本発明の一実施例における電界効果ト
ランジスタの製造方法としてＶ溝形ＮチャンネルＭＯ３
ＦＩＣＴの製造工程を示すものである。第２図において
、１はｎ形シリコン基板、２はｐ形シリコン層、３はｎ
形シリコン層、４はシリコン酸化膜、６はリンを含むシ
リコン酸化膜、６はゲート電極、７はソース電極、８は
ドレイン電極で、以上は第１図の構成と同じものであり
、９はｎ形シリコン基板１にリンを拡散して形成された
高濃度ｎ膨拡散層である。
以上のように構成されたＶ溝形ＨチャンネルＭＱ８ＦＩ
ＣＴの製造工程について以下に説明する。
ＣＴの製造工程について以下に説明する。
まず面方位（１００）比抵抗１ｏｍＱＣｍのｎ形シリコ
ン基板に比抵抗１９ｃｍ、厚さ１０μｍのエピタキシャ
ル層を成長させ、これに硼素および砒素をイオン注入し
拡散して第２図ａに示すようにｐ形シリコン朦２とｎ形
シリコン層３を形成し更にｎ形シリコン層３の上にシリ
コン酸化膜４を形成する。
ン基板に比抵抗１９ｃｍ、厚さ１０μｍのエピタキシャ
ル層を成長させ、これに硼素および砒素をイオン注入し
拡散して第２図ａに示すようにｐ形シリコン朦２とｎ形
シリコン層３を形成し更にｎ形シリコン層３の上にシリ
コン酸化膜４を形成する。
次に結晶軸（１１０）に平行な矩形にシリコン酸化膜４
ｆ：開孔し、飽和アンモニア水を用いてシリコンを異方
性エツチングし第１図すのようなシリコン基板１にまで
到達するＶ字形溝を形成した。
ｆ：開孔し、飽和アンモニア水を用いてシリコンを異方
性エツチングし第１図すのようなシリコン基板１にまで
到達するＶ字形溝を形成した。
その後シリコン基板を熱酸化してＶ溝部に酸化膜を生成
させた。この時第１図Ｃに示すようにシリコン基板１裏
面にも酸化膜が生成される。次にシリコン基板のＶ溝を
有する面をフォトレジストで覆い、シリコン基板裏面の
酸化膜を除去した後フォトレジストヲ除去した。その後
フォスフイン（ＰＨｓ） ガスと酸素ガスを流した拡散
炉の中でシリコン酸化膜中にリンを拡散させた。この時
シリコン基板１の裏面にもリンが不純物として導入され
、このあとの１０００’Ｃ３０分の熱処理によって第２
図ｅのように不純物濃度１×１０ ＣｎＩ 、澤さ１μ
ｍの高濃度拡散層９が形成される。その後第２図ｆのよ
うにソース端子取り出し部のリンを含むシリコン酸化膜
を開孔した。最後にゲート電極６とソース電極をアルミ
ニウムで形成し、裏面のリン拡散層９にクロム−ニッケ
ルを付着させてドレイン電極８を形成し第２図ｑに示す
Ｖ溝形ＮチャンネルＭＯ３ＦＩＣＴを完成させた。
させた。この時第１図Ｃに示すようにシリコン基板１裏
面にも酸化膜が生成される。次にシリコン基板のＶ溝を
有する面をフォトレジストで覆い、シリコン基板裏面の
酸化膜を除去した後フォトレジストヲ除去した。その後
フォスフイン（ＰＨｓ） ガスと酸素ガスを流した拡散
炉の中でシリコン酸化膜中にリンを拡散させた。この時
シリコン基板１の裏面にもリンが不純物として導入され
、このあとの１０００’Ｃ３０分の熱処理によって第２
図ｅのように不純物濃度１×１０ ＣｎＩ 、澤さ１μ
ｍの高濃度拡散層９が形成される。その後第２図ｆのよ
うにソース端子取り出し部のリンを含むシリコン酸化膜
を開孔した。最後にゲート電極６とソース電極をアルミ
ニウムで形成し、裏面のリン拡散層９にクロム−ニッケ
ルを付着させてドレイン電極８を形成し第２図ｑに示す
Ｖ溝形ＮチャンネルＭＯ３ＦＩＣＴを完成させた。
以下、本発明の製造方法により製作されたＶ溝形ＭＯ５
ＦＩＣＴと、第１図に示した従来の製造方法により製作
これたＶ溝形ＭＯ８ＦＥＴのドレイン静特性について説
明する。
ＦＩＣＴと、第１図に示した従来の製造方法により製作
これたＶ溝形ＭＯ８ＦＥＴのドレイン静特性について説
明する。
従来方法で製作されたＦＥＴのドレイン静特性には第３
図のようにドレイン電圧の低い領域で下に凸のドレイン
電流〜電圧特性が見られる。この原因はシリコン基板（
不純物濃度２Ｘ１０ ｃｍ ）とドレイン電極であるク
ロムとの接触がオーミック接触とならず整流性を有する
ためである。本発明による製造方法で製作されたＦＩＴ
ではリン拡散層（不純物濃度１×１０ ｃｍ ）とクロ
ムのオーミック接触が容易に形成されるため、第４図に
示すようにゲート・ソース間電圧が高いときのドレイン
電流−電圧特性はほぼ直線となる。ゲート・ソース間電
圧１０ｖ、ドレイン電流１人のときのオン抵抗は従来例
では０．２５０であったのに対し、本発明による製造方
法で製作されたＦＥＴでは０．１５９であり大幅なオン
抵抗の低減が見られた。
図のようにドレイン電圧の低い領域で下に凸のドレイン
電流〜電圧特性が見られる。この原因はシリコン基板（
不純物濃度２Ｘ１０ ｃｍ ）とドレイン電極であるク
ロムとの接触がオーミック接触とならず整流性を有する
ためである。本発明による製造方法で製作されたＦＩＴ
ではリン拡散層（不純物濃度１×１０ ｃｍ ）とクロ
ムのオーミック接触が容易に形成されるため、第４図に
示すようにゲート・ソース間電圧が高いときのドレイン
電流−電圧特性はほぼ直線となる。ゲート・ソース間電
圧１０ｖ、ドレイン電流１人のときのオン抵抗は従来例
では０．２５０であったのに対し、本発明による製造方
法で製作されたＦＥＴでは０．１５９であり大幅なオン
抵抗の低減が見られた。
以上のように本実施例によれば、ゲート酸化膜を形成し
たのち、ドレイン電極側の酸化膜を除去し、ゲート酸化
膜にリンを拡散させると同時にドレイン電極側のシリコ
ン基板にもリンを拡散させることにより、ドレイン電極
との接触抵抗を下けてＭＯ８７ＩＣＴのオン抵抗を低く
することができる。
たのち、ドレイン電極側の酸化膜を除去し、ゲート酸化
膜にリンを拡散させると同時にドレイン電極側のシリコ
ン基板にもリンを拡散させることにより、ドレイン電極
との接触抵抗を下けてＭＯ８７ＩＣＴのオン抵抗を低く
することができる。
なお、本実施例ではシリコン基板裏面をドレイン電極と
したが、シリコン基板裏面がソース電極となる構造でも
よく、また本実施例のＶ溝形ＭＯ８ＦＥＴに限らず二重
拡散形ＭＯ８ＦＩＣＴなどシリコン基板裏面を電極とす
る電界効果トランジスタであれば本発明の効果が発揮さ
れる。
したが、シリコン基板裏面がソース電極となる構造でも
よく、また本実施例のＶ溝形ＭＯ８ＦＥＴに限らず二重
拡散形ＭＯ８ＦＩＣＴなどシリコン基板裏面を電極とす
る電界効果トランジスタであれば本発明の効果が発揮さ
れる。
発明の効果
お上のように本発明は、半導体基板を酸化し、片面の酸
化膜を除去したのち、露出した半導体基板面と他面の酸
化風に同時にリンを拡散させ、半導体基板面を電極とし
酸化膜をゲート酸化膜として用いることにより、ゲート
酸化膜を安定化するとともに半導体基板面に高濃度リン
拡散層を形成して電極との接触抵抗を下げＭＯＳＦＥＴ
のオン抵抗の低減を実現することができ、その実用的効
果は犬なるものがある。
化膜を除去したのち、露出した半導体基板面と他面の酸
化風に同時にリンを拡散させ、半導体基板面を電極とし
酸化膜をゲート酸化膜として用いることにより、ゲート
酸化膜を安定化するとともに半導体基板面に高濃度リン
拡散層を形成して電極との接触抵抗を下げＭＯＳＦＥＴ
のオン抵抗の低減を実現することができ、その実用的効
果は犬なるものがある。
第１図ａ ％ ｆは従来のＶ溝形ＮチャンネルＭＯ３Ｆ
ＩＣＴの製造工程断面図、第２図６−ｇは本発明の一実
施例なおけるＶ溝形ＮチャンネルＭＯ８ＦＥＴの製造工
程断面図、第３図は従来のＶ溝形ＮチャンネルＭＯ３Ｆ
ＥＴのドレイン静特性を示す図、第４図は本発明のＶ溝
形ＮチャンネルＭＯ８ＦＥＴのドレイン静特性全示す図
である。 １・・・・・・ｎ形シリコン基板、２・・・・・・ｐ形
シリコン層、３・・・・・・ｎ形シリコン層、４・・・
・・・シリコン酸化膜、６・・・・・リンを含むシリコ
ン酸化膜、６・・・・・・ゲ字）電極、７ ・ソース電
極、８・・・・ドレイン電極、９・・・・・・高濃度リ
ン拡散層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 （７１） （ｌ） 第 ２ 図 （７２） ／Ａノ ＼ ＩＦ＋ ＃
ＩＣＴの製造工程断面図、第２図６−ｇは本発明の一実
施例なおけるＶ溝形ＮチャンネルＭＯ８ＦＥＴの製造工
程断面図、第３図は従来のＶ溝形ＮチャンネルＭＯ３Ｆ
ＥＴのドレイン静特性を示す図、第４図は本発明のＶ溝
形ＮチャンネルＭＯ８ＦＥＴのドレイン静特性全示す図
である。 １・・・・・・ｎ形シリコン基板、２・・・・・・ｐ形
シリコン層、３・・・・・・ｎ形シリコン層、４・・・
・・・シリコン酸化膜、６・・・・・リンを含むシリコ
ン酸化膜、６・・・・・・ゲ字）電極、７ ・ソース電
極、８・・・・ドレイン電極、９・・・・・・高濃度リ
ン拡散層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
１ 図 （７１） （ｌ） 第 ２ 図 （７２） ／Ａノ ＼ ＩＦ＋ ＃
Claims (1)
- ドレインとなる半導体基板を酸化する工程と、前記半導
体基板に生成した酸化膜のうち片面の酸化膜を除去する
工程と、前記酸化膜を除去する工程により露出させた半
導体基板表面と他面の酸化膜にリンを拡散する工程と、
前記半導体基板表面と前記酸化膜に導体膜を付着させる
工程を備えたことを特徴とする電界効果トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59030656A JPS60175457A (ja) | 1984-02-20 | 1984-02-20 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59030656A JPS60175457A (ja) | 1984-02-20 | 1984-02-20 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60175457A true JPS60175457A (ja) | 1985-09-09 |
Family
ID=12309813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59030656A Pending JPS60175457A (ja) | 1984-02-20 | 1984-02-20 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60175457A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5023196A (en) * | 1990-01-29 | 1991-06-11 | Motorola Inc. | Method for forming a MOSFET with substrate source contact |
| US5134448A (en) * | 1990-01-29 | 1992-07-28 | Motorola, Inc. | MOSFET with substrate source contact |
| US6015737A (en) * | 1991-07-26 | 2000-01-18 | Denso Corporation | Production method of a vertical type MOSFET |
| US6603173B1 (en) | 1991-07-26 | 2003-08-05 | Denso Corporation | Vertical type MOSFET |
-
1984
- 1984-02-20 JP JP59030656A patent/JPS60175457A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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