JPH0576787B2 - - Google Patents
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- JPH0576787B2 JPH0576787B2 JP58232994A JP23299483A JPH0576787B2 JP H0576787 B2 JPH0576787 B2 JP H0576787B2 JP 58232994 A JP58232994 A JP 58232994A JP 23299483 A JP23299483 A JP 23299483A JP H0576787 B2 JPH0576787 B2 JP H0576787B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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Description
（産業上の利用分野）
本発明は電界効果形トランジスタの製造方法に
関するものである。 （従来例の構成とその問題点） 近年MOSFETの大電力化には目ざましいもの
があり、MOSFETの有する制御性の良さ、熱的
安定性、高速性などの理由からパワーエレクトロ
ニクスの分野で大量に利用されるようになつてき
た。 以下図面を参照しながら上述した従来の縦形
MOSFETの製造方法について説明する。第１図
は従来の縦形FETの例としてＶ溝形Ｎチヤンネ
ルMOSFETの製造工程を示すものである。第１
図において１はドレイン端子となるｎ形シリコン
基板、２はチヤンネルが形成されるｐ形シリコン
層、３はソース端子となるｎ形シリコン層、４は
ゲート電極を絶縁するゲート酸化膜、５はゲート
電極となる導体膜、６はｎ形シリコン層３とオー
ミツク接触となりソース電極となる導体膜、７は
ｎ形シリコン基板１とオーミツク接触となりドレ
イン電極となる導体膜である。 次に、以上のように構成されたＶ溝形ｎチヤン
ネルMOSFETの製造工程について説明する。ま
ず第１図ａのように不純物拡散もしくはエピタキ
シヤル成長によりｎ形、（100）シリコン基板１上
にｐ形シリコン層２を形成し、更にｐ形シリコン
層２上にｎ形シリコン層３を形成する。次に第１
図ｂに示すようにシリコンを異方性エツチングし
ｎ形シリコン基板１にまで到達するＶ字形溝を形
成する。その後シリコン基板を熱酸化して第１図
ｃに示すように酸化膜を形成する。最後にｎ形シ
リコン層３上の酸化膜を開孔し、ゲート電極５、
ソース電極６ならびにｎ形シリコン基板１の裏面
にドレイン電極７を形成して第１図ｄに示す構造
のＶ溝形MOSFETを得る。 しかしながらドレイン耐圧の高いMOSFETに
上記のような製造方法を適用するとしきい電圧が
高くなるという欠点を有していた。なぜならばソ
ース・ドレイン間に高電圧を印加したとき、ｐ形
シリコン層２とｎ形シリコン基板１の境界よりｐ
形シリコン層２内にのびる空乏層がｎ形シリコン
層３に到達しないようにｐ形シリコン層２の不純
物濃度は通常のMOSFETのそれに比べて２桁程
度高くしてあるためにしき電圧が高くなるのであ
る。しきい電圧を制御する方法としてｐ形シリコ
ン表面層に不純物をイオン注入するいわゆるチヤ
ンネルドープが一般的に行なわれているが、Ｖ溝
形MOSFETのごとくチヤンネル面が傾斜してい
る場合は使用し難く、しきい電圧を低下させる製
造方法の開発が望まれていた。 （発明の目的） 本発明は上記欠点に鑑み、高耐圧でかつしきい
電圧の低い縦形MOSFETを得ることのできる電
界効果トランジスタの製造方法を提供するもので
ある。 （発明の構成） この目的を達成するために本発明の電界効果ト
ランジスタの製造方法は半導体基板上に導電型を
交互に変化させて二層の半導体層を形成し、前記
半導体基板が露出するまで一部の領域の前記二層
の半導体層を除去し、一旦酸化して酸化膜を形成
した後その酸化膜を除去し、再び酸化して形成さ
れた酸化膜上に導体膜を形成することから構成さ
れている。この構成によつて半導体層に含まれる
不純物の偏析効果を利用し、反転層チヤンネルが
形成される中間半導体層のうち酸化膜と接する領
域のみ不純物濃度を下げ、その結果としてドレイ
ン耐圧を低下させることなく低いしきい電圧を有
するMOSFETを実現させることができる。 （実施例の説明） 以下、本発明の実施例について図面を参照しな
がら説明する。第２図は本発明の第一実施例にお
ける電界効果トランジスタの製造工程図を示すも
のである。第２図において、１はｎ形シリコン基
板、２はｐ形シリコン層、３はｎ形シリコン層、
４はゲート酸化膜、５はゲート電極、６はソース
電極、７はドレイン電極、８は第１酸化膜であ
る。 以上のように構成された電界効果トランジスタ
の製造工程について以下説明する。半導体基板
（ｎ形シリコン基板）１は比抵抗10ｍΩcmのｎ形
（100）方位Si基板上に比抵抗1Ωcm、厚さ10μｍの
ｎ形エピタキシヤル層を成長させたものを用い
た。これに硼素をイオン注入、拡散して中間半導
体層（ｐ形シリコン層）２を形成し、更に砒素を
イオン注入、酸化して半導体層（ｎ形シリコン
層）３を形成した（第２図ａ）。次に表面酸化膜
を（100）面に平行な矩形に開孔し飽和アンモニ
ア水中でSiを異方性エツチングしＶ溝を形成し
た。（第２図ｂ）。その後水蒸気を含む酸素雰囲気
中で熱酸化し、エツチング面に酸化膜８を生成し
た（第２図ｃ）。この時硼素の偏析係数は0.166で
あるのでSi中よりも酸化膜中の方に硼素が多く含
まれるためSi表面の硼素の濃度はSi内部よりも低
下する。第３図は計算機シミユレーシヨンを用い
て硼素濃度の深さ方向分布を示したものである。
第３図において９は熱酸化以前の硼素濃度を表わ
し、１０は1000Åの酸化膜を成長させた時の硼素
濃度分布、１１は1800Åの酸化膜を成長させた時
の硼素濃度分布を表わしている。成長した酸化膜
をエツチング除去した後もう一度1000Åの酸化膜
を成長させた（第２図ｄ，ｅ）。この時も同様に
硼素の偏析効果のため更に表面硼素濃度が低下す
ることは言うまでもない。次にソースとなる部分
の酸化膜を開孔し、全面にアルミニウムを蒸着し
ゲート部とソース部のみアルミニウムを残し他は
除去した。また裏面にはクロム−ニツケルを蒸着
してドレイン電極を取り出しMOSFETを完成さ
せた（第２図ｆ）。 以上のように製作されたＮチヤンネル溝形
MOSFETのしきい電圧とドレイン耐圧は表１に
示すごとくであつた。すなわち表１(a)に示す従来
方法で
関するものである。 （従来例の構成とその問題点） 近年MOSFETの大電力化には目ざましいもの
があり、MOSFETの有する制御性の良さ、熱的
安定性、高速性などの理由からパワーエレクトロ
ニクスの分野で大量に利用されるようになつてき
た。 以下図面を参照しながら上述した従来の縦形
MOSFETの製造方法について説明する。第１図
は従来の縦形FETの例としてＶ溝形Ｎチヤンネ
ルMOSFETの製造工程を示すものである。第１
図において１はドレイン端子となるｎ形シリコン
基板、２はチヤンネルが形成されるｐ形シリコン
層、３はソース端子となるｎ形シリコン層、４は
ゲート電極を絶縁するゲート酸化膜、５はゲート
電極となる導体膜、６はｎ形シリコン層３とオー
ミツク接触となりソース電極となる導体膜、７は
ｎ形シリコン基板１とオーミツク接触となりドレ
イン電極となる導体膜である。 次に、以上のように構成されたＶ溝形ｎチヤン
ネルMOSFETの製造工程について説明する。ま
ず第１図ａのように不純物拡散もしくはエピタキ
シヤル成長によりｎ形、（100）シリコン基板１上
にｐ形シリコン層２を形成し、更にｐ形シリコン
層２上にｎ形シリコン層３を形成する。次に第１
図ｂに示すようにシリコンを異方性エツチングし
ｎ形シリコン基板１にまで到達するＶ字形溝を形
成する。その後シリコン基板を熱酸化して第１図
ｃに示すように酸化膜を形成する。最後にｎ形シ
リコン層３上の酸化膜を開孔し、ゲート電極５、
ソース電極６ならびにｎ形シリコン基板１の裏面
にドレイン電極７を形成して第１図ｄに示す構造
のＶ溝形MOSFETを得る。 しかしながらドレイン耐圧の高いMOSFETに
上記のような製造方法を適用するとしきい電圧が
高くなるという欠点を有していた。なぜならばソ
ース・ドレイン間に高電圧を印加したとき、ｐ形
シリコン層２とｎ形シリコン基板１の境界よりｐ
形シリコン層２内にのびる空乏層がｎ形シリコン
層３に到達しないようにｐ形シリコン層２の不純
物濃度は通常のMOSFETのそれに比べて２桁程
度高くしてあるためにしき電圧が高くなるのであ
る。しきい電圧を制御する方法としてｐ形シリコ
ン表面層に不純物をイオン注入するいわゆるチヤ
ンネルドープが一般的に行なわれているが、Ｖ溝
形MOSFETのごとくチヤンネル面が傾斜してい
る場合は使用し難く、しきい電圧を低下させる製
造方法の開発が望まれていた。 （発明の目的） 本発明は上記欠点に鑑み、高耐圧でかつしきい
電圧の低い縦形MOSFETを得ることのできる電
界効果トランジスタの製造方法を提供するもので
ある。 （発明の構成） この目的を達成するために本発明の電界効果ト
ランジスタの製造方法は半導体基板上に導電型を
交互に変化させて二層の半導体層を形成し、前記
半導体基板が露出するまで一部の領域の前記二層
の半導体層を除去し、一旦酸化して酸化膜を形成
した後その酸化膜を除去し、再び酸化して形成さ
れた酸化膜上に導体膜を形成することから構成さ
れている。この構成によつて半導体層に含まれる
不純物の偏析効果を利用し、反転層チヤンネルが
形成される中間半導体層のうち酸化膜と接する領
域のみ不純物濃度を下げ、その結果としてドレイ
ン耐圧を低下させることなく低いしきい電圧を有
するMOSFETを実現させることができる。 （実施例の説明） 以下、本発明の実施例について図面を参照しな
がら説明する。第２図は本発明の第一実施例にお
ける電界効果トランジスタの製造工程図を示すも
のである。第２図において、１はｎ形シリコン基
板、２はｐ形シリコン層、３はｎ形シリコン層、
４はゲート酸化膜、５はゲート電極、６はソース
電極、７はドレイン電極、８は第１酸化膜であ
る。 以上のように構成された電界効果トランジスタ
の製造工程について以下説明する。半導体基板
（ｎ形シリコン基板）１は比抵抗10ｍΩcmのｎ形
（100）方位Si基板上に比抵抗1Ωcm、厚さ10μｍの
ｎ形エピタキシヤル層を成長させたものを用い
た。これに硼素をイオン注入、拡散して中間半導
体層（ｐ形シリコン層）２を形成し、更に砒素を
イオン注入、酸化して半導体層（ｎ形シリコン
層）３を形成した（第２図ａ）。次に表面酸化膜
を（100）面に平行な矩形に開孔し飽和アンモニ
ア水中でSiを異方性エツチングしＶ溝を形成し
た。（第２図ｂ）。その後水蒸気を含む酸素雰囲気
中で熱酸化し、エツチング面に酸化膜８を生成し
た（第２図ｃ）。この時硼素の偏析係数は0.166で
あるのでSi中よりも酸化膜中の方に硼素が多く含
まれるためSi表面の硼素の濃度はSi内部よりも低
下する。第３図は計算機シミユレーシヨンを用い
て硼素濃度の深さ方向分布を示したものである。
第３図において９は熱酸化以前の硼素濃度を表わ
し、１０は1000Åの酸化膜を成長させた時の硼素
濃度分布、１１は1800Åの酸化膜を成長させた時
の硼素濃度分布を表わしている。成長した酸化膜
をエツチング除去した後もう一度1000Åの酸化膜
を成長させた（第２図ｄ，ｅ）。この時も同様に
硼素の偏析効果のため更に表面硼素濃度が低下す
ることは言うまでもない。次にソースとなる部分
の酸化膜を開孔し、全面にアルミニウムを蒸着し
ゲート部とソース部のみアルミニウムを残し他は
除去した。また裏面にはクロム−ニツケルを蒸着
してドレイン電極を取り出しMOSFETを完成さ
せた（第２図ｆ）。 以上のように製作されたＮチヤンネル溝形
MOSFETのしきい電圧とドレイン耐圧は表１に
示すごとくであつた。すなわち表１(a)に示す従来
方法で
【表】
のしきい電圧が5.5Vと高いのに比べ、本発明に
よる方法を用いると表１(b)もしくは(c)に示すごと
くドレイン耐圧を低下させることなく１〜2V低
いしきい電圧が得られる。 以上のように本実施例によれば、ゲート酸化膜
を成長させる以前にチヤンネル部を酸化して酸化
膜を除去することにより、不純物の偏析効果を利
用してしきい電圧を低下させることができる。ま
たその最初の酸化膜厚を変えることにより任意の
しきい電圧を得ることができる。 次に第４図により本発明の第２実施例について
説明する。半導体基板（ｎ形シリコン基板）１、
半導体層（シリコン層）２および３は前述の第１
実施例と同様である。表面酸化膜の開孔部は結晶
軸（110）に対して45°回転した方向の矩形とし四
塩化炭素を用いた反応性イオンエツチングにより
第４図ｂに示すようにシリコン基板表面に対して
直角なエツチング断面を得た。その後エツチング
面を熱酸化し、（第４図ｃ）、生成酸化膜を除去
し、もう一度熱酸化膜を形成した（第４図ｄ，
ｅ）。アルミニウムをスパツタリング蒸着してゲ
ート電極５とソース電極６を形成しシリコン基板
１の裏面にはクロム−ニツケルを蒸着してドレイ
ン電極を取り出した。（第４図ｆ）。 このように製作された垂直チヤンネル形
MOSFETにおいてもゲート酸化膜形成以前に酸
化膜を成長させ除去する工程を加えることにより
前述のＶ溝形MOSFETと全く同様の効果が得ら
れた。 このように本実施例によればチヤンネル部が半
導体基板表面に対して直角なためイオン注入によ
つてチヤンネル部のみ不純物を添加することが不
可能な構造において、不純物の偏析効果を利用し
てチヤンネル部の酸化・酸化膜除去の工程を加え
ることにより、ドレイン耐圧を低下させることな
くしきい電圧を下げることができる。 なお実施例ではＮチヤンネルMOSFETでチヤ
ンネル層の不純物を硼素としたが、偏析係数が１
以下の不純物であればよく、またｐチヤンネル
MOSFETについても全く同様の効果がある。 （発明の効果） 以上のように本発明は、半導体基板上に導電型
を交互に変化させて二層の半導体層を形成し、前
記半導体基板に達する凹部を形成し、少なくとも
１回露出した半導体層を酸化した後生成した酸化
膜を除去し、再び前記半導体層を酸化して生成し
た酸化膜上に導体膜を形成することにより、ドレ
イン耐圧を低下させることなくしきい電圧の低い
電界効果トランジスタを得ることができ、またゲ
ート酸化膜形成以前に行なう酸化の酸化膜厚もし
くは酸化回数を適当に選ぶことにより、所望のし
きい電圧を得ることが可能となり、その実用的効
果は大なるものがある。
よる方法を用いると表１(b)もしくは(c)に示すごと
くドレイン耐圧を低下させることなく１〜2V低
いしきい電圧が得られる。 以上のように本実施例によれば、ゲート酸化膜
を成長させる以前にチヤンネル部を酸化して酸化
膜を除去することにより、不純物の偏析効果を利
用してしきい電圧を低下させることができる。ま
たその最初の酸化膜厚を変えることにより任意の
しきい電圧を得ることができる。 次に第４図により本発明の第２実施例について
説明する。半導体基板（ｎ形シリコン基板）１、
半導体層（シリコン層）２および３は前述の第１
実施例と同様である。表面酸化膜の開孔部は結晶
軸（110）に対して45°回転した方向の矩形とし四
塩化炭素を用いた反応性イオンエツチングにより
第４図ｂに示すようにシリコン基板表面に対して
直角なエツチング断面を得た。その後エツチング
面を熱酸化し、（第４図ｃ）、生成酸化膜を除去
し、もう一度熱酸化膜を形成した（第４図ｄ，
ｅ）。アルミニウムをスパツタリング蒸着してゲ
ート電極５とソース電極６を形成しシリコン基板
１の裏面にはクロム−ニツケルを蒸着してドレイ
ン電極を取り出した。（第４図ｆ）。 このように製作された垂直チヤンネル形
MOSFETにおいてもゲート酸化膜形成以前に酸
化膜を成長させ除去する工程を加えることにより
前述のＶ溝形MOSFETと全く同様の効果が得ら
れた。 このように本実施例によればチヤンネル部が半
導体基板表面に対して直角なためイオン注入によ
つてチヤンネル部のみ不純物を添加することが不
可能な構造において、不純物の偏析効果を利用し
てチヤンネル部の酸化・酸化膜除去の工程を加え
ることにより、ドレイン耐圧を低下させることな
くしきい電圧を下げることができる。 なお実施例ではＮチヤンネルMOSFETでチヤ
ンネル層の不純物を硼素としたが、偏析係数が１
以下の不純物であればよく、またｐチヤンネル
MOSFETについても全く同様の効果がある。 （発明の効果） 以上のように本発明は、半導体基板上に導電型
を交互に変化させて二層の半導体層を形成し、前
記半導体基板に達する凹部を形成し、少なくとも
１回露出した半導体層を酸化した後生成した酸化
膜を除去し、再び前記半導体層を酸化して生成し
た酸化膜上に導体膜を形成することにより、ドレ
イン耐圧を低下させることなくしきい電圧の低い
電界効果トランジスタを得ることができ、またゲ
ート酸化膜形成以前に行なう酸化の酸化膜厚もし
くは酸化回数を適当に選ぶことにより、所望のし
きい電圧を得ることが可能となり、その実用的効
果は大なるものがある。
第１図は従来のＶ溝形ＮチヤンネルMOSFET
の製造工程図、第２図は本発明の第一実施例にお
けるＶ溝形ＮチヤンネルMOSFETの製造工程
図、第３図は硼素を不純物として含むシリコンを
酸化したときの硼素濃度分布図、第４図は本発明
の第２実施例における垂直チヤンネル形
MOSFETの製造工程図である。 １……ｎ形シリコン基板、２……ｐ形シリコン
層、３……ｎ形シリコン層、４……ゲート酸化
膜、５……ゲート電極、６……ソース電極、７…
…ドレイン電極、８……第１酸化膜、９……熱酸
化以前の硼素濃度、１０……1000Åの酸化膜成長
時の硼素濃度、１１……1800Åの酸化膜成長時の
硼素濃度。
の製造工程図、第２図は本発明の第一実施例にお
けるＶ溝形ＮチヤンネルMOSFETの製造工程
図、第３図は硼素を不純物として含むシリコンを
酸化したときの硼素濃度分布図、第４図は本発明
の第２実施例における垂直チヤンネル形
MOSFETの製造工程図である。 １……ｎ形シリコン基板、２……ｐ形シリコン
層、３……ｎ形シリコン層、４……ゲート酸化
膜、５……ゲート電極、６……ソース電極、７…
…ドレイン電極、８……第１酸化膜、９……熱酸
化以前の硼素濃度、１０……1000Åの酸化膜成長
時の硼素濃度、１１……1800Åの酸化膜成長時の
硼素濃度。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の半導体基板上に、この半導体基板
とは異なる導電型の第１の半導体層を形成し、次
いで前記第１の半導体層上に、前記半導体基板と
同一導電型の第２の半導体層を形成する工程と、 前記第２の半導体層表面より前記第１の半導体
層を貫通して前記半導体基板に達する凹部を形成
する工程と、 少なくとも前記凹部表面に、熱酸化により第１
の酸化膜を形成し、前記第１の半導体層の前記第
１の酸化膜との境界付近の不純物濃度を、不純物
の前記第１の酸化膜への偏析により低下させる工
程と、 前記第１の酸化膜を除去した後、少なくとも前
記凹部表面に、ゲート酸化膜となる第２の酸化膜
を形成する工程と、 前記第２の酸化膜上にゲート電極、前記第２の
半導体層及び前記半導体基板にソース、ドレイン
電極をそれぞれ形成する工程とからなることを特
徴とする電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58232994A JPS60124970A (ja) | 1983-12-10 | 1983-12-10 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58232994A JPS60124970A (ja) | 1983-12-10 | 1983-12-10 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60124970A JPS60124970A (ja) | 1985-07-04 |
| JPH0576787B2 true JPH0576787B2 (ja) | 1993-10-25 |
Family
ID=16948130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58232994A Granted JPS60124970A (ja) | 1983-12-10 | 1983-12-10 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60124970A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4717681A (en) * | 1986-05-19 | 1988-01-05 | Texas Instruments Incorporated | Method of making a heterojunction bipolar transistor with SIPOS |
| DE19549486C2 (de) * | 1995-11-28 | 2001-07-05 | Siemens Ag | Festwert-Speicherzellenanordnung und Verfahren zu deren Herstellung |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5696865A (en) * | 1979-12-30 | 1981-08-05 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1983
- 1983-12-10 JP JP58232994A patent/JPS60124970A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5696865A (en) * | 1979-12-30 | 1981-08-05 | Fujitsu Ltd | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60124970A (ja) | 1985-07-04 |
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