JPH0654811B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH0654811B2 JPH0654811B2 JP59039253A JP3925384A JPH0654811B2 JP H0654811 B2 JPH0654811 B2 JP H0654811B2 JP 59039253 A JP59039253 A JP 59039253A JP 3925384 A JP3925384 A JP 3925384A JP H0654811 B2 JPH0654811 B2 JP H0654811B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体基板表面に対して垂直方面に電流を通じ
る電界効果トランジスタの製造方法に関形シリコン層３
に接触して設けられたソース電極、８はｎ形シリコン基
板１に接触して設けられたドレイン電極である。以上の
ように構成された従来のｖ溝形ＮチャンネルＭＯＳＦＥ
Ｔの製造工程について説明する。
る電界効果トランジスタの製造方法に関形シリコン層３
に接触して設けられたソース電極、８はｎ形シリコン基
板１に接触して設けられたドレイン電極である。以上の
ように構成された従来のｖ溝形ＮチャンネルＭＯＳＦＥ
Ｔの製造工程について説明する。
まずｎ形シリコン基板１に不純物拡散もしくはエピタキ
シャル成長により、第１図ａに示すようにｐ形シリコン
層２とｎ形シリコン層３を形成する。次に第１図ｂのよ
うにｎ形シリコン層３側よりｎ形シリコン基板１に到達
するｖ字形の溝を形成する。次にこのシリコン基板を酸
化し第１図ｃに示すようにシリコン酸化膜４を形成し更
にシリコン酸化膜４上に多結晶シリコン膜を形成したの
ち、多結晶シリコン膜５に不純物を拡散し低抵抗多結晶
シリコン膜６とする。その後、第１図ｅのように、ｖ溝
部だけ残して他の低抵抗多結晶シリコン膜６をエッチン
グした後、第１図ｆのようにシリコン酸化膜４のまどあ
けを行う。この時、裏面のシリコン酸化膜４も同時に除
去される。最後に第１図ｇのようにソース電極７とドレ
イン電極８とを形成し、ｖ溝形シリコンゲートＭＯＳＦ
ＥＴを完成する。
シャル成長により、第１図ａに示すようにｐ形シリコン
層２とｎ形シリコン層３を形成する。次に第１図ｂのよ
うにｎ形シリコン層３側よりｎ形シリコン基板１に到達
するｖ字形の溝を形成する。次にこのシリコン基板を酸
化し第１図ｃに示すようにシリコン酸化膜４を形成し更
にシリコン酸化膜４上に多結晶シリコン膜を形成したの
ち、多結晶シリコン膜５に不純物を拡散し低抵抗多結晶
シリコン膜６とする。その後、第１図ｅのように、ｖ溝
部だけ残して他の低抵抗多結晶シリコン膜６をエッチン
グした後、第１図ｆのようにシリコン酸化膜４のまどあ
けを行う。この時、裏面のシリコン酸化膜４も同時に除
去される。最後に第１図ｇのようにソース電極７とドレ
イン電極８とを形成し、ｖ溝形シリコンゲートＭＯＳＦ
ＥＴを完成する。
しかしながら上記のような方法ではｎ形シリコン基板１
とドレイン電極８とのオーミック接触が完全にとれず、
その接触抵抗が大きくなるためＭＯＳＦＥＴが導通時の
ドレイン−ソース間抵抗（以下オン低抗と呼ぶ。）が増
大するという欠点を有していた。このためドレイン電極
における接触抵抗を低下させ、その結果オン抵抗を抵減
する電界効果トランジスタの製造方法の開発が望まれて
いた。
とドレイン電極８とのオーミック接触が完全にとれず、
その接触抵抗が大きくなるためＭＯＳＦＥＴが導通時の
ドレイン−ソース間抵抗（以下オン低抗と呼ぶ。）が増
大するという欠点を有していた。このためドレイン電極
における接触抵抗を低下させ、その結果オン抵抗を抵減
する電界効果トランジスタの製造方法の開発が望まれて
いた。
発明の目的 本発明は上記欠点に鑑み、オン抵抗を低減することので
きる電界効果トランジスタの製造方法を提供するもので
ある。
きる電界効果トランジスタの製造方法を提供するもので
ある。
発明の構成 この目的を達成するために本発明の電界効果トランジス
タの製造方法は、半導体基板を酸化し酸化膜の上に半導
体膜を付着させ、片面の半導体膜と酸化膜を順次除去
し、露出した半導体基板と他面の半導体膜に同時に不純
物を拡散させた後、各電極を形成することから構成され
ている。この溝成によって半導体膜の電気抵抗を低下さ
せると同時にドレイン電極側の半導体基板表面に高濃度
不純物拡散層を形成しオーミック接触が容易に形成され
るようになる。従って、半導体基板とドレイン電極との
接触抵抗が低下し、ＭＯＳＦＥＴのオン抵抗が低減され
ることとなる。
タの製造方法は、半導体基板を酸化し酸化膜の上に半導
体膜を付着させ、片面の半導体膜と酸化膜を順次除去
し、露出した半導体基板と他面の半導体膜に同時に不純
物を拡散させた後、各電極を形成することから構成され
ている。この溝成によって半導体膜の電気抵抗を低下さ
せると同時にドレイン電極側の半導体基板表面に高濃度
不純物拡散層を形成しオーミック接触が容易に形成され
るようになる。従って、半導体基板とドレイン電極との
接触抵抗が低下し、ＭＯＳＦＥＴのオン抵抗が低減され
ることとなる。
実施例の説明 以下本発明の一実施例について、図面を参照しながら説
明する。第２図は本発明の一実施例における電界効果ト
ランジスタの製造方法としてｖ溝形シリコンゲートＮチ
ャンネルＭＯＳＦＥＴの製造工程を示すものである。第
２図において、１はｎ形シリコン基板、２はｐ形シリコ
ン層、３はｎ形シリコン層、４はシリコン酸化膜、５は
多結晶シリコン膜、６は低抵抗多結晶シリコン膜、７は
ソース電極、８はドレイン電極で、以上は第１図の構成
と同じものであり、９はｎ形シリコン基板１に不純物を
拡散して形成された高濃度ｎ形拡散層である。
明する。第２図は本発明の一実施例における電界効果ト
ランジスタの製造方法としてｖ溝形シリコンゲートＮチ
ャンネルＭＯＳＦＥＴの製造工程を示すものである。第
２図において、１はｎ形シリコン基板、２はｐ形シリコ
ン層、３はｎ形シリコン層、４はシリコン酸化膜、５は
多結晶シリコン膜、６は低抵抗多結晶シリコン膜、７は
ソース電極、８はドレイン電極で、以上は第１図の構成
と同じものであり、９はｎ形シリコン基板１に不純物を
拡散して形成された高濃度ｎ形拡散層である。
以上のように構成されたｖ溝形ＮチャンネルＭＯＳＦＥ
Ｔの製造工程について以下に説明する。
Ｔの製造工程について以下に説明する。
まず面方位（１００）比抵抗１０ｍΩcmのｎ形シリコン
基板に比抵抗１Ωcm、厚さ１０μｍのｎ形エピタキシャ
ル層を成長させ、これに硼素および砒素をイオン注入・
拡散して第２図ａに示すようにｐ形シリコン層２とｎ形
シリコン層３を形成し更にｎ形シリコン層３の上にシリ
コン酸化膜４を形成する。次に結晶軸（１１０）に平行
な矩形にシリコン酸化膜４を開孔し、飽和アンモニア水
を用いてシリコンを異方性エッチングし第１図ｂのよう
なシリコン基板１にまで到達するｖ字形溝を形成した。
その後シリコン基板を熱酸化してｖ溝部に酸化膜４を生
成させ、続けて減圧ＣＶＤ法により多結晶シリコン膜５
を成長させた。この時第２図ｃのようにｖ字形溝と反対
の面にも酸化膜４と多結晶シリコン膜５が成長する。次
にシリコン基板のｖ字形溝を有する面をフォトレジスト
で覆い、シリコン基板裏面の多結晶シリコン膜５および
シリコン酸化膜４を除去した後フォトレジストを除去し
た。その後フォスフィン（ＰＨ３）ガスと酸素ガスを流
した拡散炉の中で多結晶シリコン層５とシリコン基板裏
面にリンを不純物として導入した。これにより第２図ｅ
のように数オームのシート抵抗を有する多結晶シリコン
膜６と高濃度ｎ形拡散層９が形成される。次にｖ溝部分
以外の多結晶シリコン膜６をエッチング除去し、ソース
端子取り出し部のシリコン酸化膜４を開孔した。最後に
ソース電極７をアルミニウムで形成し、裏面のリン拡散
層９にクロム−ニッケルを付着させてドレイン電極８を
形成し第２図ｇに示すｖ溝形シリコンゲートＮチャンネ
ルＭＯＳＦＥＴを完成させた。
基板に比抵抗１Ωcm、厚さ１０μｍのｎ形エピタキシャ
ル層を成長させ、これに硼素および砒素をイオン注入・
拡散して第２図ａに示すようにｐ形シリコン層２とｎ形
シリコン層３を形成し更にｎ形シリコン層３の上にシリ
コン酸化膜４を形成する。次に結晶軸（１１０）に平行
な矩形にシリコン酸化膜４を開孔し、飽和アンモニア水
を用いてシリコンを異方性エッチングし第１図ｂのよう
なシリコン基板１にまで到達するｖ字形溝を形成した。
その後シリコン基板を熱酸化してｖ溝部に酸化膜４を生
成させ、続けて減圧ＣＶＤ法により多結晶シリコン膜５
を成長させた。この時第２図ｃのようにｖ字形溝と反対
の面にも酸化膜４と多結晶シリコン膜５が成長する。次
にシリコン基板のｖ字形溝を有する面をフォトレジスト
で覆い、シリコン基板裏面の多結晶シリコン膜５および
シリコン酸化膜４を除去した後フォトレジストを除去し
た。その後フォスフィン（ＰＨ３）ガスと酸素ガスを流
した拡散炉の中で多結晶シリコン層５とシリコン基板裏
面にリンを不純物として導入した。これにより第２図ｅ
のように数オームのシート抵抗を有する多結晶シリコン
膜６と高濃度ｎ形拡散層９が形成される。次にｖ溝部分
以外の多結晶シリコン膜６をエッチング除去し、ソース
端子取り出し部のシリコン酸化膜４を開孔した。最後に
ソース電極７をアルミニウムで形成し、裏面のリン拡散
層９にクロム−ニッケルを付着させてドレイン電極８を
形成し第２図ｇに示すｖ溝形シリコンゲートＮチャンネ
ルＭＯＳＦＥＴを完成させた。
以下、本発明の製造方法により製作されたｖ溝形ＭＯＳ
ＦＥＴと、第１図に示した従来の製造方法により製作さ
れたｖ溝形ＭＯＳＦＥＴのドレイン静特性について説明
する。
ＦＥＴと、第１図に示した従来の製造方法により製作さ
れたｖ溝形ＭＯＳＦＥＴのドレイン静特性について説明
する。
従来方法で製作されたＦＥＴのドレイン静特性には第３
図のようにドレイン電圧の低い領域で凹形非線形のドレ
イン電流−電圧特性が見られるが、この原因はシリコン
基板（不純物濃度２×１０18cm-3）とドレイン電極であ
るクロムとの接触がオーミック接触とならず整流性を有
するためである。本発明による製造方法で製作されたＦ
ＥＴではリン拡散層（不純物濃度１×１０19cm-3）とク
ロムのオーミック接触が容易に形成されるため、第４図
に示すようにゲート・ソース間電圧が高いときのドレイ
ン電流−電圧特性はほぼ直線となる。ゲート・ソース間
電圧１０Ｖ、ドレイン電流１Ａのときのオン抵抗は従来
例では0.25Ωであったのに対し、本発明による製造方法
で製作されたＦＥＴでは0.15Ωであり大幅なオン抵抗の
低減が見られた。
図のようにドレイン電圧の低い領域で凹形非線形のドレ
イン電流−電圧特性が見られるが、この原因はシリコン
基板（不純物濃度２×１０18cm-3）とドレイン電極であ
るクロムとの接触がオーミック接触とならず整流性を有
するためである。本発明による製造方法で製作されたＦ
ＥＴではリン拡散層（不純物濃度１×１０19cm-3）とク
ロムのオーミック接触が容易に形成されるため、第４図
に示すようにゲート・ソース間電圧が高いときのドレイ
ン電流−電圧特性はほぼ直線となる。ゲート・ソース間
電圧１０Ｖ、ドレイン電流１Ａのときのオン抵抗は従来
例では0.25Ωであったのに対し、本発明による製造方法
で製作されたＦＥＴでは0.15Ωであり大幅なオン抵抗の
低減が見られた。
以上のように本実施例によれば、ゲート酸化膜と多結晶
シリコン膜を形成したのち、ドレイン電極側の多結晶シ
リコン膜と酸化膜を除去し、多結晶シリコン膜にリンを
拡散させると同時にドレイン電極側のシリコン基板にも
リンを拡散させることにより、ドレイン電極との接触抵
抗を下げてＭＯＳＦＥＴのオン抵抗を低くすることがで
きる。
シリコン膜を形成したのち、ドレイン電極側の多結晶シ
リコン膜と酸化膜を除去し、多結晶シリコン膜にリンを
拡散させると同時にドレイン電極側のシリコン基板にも
リンを拡散させることにより、ドレイン電極との接触抵
抗を下げてＭＯＳＦＥＴのオン抵抗を低くすることがで
きる。
以下、本発明の他の実施例について、図面を参照しなが
ら説明する。第５図は本発明の他の実施例における電界
効果トランジスタの製造方法として二重拡散形シリコン
ゲートＮチャンネルＭＯＳＦＥＴの製造工程を示すもの
である。第５図において１はｎ形シリコン基板、２はｐ
形シリコン層、３はｎ形シリコン層、４はシリコン酸化
膜、５は多結晶シリコン膜、６は低抵抗多結晶シリコン
膜、７はソース電極、８はドレイン電極、９は高濃度ｎ
形拡散層であり、以上第２図の構成と同じものである。
ら説明する。第５図は本発明の他の実施例における電界
効果トランジスタの製造方法として二重拡散形シリコン
ゲートＮチャンネルＭＯＳＦＥＴの製造工程を示すもの
である。第５図において１はｎ形シリコン基板、２はｐ
形シリコン層、３はｎ形シリコン層、４はシリコン酸化
膜、５は多結晶シリコン膜、６は低抵抗多結晶シリコン
膜、７はソース電極、８はドレイン電極、９は高濃度ｎ
形拡散層であり、以上第２図の構成と同じものである。
以上のように構成された二重拡散形シリコンゲートＮチ
ャンネルＭＯＳＦＥＴの製造工程について以下に説明す
る。用いたシリコン基板１は第１の実施例同様面方位
（１００）比抵抗１０ｍΩcmのｎ形シリコン基板に比抵
抗１Ωcm、厚さ１０μｍのｎ形エピタキシャル層を成長
させたものである。これをまず熱酸化して１０００Åの
シリコン酸化膜４を形成し更に減圧ＣＶＤ法により多結
晶シリコン膜５を成長させた。この時第５図ａのように
シリコン基板１の両面にシリコン酸化膜４と多結晶シリ
コン膜が成長するため、エピタキシャル層側の面をフォ
トレジストで覆い反対側の多結晶シリコン膜５およびシ
リコン酸化膜４を除去した後フォトレジストを除去し
た。次にフォスフィン（ＰＨ３）ガスと酸素ガスを流し
た拡散炉の中で多結晶シリコン層５とシリコン基板裏面
に同時にリンを不純物として導入した。これにより第５
図ｃに示すように数オームのシート抵抗を有する低抵抗
多結晶シリコン膜６と高濃度ｎ形拡散層９が形成され
る。次に第５図ｄのように低抵抗多結晶シリコン膜６と
シリコン酸化膜４をゲート形状にパターニングし、多結
晶シリコン膜６をマスクにして硼素および砒素を連続し
てイオン注入した。その後不純物拡散・酸化してシリコ
ン酸化膜４を表面に得ると共に、硼素と砒素のシリコン
中における拡散速度の違いからｐ形シリコン層２とｎ形
シリコン層３が形成され第５図ｅに示すようになる。最
後にソース端子取り出し部のシリコン酸化膜４を開孔し
アルミニウムでソース電極７を形成し、裏面のリン拡散
層９にはクロム−ニッケルを付着させてドレイン電極８
とし、第５図ｆに示す二重拡散形シリコンゲートＮチャ
ンネルＭＯＳＦＥＴを完成させた。
ャンネルＭＯＳＦＥＴの製造工程について以下に説明す
る。用いたシリコン基板１は第１の実施例同様面方位
（１００）比抵抗１０ｍΩcmのｎ形シリコン基板に比抵
抗１Ωcm、厚さ１０μｍのｎ形エピタキシャル層を成長
させたものである。これをまず熱酸化して１０００Åの
シリコン酸化膜４を形成し更に減圧ＣＶＤ法により多結
晶シリコン膜５を成長させた。この時第５図ａのように
シリコン基板１の両面にシリコン酸化膜４と多結晶シリ
コン膜が成長するため、エピタキシャル層側の面をフォ
トレジストで覆い反対側の多結晶シリコン膜５およびシ
リコン酸化膜４を除去した後フォトレジストを除去し
た。次にフォスフィン（ＰＨ３）ガスと酸素ガスを流し
た拡散炉の中で多結晶シリコン層５とシリコン基板裏面
に同時にリンを不純物として導入した。これにより第５
図ｃに示すように数オームのシート抵抗を有する低抵抗
多結晶シリコン膜６と高濃度ｎ形拡散層９が形成され
る。次に第５図ｄのように低抵抗多結晶シリコン膜６と
シリコン酸化膜４をゲート形状にパターニングし、多結
晶シリコン膜６をマスクにして硼素および砒素を連続し
てイオン注入した。その後不純物拡散・酸化してシリコ
ン酸化膜４を表面に得ると共に、硼素と砒素のシリコン
中における拡散速度の違いからｐ形シリコン層２とｎ形
シリコン層３が形成され第５図ｅに示すようになる。最
後にソース端子取り出し部のシリコン酸化膜４を開孔し
アルミニウムでソース電極７を形成し、裏面のリン拡散
層９にはクロム−ニッケルを付着させてドレイン電極８
とし、第５図ｆに示す二重拡散形シリコンゲートＮチャ
ンネルＭＯＳＦＥＴを完成させた。
以上のように製作された二重拡散形ＭＯＳＦＥＴにおい
ても、第１の実施例同様の効果が見られ、ドレイン電極
側にリンを拡散させない従来の製造方法で製作されたＭ
ＯＳＦＥＴに比べ、４０％近いオン抵抗の低減が実現さ
れた。
ても、第１の実施例同様の効果が見られ、ドレイン電極
側にリンを拡散させない従来の製造方法で製作されたＭ
ＯＳＦＥＴに比べ、４０％近いオン抵抗の低減が実現さ
れた。
以上のように本実施例によれば、ゲート酸化膜と多結晶
シリコン膜を形成したのちドレイン電極側の多結晶シリ
コン膜と酸化膜を除去し、多結晶シリコン膜とドレイン
電極側シリコン基板に同時にリンを拡散させることによ
り、ドレイン電極とシリコン基板との接触抵抗を下げＭ
ＯＳＦＥＴのオン抵抗を低くすることができる。
シリコン膜を形成したのちドレイン電極側の多結晶シリ
コン膜と酸化膜を除去し、多結晶シリコン膜とドレイン
電極側シリコン基板に同時にリンを拡散させることによ
り、ドレイン電極とシリコン基板との接触抵抗を下げＭ
ＯＳＦＥＴのオン抵抗を低くすることができる。
なお、本実施例ではシリコン基板裏面をドレイン電極と
したが、シリコン基板裏面がソース電極となる構造でも
本発明の効果は十分に発揮される。
したが、シリコン基板裏面がソース電極となる構造でも
本発明の効果は十分に発揮される。
発明の効果 以上のように本発明は、半導体基板を酸化し、その上に
半導体膜を付着させ、片面の半導体膜と酸化膜を除去し
たのち、露出した半導体基板面と他面の半導体膜に同時
に不純物を拡散させ、半導体膜をゲート電極とし、半導
体基板面に電極を形成することにより、この電極におけ
る接触抵抗の低減をはかりＭＯＳＦＥＴのオン抵抗を低
下させることができ、その実用的効果は大なるものがあ
る。
半導体膜を付着させ、片面の半導体膜と酸化膜を除去し
たのち、露出した半導体基板面と他面の半導体膜に同時
に不純物を拡散させ、半導体膜をゲート電極とし、半導
体基板面に電極を形成することにより、この電極におけ
る接触抵抗の低減をはかりＭＯＳＦＥＴのオン抵抗を低
下させることができ、その実用的効果は大なるものがあ
る。
第１図ａ〜ｇは従来のｖ溝形ＮチャンネルＭＯＳＦＥＴ
の製造工程断面図、第２図ａ〜ｇは本発明の一実施例に
おけるｖ溝形ＮチャンネルＭＯＳＦＥＴの製造工程断面
図、第３図は従来のｖ溝形ＮチャンネルＭＯＳＦＥＴの
ドレイン静特性図、第４図は本発明のｖ溝形Ｎチャンネ
ルＭＯＳＦＥＴのドレイン静特性図、第５図ａ〜ｆは本
発明の他の実施例における二重拡散形ＮチャンネルＭＯ
ＳＦＥＴの製造工程である。 １……ｎ形シリコン基板、２……ｐ形シリコン層、３…
…ｎ形シリコン層、４……シリコン酸化膜、５……多結
晶シリコン膜、６……リンを含む多結晶シリコン膜、７
……ソース電極、８……ドレイン電極、９……高濃度リ
ン拡散層。
の製造工程断面図、第２図ａ〜ｇは本発明の一実施例に
おけるｖ溝形ＮチャンネルＭＯＳＦＥＴの製造工程断面
図、第３図は従来のｖ溝形ＮチャンネルＭＯＳＦＥＴの
ドレイン静特性図、第４図は本発明のｖ溝形Ｎチャンネ
ルＭＯＳＦＥＴのドレイン静特性図、第５図ａ〜ｆは本
発明の他の実施例における二重拡散形ＮチャンネルＭＯ
ＳＦＥＴの製造工程である。 １……ｎ形シリコン基板、２……ｐ形シリコン層、３…
…ｎ形シリコン層、４……シリコン酸化膜、５……多結
晶シリコン膜、６……リンを含む多結晶シリコン膜、７
……ソース電極、８……ドレイン電極、９……高濃度リ
ン拡散層。
Claims (2)
- 【請求項１】半導体基板の両面を酸化する工程と、前記
半導体基板に生成した酸化膜の上に半導体膜を付着させ
る工程と、前記半導体基板の一方の主面の前記半導体膜
および前記酸化膜を除去する工程と、前記一方の主面の
前記半導体基板と、他方の主面の前記半導体膜に同時に
不純物を拡散させる工程と、前記一方の主面の前記半導
体基板表面に導体膜を付着させる工程を備えたことを特
徴とする電界効果トランジスタの製造方法。 - 【請求項２】半導体基板がｎ形シリコン基板であり、半
導体膜が多結晶シリコン膜であり、不純物がリンである
ことを特徴とする特許請求の範囲第１項記載の電界効果
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59039253A JPH0654811B2 (ja) | 1984-02-29 | 1984-02-29 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59039253A JPH0654811B2 (ja) | 1984-02-29 | 1984-02-29 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60182774A JPS60182774A (ja) | 1985-09-18 |
| JPH0654811B2 true JPH0654811B2 (ja) | 1994-07-20 |
Family
ID=12547973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59039253A Expired - Fee Related JPH0654811B2 (ja) | 1984-02-29 | 1984-02-29 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0654811B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5023196A (en) * | 1990-01-29 | 1991-06-11 | Motorola Inc. | Method for forming a MOSFET with substrate source contact |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52130580A (en) * | 1976-04-27 | 1977-11-01 | Toshiba Corp | High densityintegrated circuit device |
| US4145703A (en) * | 1977-04-15 | 1979-03-20 | Supertex, Inc. | High power MOS device and fabrication method therefor |
| JPS5529173A (en) * | 1978-08-23 | 1980-03-01 | Mitsubishi Electric Corp | Impurities diffusion method |
| JPS5578568A (en) * | 1978-12-08 | 1980-06-13 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
-
1984
- 1984-02-29 JP JP59039253A patent/JPH0654811B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52130580A (en) * | 1976-04-27 | 1977-11-01 | Toshiba Corp | High densityintegrated circuit device |
| US4145703A (en) * | 1977-04-15 | 1979-03-20 | Supertex, Inc. | High power MOS device and fabrication method therefor |
| JPS5529173A (en) * | 1978-08-23 | 1980-03-01 | Mitsubishi Electric Corp | Impurities diffusion method |
| JPS5578568A (en) * | 1978-12-08 | 1980-06-13 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60182774A (ja) | 1985-09-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |