JPS61204979A - 絶縁ゲート電界効果装置を製造する方法 - Google Patents
絶縁ゲート電界効果装置を製造する方法Info
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- JPS61204979A JPS61204979A JP61043923A JP4392386A JPS61204979A JP S61204979 A JPS61204979 A JP S61204979A JP 61043923 A JP61043923 A JP 61043923A JP 4392386 A JP4392386 A JP 4392386A JP S61204979 A JPS61204979 A JP S61204979A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、第１導電型の半導体領域の表面」−においで
少なくともゲ・−１−電極を形成すべき領域に電気絶縁
層を形成し、この絶縁層の上にドープしたポリシリコン
層を付着し、少なくともグー１−電極を形成すべき領域
りにマスクを残すように−」−記ポリシリコン層のＬに
パターン化した酸化防止マスク層を設け、このマスクに
よってカバーされない１−記ポリシリコン層の熱酸化に
よって」三方ポリシリコン層から上記絶縁層を経て上記
半導体領１或ヘドープ剤を拡散し、これにより、第２の
逆のｉ１電型のソース及びドレイン領域を」１記マスク
の両側に形成し、上記マスクによって上記酸化が防止さ
れたところでは上記拡散が防止され、上記ポリシリコン
層の非酸化部分がゲート電極を形成し、そして第２の導
電型の強くドープされたソース及びドレイン部分を形成
するという段階を備えた絶縁ゲー１へ電界効果装置を製
１２１する方法に係る９更に、本発明は、］−記方法に
よって製造された電界効果装置に係る６ 従来の技術 絶縁ゲート電界効果ト・ランシスタ（ＴＧＦＥ゛■゛）
のような電界効果装置においては、グー１−電極の至近
にあるソース及びトレインゾーンが軽くドープした延長
部を有するのが好ましい。これは、チャンネル畏さが非
常に短い電界効果装置の場合に特に重要である。、＝の
ような装置の軽くドープした延長部は、ドレイン／）ｆ
１．接合部のブレークダウン電圧を高め、ホラ１−
荷電キャリアがゲート絶縁物に注入されないようにする
。
少なくともゲ・−１−電極を形成すべき領域に電気絶縁
層を形成し、この絶縁層の上にドープしたポリシリコン
層を付着し、少なくともグー１−電極を形成すべき領域
りにマスクを残すように−」−記ポリシリコン層のＬに
パターン化した酸化防止マスク層を設け、このマスクに
よってカバーされない１−記ポリシリコン層の熱酸化に
よって」三方ポリシリコン層から上記絶縁層を経て上記
半導体領１或ヘドープ剤を拡散し、これにより、第２の
逆のｉ１電型のソース及びドレイン領域を」１記マスク
の両側に形成し、上記マスクによって上記酸化が防止さ
れたところでは上記拡散が防止され、上記ポリシリコン
層の非酸化部分がゲート電極を形成し、そして第２の導
電型の強くドープされたソース及びドレイン部分を形成
するという段階を備えた絶縁ゲー１へ電界効果装置を製
１２１する方法に係る９更に、本発明は、］−記方法に
よって製造された電界効果装置に係る６ 従来の技術 絶縁ゲート電界効果ト・ランシスタ（ＴＧＦＥ゛■゛）
のような電界効果装置においては、グー１−電極の至近
にあるソース及びトレインゾーンが軽くドープした延長
部を有するのが好ましい。これは、チャンネル畏さが非
常に短い電界効果装置の場合に特に重要である。、＝の
ような装置の軽くドープした延長部は、ドレイン／）ｆ
１．接合部のブレークダウン電圧を高め、ホラ１−
荷電キャリアがゲート絶縁物に注入されないようにする
。
上記（−７八方法は、１９７９年ＩＥＤＭの第５１３５
−５８８αに掲載されたゴトー（Ｇｏｔｏ）氏等の「選
択的に酸化したポリシリコンによる新規な自己整列ソー
ス／ドレイン拡散技術（Ａ ｎｅｔａ ｓｅｌ、ｆ−「
〕ｌｉｇｎｅｄ ３ｏｕｒｃｅ／ｄｒａｉｎ ｄｉｆｆ
ｕｓｉｏｎ ｔｅｃｈｎｎｇｏｇｙ）Ｊど！ｙ、１１す
る論ツニから明らかである。この公知技術に才？いＣは
ポリシリコン層を付着する耐にソース及びドレインの
窓が絶縁層にエツチングされて）、。
−５８８αに掲載されたゴトー（Ｇｏｔｏ）氏等の「選
択的に酸化したポリシリコンによる新規な自己整列ソー
ス／ドレイン拡散技術（Ａ ｎｅｔａ ｓｅｌ、ｆ−「
〕ｌｉｇｎｅｄ ３ｏｕｒｃｅ／ｄｒａｉｎ ｄｉｆｆ
ｕｓｉｏｎ ｔｅｃｈｎｎｇｏｇｙ）Ｊど！ｙ、１１す
る論ツニから明らかである。この公知技術に才？いＣは
ポリシリコン層を付着する耐にソース及びドレインの
窓が絶縁層にエツチングされて）、。
次いで、ポリシリコン層を付着した後、上記のマスク層
を上記の窓の上に設けそして酸化を行って弱くドープし
た及び強くドープしたソース及びドレイン部分を形成す
る。
を上記の窓の上に設けそして酸化を行って弱くドープし
た及び強くドープしたソース及びドレイン部分を形成す
る。
発明が解決しようとする問題点
この方法は、」；配意を形成するためのマスキング段階
と、これら窓の真上にマスク層を設けるためのより厳密
な位置設定段階とを必要とする。
と、これら窓の真上にマスク層を設けるためのより厳密
な位置設定段階とを必要とする。
更に１強くドープしたソース／ドＩメイン部分のドープ
剤は、弱くドープした部分のドープ剤に拘りなく選択す
ることができない。これらは、再現性を良くするために
位置設定段階の数をできるだけ少なくしなければならな
いだけでなく所要の深さ及びドープ密度のソース及びド
レイン領域を形成できるようにするためにドープ剤を自
由に選択できねばならないような非常に大規模な集積に
おいては、甚だ欠点となる。
剤は、弱くドープした部分のドープ剤に拘りなく選択す
ることができない。これらは、再現性を良くするために
位置設定段階の数をできるだけ少なくしなければならな
いだけでなく所要の深さ及びドープ密度のソース及びド
レイン領域を形成できるようにするためにドープ剤を自
由に選択できねばならないような非常に大規模な集積に
おいては、甚だ欠点となる。
問題点を解決するための手段
そこで、本発明の目的は、軽くドープした非常に短いソ
ース及びドレイン延長部を有する高度な自己整列性の絶
縁ゲート電界効果トランジスタを製造する非常に再現性
の高い方法を提供することである。
ース及びドレイン延長部を有する高度な自己整列性の絶
縁ゲート電界効果トランジスタを製造する非常に再現性
の高い方法を提供することである。
本発明によれば、前記の方法において、前記の熱酸化を
続けて５上記マスクの縁の下に横方向に酸化されたポリ
シリコン部分を形成し、この横方向に酸化された部分の
下に上記拡散により軽くドープしたソース及びドレイン
延長部を形成し、上記の横方向に酸化された部分が上記
マスクによってエツチングから保護されるようにして上
記の酸化されたポリシリコン及び上記絶縁層の下の部分
をエツチング除去し、これにより、上記ソース及びドレ
イン領域の一部分を露出させ、その後、この露出したソ
ース及びドレイン領域の一部分にイオンをインプランテ
ーシ五ンして１強くドープしたソース及びドレイン部分
を形成し、上記マスク及び上記横方向に酸化された部分
は、このイオンインプランテーシミン中に上記の軽くド
ープされた延長部をシールドすることを特徴とする方法
が提供される。
続けて５上記マスクの縁の下に横方向に酸化されたポリ
シリコン部分を形成し、この横方向に酸化された部分の
下に上記拡散により軽くドープしたソース及びドレイン
延長部を形成し、上記の横方向に酸化された部分が上記
マスクによってエツチングから保護されるようにして上
記の酸化されたポリシリコン及び上記絶縁層の下の部分
をエツチング除去し、これにより、上記ソース及びドレ
イン領域の一部分を露出させ、その後、この露出したソ
ース及びドレイン領域の一部分にイオンをインプランテ
ーシ五ンして１強くドープしたソース及びドレイン部分
を形成し、上記マスク及び上記横方向に酸化された部分
は、このイオンインプランテーシミン中に上記の軽くド
ープされた延長部をシールドすることを特徴とする方法
が提供される。
本発明のその他の目的、特徴及び効果は、添付図面を参
照した以下の詳細な説明及び特許請求の範囲から明らか
となろう。
照した以下の詳細な説明及び特許請求の範囲から明らか
となろう。
実施例
添付図面は、単に概略的なものであって、正しいスケー
ルではない。これは、特に、図示された装置の素子の厚
みについて云えることである。
ルではない。これは、特に、図示された装置の素子の厚
みについて云えることである。
種々の図面を通じて対応する部分は同じ参照番号で示し
である。同じ導電型の半導体領域は、同じ方向の斜線で
示しである。
である。同じ導電型の半導体領域は、同じ方向の斜線で
示しである。
第１図は、本発明により形成される装置を、本発明の方
法を実施する際の中間段階において示す図である０本発
明の方法は、この場合ｐ型シリコンとして選択された半
導体本体１１から出発する。然し乍ら、ｎ型導電性の本
体も使用できることが当業者に明らかであろう。次いで
、例えば、熱分解酸化及びエツチングや、シリコンの局
部酸化（ＬＯＧＯ８）のような既知の方法を用いること
により、厚さ約１ミクロンのシリコン酸化物の層１３が
表面１５の一部分を取り巻くように本体１１上に設けら
れる。半導体本体１１の表面１５は、これも又シリコン
酸化物である電気絶縁層１７により約２００ないし５０
０人の厚みに覆われる。これによりゲート酸化物が形成
され、これは例えば、熱酸化によって得られる。次いで
、厚さ０．１５ないし０．２５ミクロンの多結晶シリコ
ン層１９が、ガス状シリコン化合物の分解といった典型
的なやり方で絶縁層１７及び電界酸化物１３の上に付着
される。このポリシリコン層１９は、燐のようなｎ型ド
ープ剤でドープされるが、他の形式のドープ剤も使用で
きる。この目的のためのドープ源としては、オキシ塩化
物燐（ＰＯＣｌ、）が現在好ましいとされている。（こ
の方法がｎ型本体で出発する場合には、ホウ素のような
ｐ型ドープ剤が使用されることが明らかである。）半導
体技術において良く知られているように、厚み０．０５
ミクロンの酸化シリコンのＪ５２１をＪｖ！ｌ１９の上
に任意に設けることができる。この層２１の上には、低
圧化学蒸着により、厚み０．０８ないし０．２ミクロン
の窒化シリコン層２３が設けられる。半導体技術におい
て一般に使用されている写真平版エツチング方法により
、ホトラッカ（図示せず）の層をマスクとして使用する
ようにして層２１及び２３に成る種のパターンが与えら
れる。窒化シリコンについてはエツチング剤として燐酸
を使用することができ、酸化シリコンについてはエツチ
ング剤としてフッ化水素酸を含む溶液を使用することが
できる。この方法のこの点においては、第１図に示すよ
うな装置が得られる。
法を実施する際の中間段階において示す図である０本発
明の方法は、この場合ｐ型シリコンとして選択された半
導体本体１１から出発する。然し乍ら、ｎ型導電性の本
体も使用できることが当業者に明らかであろう。次いで
、例えば、熱分解酸化及びエツチングや、シリコンの局
部酸化（ＬＯＧＯ８）のような既知の方法を用いること
により、厚さ約１ミクロンのシリコン酸化物の層１３が
表面１５の一部分を取り巻くように本体１１上に設けら
れる。半導体本体１１の表面１５は、これも又シリコン
酸化物である電気絶縁層１７により約２００ないし５０
０人の厚みに覆われる。これによりゲート酸化物が形成
され、これは例えば、熱酸化によって得られる。次いで
、厚さ０．１５ないし０．２５ミクロンの多結晶シリコ
ン層１９が、ガス状シリコン化合物の分解といった典型
的なやり方で絶縁層１７及び電界酸化物１３の上に付着
される。このポリシリコン層１９は、燐のようなｎ型ド
ープ剤でドープされるが、他の形式のドープ剤も使用で
きる。この目的のためのドープ源としては、オキシ塩化
物燐（ＰＯＣｌ、）が現在好ましいとされている。（こ
の方法がｎ型本体で出発する場合には、ホウ素のような
ｐ型ドープ剤が使用されることが明らかである。）半導
体技術において良く知られているように、厚み０．０５
ミクロンの酸化シリコンのＪ５２１をＪｖ！ｌ１９の上
に任意に設けることができる。この層２１の上には、低
圧化学蒸着により、厚み０．０８ないし０．２ミクロン
の窒化シリコン層２３が設けられる。半導体技術におい
て一般に使用されている写真平版エツチング方法により
、ホトラッカ（図示せず）の層をマスクとして使用する
ようにして層２１及び２３に成る種のパターンが与えら
れる。窒化シリコンについてはエツチング剤として燐酸
を使用することができ、酸化シリコンについてはエツチ
ング剤としてフッ化水素酸を含む溶液を使用することが
できる。この方法のこの点においては、第１図に示すよ
うな装置が得られる。
次いで、酸化雰囲気中で熱処理を行うことによりポリシ
リコン層１９が酸化される。これにより、ポリシリコン
が酸化されて、酸化物層２５が形成される。又、ポリシ
リコン層からのｎ型ドープ剤が絶縁層１７を経て窒化物
層２３により形成されたマスクの両側で半導体本体１１
へ拡散され、ソース及びドレイン領域２７及び２９が形
成される。半導体本体１１の抵抗率、酸化温度及び時間
、ポリシリコンの厚み及び抵抗率を適切に選択すること
により、ソース及びドレイン領域２７及び２１）そして
マスク２３の下の横方向の酸化及び拡散部分の所望の接
合深さが適当に制御される。例えば、薄いゲート酸化物
の場合には、あまりに深い接合が形成されないように９
００℃のような低い温度の高圧ポリシリコン酸化を使用
することができる。ポリシリコンの酸化によって接合製
形成するこのプロセスは公知であり、第２図に示すよう
に軽くド・プした延長部（４５，４６）を有するソース
及びドレイン領域（２７，２９）が形成さ７．れる。マ
スイア２：Ｊのもとで行われる横方向の酸化の程度４で
制御４″ることにより、ゲーＩ−電極１９Ｑ）ザ・イズ
をなめ決定することが′７′−きる、酸化の役７窒化物
層２３をマスクとして用いて非等方性反応イオンエツチ
ングが行われる。この、４′、ツチ゛、／、 ／１′中
、横方向に酸化された区分５即ちスペーサ：ａｉ（第３
図）は、マスク２３によってエツチングから、保護され
る。明らかなように５マスク２３に、よって保護されな
い絶縁層１．７は エツチング除去されて、ソース及び
ドレイン領域２゛７及び２９の上面３２及び３４が露出
される。この露出したソース及びドレイン領域にｅ素が
イオンインプランテーションされ、ｎ＋導電型の強くド
ープされた領域（５０，５１）が形成さｈる。
リコン層１９が酸化される。これにより、ポリシリコン
が酸化されて、酸化物層２５が形成される。又、ポリシ
リコン層からのｎ型ドープ剤が絶縁層１７を経て窒化物
層２３により形成されたマスクの両側で半導体本体１１
へ拡散され、ソース及びドレイン領域２７及び２９が形
成される。半導体本体１１の抵抗率、酸化温度及び時間
、ポリシリコンの厚み及び抵抗率を適切に選択すること
により、ソース及びドレイン領域２７及び２１）そして
マスク２３の下の横方向の酸化及び拡散部分の所望の接
合深さが適当に制御される。例えば、薄いゲート酸化物
の場合には、あまりに深い接合が形成されないように９
００℃のような低い温度の高圧ポリシリコン酸化を使用
することができる。ポリシリコンの酸化によって接合製
形成するこのプロセスは公知であり、第２図に示すよう
に軽くド・プした延長部（４５，４６）を有するソース
及びドレイン領域（２７，２９）が形成さ７．れる。マ
スイア２：Ｊのもとで行われる横方向の酸化の程度４で
制御４″ることにより、ゲーＩ−電極１９Ｑ）ザ・イズ
をなめ決定することが′７′−きる、酸化の役７窒化物
層２３をマスクとして用いて非等方性反応イオンエツチ
ングが行われる。この、４′、ツチ゛、／、 ／１′中
、横方向に酸化された区分５即ちスペーサ：ａｉ（第３
図）は、マスク２３によってエツチングから、保護され
る。明らかなように５マスク２３に、よって保護されな
い絶縁層１．７は エツチング除去されて、ソース及び
ドレイン領域２゛７及び２９の上面３２及び３４が露出
される。この露出したソース及びドレイン領域にｅ素が
イオンインプランテーションされ、ｎ＋導電型の強くド
ープされた領域（５０，５１）が形成さｈる。
その結果、ソース及びドレイン領域は、スペーサ：３１
のドにｎ−導電型の延長部（４５，４６）を４７ シそ
して却４定の接触面域にｎ＋４電型の領域を有するよう
に形成される。（ｐ型のソース及びド１メイン領域がｎ
型の本体に形成される場合には。
のドにｎ−導電型の延長部（４５，４６）を４７ シそ
して却４定の接触面域にｎ＋４電型の領域を有するよう
に形成される。（ｐ型のソース及びド１メイン領域がｎ
型の本体に形成される場合には。
ホウ素のようなＰ＋４電型のドープ剤がイオンインプラ
ンテーション段階で使用される。）ケイ酸部ガラス３３
が装置全体の−に部に付着される。公知のやり方で大き
めのマスクを使用することによりこのガラスに接触開目
がユ、ツチン４．１さ」する。次いで、この慎触開口に
アルミニウムシリコン３５が付着され、ソース及びド１
メイン領域に直接的な電気的接触が形成される。写真平
版プロセスを用いて不所望なアルミニウムをエツチング
除去することにより、第４図に示す装置が形成される。
ンテーション段階で使用される。）ケイ酸部ガラス３３
が装置全体の−に部に付着される。公知のやり方で大き
めのマスクを使用することによりこのガラスに接触開目
がユ、ツチン４．１さ」する。次いで、この慎触開口に
アルミニウムシリコン３５が付着され、ソース及びド１
メイン領域に直接的な電気的接触が形成される。写真平
版プロセスを用いて不所望なアルミニウムをエツチング
除去することにより、第４図に示す装置が形成される。
金属化の前にケイ化物の層を追加することが所望され？
）場合には、第５図１．：示すような装置が形成されど
）。第：３図の中間装置で出発しで、ソース及びド１メ
インの接触面域３２及び３４上に薄い酸化物が成長され
る。次いで、窒化シリコン層２３がエツチング除去され
る。ソース及びドレイン接触面域３２及び３４並びに任
意のパッド酸化物２１ （第１図）の−にの薄い酸化物
もエツチング除去される。好ましい実施例においては５
．その後、ソース及びド１ツインの接触面域とゲート・
］、９の１ユＬこチタンが付着され、第５図に示すケイ
化物層：３７が形成さＪｌ、＋る。次いで、このケイ化
物の上じ簿い酸化物４１が成長される７その後、１゛、
の薄い酸化物層の一ヒに窒化シリコン４１が成長される
。ホト１ノジス１への大きめのマスクにより、第５図に
、示すようにパターン化された窒化シリコン３９及び酸
化物Ｍ４１を残すように、窒化シリコン７及び薄い酸化
物層が両方とＩＪエツチング除去される。このエツチン
グの後、ケイ酸燐ガラス３３が装置に（＝Ｊ着３され、
接ＭＩ面域を露出するようにエツチング９′！れる。そ
の後、アルミニウムシリコン接触部３５が公知の方法で
付着される。
）場合には、第５図１．：示すような装置が形成されど
）。第：３図の中間装置で出発しで、ソース及びド１メ
インの接触面域３２及び３４上に薄い酸化物が成長され
る。次いで、窒化シリコン層２３がエツチング除去され
る。ソース及びドレイン接触面域３２及び３４並びに任
意のパッド酸化物２１ （第１図）の−にの薄い酸化物
もエツチング除去される。好ましい実施例においては５
．その後、ソース及びド１ツインの接触面域とゲート・
］、９の１ユＬこチタンが付着され、第５図に示すケイ
化物層：３７が形成さＪｌ、＋る。次いで、このケイ化
物の上じ簿い酸化物４１が成長される７その後、１゛、
の薄い酸化物層の一ヒに窒化シリコン４１が成長される
。ホト１ノジス１への大きめのマスクにより、第５図に
、示すようにパターン化された窒化シリコン３９及び酸
化物Ｍ４１を残すように、窒化シリコン７及び薄い酸化
物層が両方とＩＪエツチング除去される。このエツチン
グの後、ケイ酸燐ガラス３３が装置に（＝Ｊ着３され、
接ＭＩ面域を露出するようにエツチング９′！れる。そ
の後、アルミニウムシリコン接触部３５が公知の方法で
付着される。
以上のバ；♂明から、ここに開示する自己整列式の方法
により、ＮＭＯ８，ＰＭＯ８及びＣＭ、 ＯＳ装置を’
ＩＳ ｉｆ’ｌｔ ｉ″Ａきることが当業者に明らかで
あろう２上記の方法及び装置に対する種々の変更が当業
者に明らかであろうから、上記の構成は、本発明を解説
するためのものに過ぎず、本発明をこれに限定するもの
ではないことを理解されたい。特に、本体１１は、シリ
コン以外の半導体材料で構成することができる。
により、ＮＭＯ８，ＰＭＯ８及びＣＭ、 ＯＳ装置を’
ＩＳ ｉｆ’ｌｔ ｉ″Ａきることが当業者に明らかで
あろう２上記の方法及び装置に対する種々の変更が当業
者に明らかであろうから、上記の構成は、本発明を解説
するためのものに過ぎず、本発明をこれに限定するもの
ではないことを理解されたい。特に、本体１１は、シリ
コン以外の半導体材料で構成することができる。
第１図は、本発明による中間製造段階における装置の断
面図、 第２図は、第１図の装置をその後の製造段階において示
した断面図３、 第３図は、第１図及び第２図の装置を更に後の製造段階
において示した断面図、 第４図は、第３図の装置を成る形式の金属化の後に示し
た断面図、そして 第５図は、第３図の装置を別の形式の金属化の後に示し
た断面図である。 １１・・・半導体本体 １３・・・酸化シリコンの層 １５・・・表面 １７・・・電気絶縁層１９・・・多
結晶シリコン層（ポリシリコン層）２１・・・酸化シリ
コン層 ２３・・・窒化シリコン層 ２５・・・酸化物層 ２７．２９・・・ソース及びドレイン領域３１・・・ス
ペーサ ３３・・・ケイ酸燐ガラス ３５・・・アルミニウムシリコン ３９・・・パターン化された窒化シリコン４１・・・薄
い酸化物 ４５．４６・・・軽くドープした延長部５０．５１・・
・強くドープした領域 ＦＩ６．１ Ｆ１６．２ ＦＩＯ，３
面図、 第２図は、第１図の装置をその後の製造段階において示
した断面図３、 第３図は、第１図及び第２図の装置を更に後の製造段階
において示した断面図、 第４図は、第３図の装置を成る形式の金属化の後に示し
た断面図、そして 第５図は、第３図の装置を別の形式の金属化の後に示し
た断面図である。 １１・・・半導体本体 １３・・・酸化シリコンの層 １５・・・表面 １７・・・電気絶縁層１９・・・多
結晶シリコン層（ポリシリコン層）２１・・・酸化シリ
コン層 ２３・・・窒化シリコン層 ２５・・・酸化物層 ２７．２９・・・ソース及びドレイン領域３１・・・ス
ペーサ ３３・・・ケイ酸燐ガラス ３５・・・アルミニウムシリコン ３９・・・パターン化された窒化シリコン４１・・・薄
い酸化物 ４５．４６・・・軽くドープした延長部５０．５１・・
・強くドープした領域 ＦＩ６．１ Ｆ１６．２ ＦＩＯ，３
Claims (8)
- （１）第１導電型の半導体領域の表面上において少なく
ともゲート電極を形成すべき面域に電気絶縁層を形成し
、この絶縁層の上にドープしたポリシリコン層を付着し
、少なくともゲート電極を形成すべき面域上にマスクを
残すように上記ポリシリコン層の上にパターン化した酸
化防止マスク層を設け、このマスクによってカバーされ
ない上記ポリシリコン層の熱酸化により上記ポリシリコ
ン層から上記絶縁層を経て上記半導体領域へドープ剤を
拡散して、第２の逆の導電型のソース及びドレイン領域
を上記マスクの両側に形成し、上記マスクによって上記
酸化が防止されたところでは上記拡散が防止され、上記
ポリシリコン層の非酸化部分がゲート電極を形成し、そ
して第２の導電型の強くドープされたソース及びドレイ
ン領域を形成するという段階を備えた絶縁ゲート電界効
果装置を製造する方法において、前記の熱酸化を続けて
、上記マスクの縁の下に横方向に酸化されたポリシリコ
ン部分を形成し、この横方向に酸化された部分の下に上
記拡散により軽くドープしたソース及びドレイン延長部
を形成し、上記の横方向に酸化された部分が上記マスク
によってエッチングから保護されるようにして上記の酸
化されたポリシリコン及び上記絶縁層の下の部分をエッ
チング除去し、これにより、上記ソース及びドレイン領
域の一部分を露出させ、その後、この露出したソース及
びドレイン領域の一部分にイオンをインプランテーシヨ
ンして、上記強くドープしたソース及びドレイン部分を
形成し、上記マスク及び上記横方向に酸化された部分は
、このイオンインプランテーション中に上記の軽くドー
プされた延長部をシールドすることを特徴とする方法。 - （２）上記ソース及びドレイン領域は、上記絶縁層より
も厚い電界酸化物層によって取り巻かれ、境界が定めら
れる特許請求の範囲第（１）項に記載の方法。 - （３）上記エッチング段階は、プラズマエッチングによ
って行う特許請求の範囲第（１）項又は第（２）項に記
載の方法。 - （４）上記イオンインプランテーション段階の後に、マ
スク層をエッチング除去し、その後、露出したソース及
びドレイン領域の一部分とゲート電極とに金属を付着し
て加熱し、金属ケイ化物層を形成する特許請求の範囲の
前記各項いずれかに記載の方法。 - （５）上記マスク層は、窒化シリコンより成る特許請求
の範囲の前記各項いずれかに記載の方法。 - （６）上記ポリシリコン層は、燐がドープされる特許請
求の範囲の前記各項いずれかに記載の方法。 - （７）上記インプランテーシヨンは、砒素イオンで行な
う特許請求の範囲の前記各項いずれかに記載の方法。 - （８）上記ポリシリコン層はホウ素がドープされ、上記
インプランテーシヨンは、ホウ素イオンで行なう特許請
求の範囲第（１）項ないし第（５）項のいずれかに記載
の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/708,192 US4653173A (en) | 1985-03-04 | 1985-03-04 | Method of manufacturing an insulated gate field effect device |
| US708192 | 1985-03-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61204979A true JPS61204979A (ja) | 1986-09-11 |
| JPH0573054B2 JPH0573054B2 (ja) | 1993-10-13 |
Family
ID=24844758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61043923A Granted JPS61204979A (ja) | 1985-03-04 | 1986-02-28 | 絶縁ゲート電界効果装置を製造する方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4653173A (ja) |
| EP (1) | EP0193992B1 (ja) |
| JP (1) | JPS61204979A (ja) |
| DE (1) | DE3682518D1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1213234B (it) * | 1984-10-25 | 1989-12-14 | Sgs Thomson Microelectronics | Procedimento perfezionato per la fabbricazione di dispositivi a semiconduttore dmos. |
| US5023690A (en) * | 1986-10-24 | 1991-06-11 | Texas Instruments Incorporated | Merged bipolar and complementary metal oxide semiconductor transistor device |
| US4753896A (en) * | 1986-11-21 | 1988-06-28 | Texas Instruments Incorporated | Sidewall channel stop process |
| JPH01175260A (ja) * | 1987-12-29 | 1989-07-11 | Nec Corp | 絶縁ゲート電界効果トランジスタの製造方法 |
Family Cites Families (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3764413A (en) * | 1970-11-25 | 1973-10-09 | Nippon Electric Co | Method of producing insulated gate field effect transistors |
| US4074304A (en) * | 1974-10-04 | 1978-02-14 | Nippon Electric Company, Ltd. | Semiconductor device having a miniature junction area and process for fabricating same |
| US4016587A (en) * | 1974-12-03 | 1977-04-05 | International Business Machines Corporation | Raised source and drain IGFET device and method |
| US4080179A (en) * | 1975-04-17 | 1978-03-21 | Winston Boyer | Colloidal magnesium suspension in critical low concentration in motor gasoline and method of preparation |
| US4063973A (en) * | 1975-11-10 | 1977-12-20 | Tokyo Shibaura Electric Co., Ltd. | Method of making a semiconductor device |
| JPS52128804A (en) * | 1976-04-22 | 1977-10-28 | Stanley Electric Co Ltd | Electrolytic recovery of metal |
| JPS52141580A (en) * | 1976-05-20 | 1977-11-25 | Matsushita Electric Ind Co Ltd | Manufacture of mos-type semiconductor device |
| JPS5323579A (en) * | 1976-08-17 | 1978-03-04 | Matsushita Electric Ind Co Ltd | Production of semiconductor device |
| NL7710635A (nl) * | 1977-09-29 | 1979-04-02 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting. |
| JPS54147789A (en) * | 1978-05-11 | 1979-11-19 | Matsushita Electric Ind Co Ltd | Semiconductor divice and its manufacture |
| US4477962A (en) * | 1978-05-26 | 1984-10-23 | Rockwell International Corporation | Process for and structure of high density VLSI circuits, having self-aligned gates and contacts for FET devices and conducting lines |
| US4285117A (en) * | 1979-09-06 | 1981-08-25 | Teletype Corporation | Method of manufacturing a device in a silicon wafer |
| JPS57102071A (en) * | 1980-12-17 | 1982-06-24 | Toshiba Corp | Manufacture of semiconductor device |
| US4366613A (en) * | 1980-12-17 | 1983-01-04 | Ibm Corporation | Method of fabricating an MOS dynamic RAM with lightly doped drain |
| JPS57207373A (en) * | 1981-06-15 | 1982-12-20 | Nec Corp | Manufacture of semiconductor device |
| JPS57207375A (en) * | 1981-06-15 | 1982-12-20 | Nec Corp | Manufacture of semiconductor device |
| JPS57207374A (en) * | 1981-06-15 | 1982-12-20 | Nec Corp | Manufacture of semiconductor device |
| US4441247A (en) * | 1981-06-29 | 1984-04-10 | Intel Corporation | Method of making MOS device by forming self-aligned polysilicon and tungsten composite gate |
| JPS5897869A (ja) * | 1981-12-08 | 1983-06-10 | Toshiba Corp | 半導体装置の製造方法 |
| CA1198226A (en) * | 1982-06-01 | 1985-12-17 | Eliezer Kinsbron | Method for manufacturing a semiconductor device |
| NL8202686A (nl) * | 1982-07-05 | 1984-02-01 | Philips Nv | Werkwijze ter vervaardiging van een veldeffektinrichting met geisoleerde stuurelektrode, en inrichting vervaardigd volgens de werkwijze. |
| US4536944A (en) * | 1982-12-29 | 1985-08-27 | International Business Machines Corporation | Method of making ROM/PLA semiconductor device by late stage personalization |
| JPS59138379A (ja) * | 1983-01-27 | 1984-08-08 | Toshiba Corp | 半導体装置の製造方法 |
| NL8301262A (nl) * | 1983-04-11 | 1984-11-01 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting, waarbij met behulp van ionenimplantatie patronen worden aangebracht in een laag siliciumnitride. |
| US4503601A (en) * | 1983-04-18 | 1985-03-12 | Ncr Corporation | Oxide trench structure for polysilicon gates and interconnects |
| JPS6072272A (ja) * | 1983-09-28 | 1985-04-24 | Toshiba Corp | 半導体装置の製造方法 |
| US4512073A (en) * | 1984-02-23 | 1985-04-23 | Rca Corporation | Method of forming self-aligned contact openings |
| US4563805A (en) * | 1984-03-08 | 1986-01-14 | Standard Telephones And Cables, Plc | Manufacture of MOSFET with metal silicide contact |
-
1985
- 1985-03-04 US US06/708,192 patent/US4653173A/en not_active Expired - Fee Related
-
1986
- 1986-02-28 EP EP86200307A patent/EP0193992B1/en not_active Expired
- 1986-02-28 DE DE8686200307T patent/DE3682518D1/de not_active Expired - Lifetime
- 1986-02-28 JP JP61043923A patent/JPS61204979A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| EP0193992A3 (en) | 1988-03-23 |
| EP0193992A2 (en) | 1986-09-10 |
| DE3682518D1 (de) | 1992-01-02 |
| JPH0573054B2 (ja) | 1993-10-13 |
| EP0193992B1 (en) | 1991-11-21 |
| US4653173A (en) | 1987-03-31 |
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