JPS5897869A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置、特に絶縁ダート型電界、効果半導
体装置の製造方法ＫＩ！する。
体装置の製造方法ＫＩ！する。
ＭＯ８型半導体装置に代表される絶縁ダート型電界効果
半導体装置の最近における素子の微細化および高密度化
傾向には極めてめざましいものがある。しかし、一方で
は素子の微細化に伴ってショートチャンネル効果および
７母ンチスルー等による不都合な問題が顕在化している
。この間の事情を説明すれば次の通シである。
半導体装置の最近における素子の微細化および高密度化
傾向には極めてめざましいものがある。しかし、一方で
は素子の微細化に伴ってショートチャンネル効果および
７母ンチスルー等による不都合な問題が顕在化している
。この間の事情を説明すれば次の通シである。
最初に、ｎチャンネルのＭＯ８型半導体装置を例として
、素子の微細化されたＭＯ８型半導体装置の従来の製造
方法を概略的に説明する。
、素子の微細化されたＭＯ８型半導体装置の従来の製造
方法を概略的に説明する。
（１）まず、ｐ型半導体基板１に選択酸化を施してフィ
ールド酸部膜２に囲まれた素子領域を形成する。続いて
、素子領域のチャンネル領域予定部上にダート酸化膜３
を介して多結晶シリコン層からなるダート電極４をノ々
ターンニングする（第１図（、）図示）。
ールド酸部膜２に囲まれた素子領域を形成する。続いて
、素子領域のチャンネル領域予定部上にダート酸化膜３
を介して多結晶シリコン層からなるダート電極４をノ々
ターンニングする（第１図（、）図示）。
（１１）次に、ｆ−）電極４をマスクとして素子領域に
燐等のｎ型不純物をドーピングすることにより、ｎ型の
ソースおよびドレイン領域５゜６をセルファラインで形
成する（同図（ｂ）図示）。
燐等のｎ型不純物をドーピングすることにより、ｎ型の
ソースおよびドレイン領域５゜６をセルファラインで形
成する（同図（ｂ）図示）。
上記のようにダート電極４に融点の高い多結晶シリコン
層を用いることによシソースおよびドレイン領域５，６
を自己整合で形成する謂所セルファライングロセスは、
マスク合せの余裕度を見込む必要がないため素子の微細
化に有利であシ、チャンネル長の短いＭＯ８型半導体装
置の製造方法として一般に用いられている。
層を用いることによシソースおよびドレイン領域５，６
を自己整合で形成する謂所セルファライングロセスは、
マスク合せの余裕度を見込む必要がないため素子の微細
化に有利であシ、チャンネル長の短いＭＯ８型半導体装
置の製造方法として一般に用いられている。
ところで、ソースおよびドレイン領域５，６け最終的Ｖ
Ｃ０，５〜１．５μｍの拡散深度となるように形成され
るが、不純物の拡散は尋方的であるから、内領域５，６
はセルファラインで形成した場合にも図示のようにダー
ト電極４下に侵入して形成される。この結果、実効チャ
ンネル長が設計チャンネル長よりも短かくなって、閾値
電圧が所定の値よシも低くなる新組ショートチャンネル
効果を生じるととＫなる。現在のようにチャンネル長が
２μｍ以下寸で微細化された素子ではこのシ、−トチヤ
ンネル効果が顕著に現われ、ダート電極４の僅かの寸法
差を反映して閾値電圧が大きくばらつき、装置の信頼性
が低下するという問題が生じる。また、素子が微細化さ
れるとドレイン領域６による空乏層とソース領域５によ
る空乏層とがつながってしまい、ｆ−ト電極４に電圧を
印加しないにもかかわらず素子が導通状態になってしま
う新開パンチスルー現象も生じ易い。そして、上述の理
由で実効チャンネル長が短縮されれば・臂ンチスルー現
象は更に生じ易くなり、装置の信頼性上極めて重大な問
題となる。
Ｃ０，５〜１．５μｍの拡散深度となるように形成され
るが、不純物の拡散は尋方的であるから、内領域５，６
はセルファラインで形成した場合にも図示のようにダー
ト電極４下に侵入して形成される。この結果、実効チャ
ンネル長が設計チャンネル長よりも短かくなって、閾値
電圧が所定の値よシも低くなる新組ショートチャンネル
効果を生じるととＫなる。現在のようにチャンネル長が
２μｍ以下寸で微細化された素子ではこのシ、−トチヤ
ンネル効果が顕著に現われ、ダート電極４の僅かの寸法
差を反映して閾値電圧が大きくばらつき、装置の信頼性
が低下するという問題が生じる。また、素子が微細化さ
れるとドレイン領域６による空乏層とソース領域５によ
る空乏層とがつながってしまい、ｆ−ト電極４に電圧を
印加しないにもかかわらず素子が導通状態になってしま
う新開パンチスルー現象も生じ易い。そして、上述の理
由で実効チャンネル長が短縮されれば・臂ンチスルー現
象は更に生じ易くなり、装置の信頼性上極めて重大な問
題となる。
上記ショートチャンネル効果および／４’ンチスルー現
象を同時に抑制する最も有効な方法は、ソースおよびド
レイン領域ｓａ６％、拡散層の拡散深度を浅することに
よシ、ソースおよびドレイン領域５．６のダート電極下
への侵入を抑制して実効チャンネル長の短縮を防止する
ことである。しかしながら、拡散層の深さを全体的に浅
くすれば拡散層の抵抗が高くなシ、回路動作に必要な電
流値が得られなかったシ、或いは回路の動作速度が遅く
なるといった別の問題を生じることになる。
象を同時に抑制する最も有効な方法は、ソースおよびド
レイン領域ｓａ６％、拡散層の拡散深度を浅することに
よシ、ソースおよびドレイン領域５．６のダート電極下
への侵入を抑制して実効チャンネル長の短縮を防止する
ことである。しかしながら、拡散層の深さを全体的に浅
くすれば拡散層の抵抗が高くなシ、回路動作に必要な電
流値が得られなかったシ、或いは回路の動作速度が遅く
なるといった別の問題を生じることになる。
本発明は上述の事情に鑑みてなされたもので、拡散層の
抵抗増大を招くととなくショートチャンネル効果および
パンチスルー現象を抑制することができる半導体装置の
製造方法を捷供するものである。
抵抗増大を招くととなくショートチャンネル効果および
パンチスルー現象を抑制することができる半導体装置の
製造方法を捷供するものである。
即ち、本発明は、第一導電型の半導体基板に素子領域を
形成する工程と、該素子領域のチャンネル領域予定部上
にダート絶縁膜を介してダート電極を形成する工程と、
第２導電型の不純物を含む拡散源層を全面に堆積する工
程と、全面に酸素の拡散を抑制する被膜を堆積してこれ
をノやターンニングすることによシ、前６己ダート電極
の両端部外側近傍において前記拡散源層上を被覆する酸
素拡散抑制膜／Ｊ？ターンを形成する工程と、酸化性雰
囲気下での熱処理によシ前記拡散源層から第２導電型不
純物の熱拡散を行なりてソース領域およびドレイン領域
を形成する工程とを具備したことを特徴とする半導体装
置の製造方法である。
形成する工程と、該素子領域のチャンネル領域予定部上
にダート絶縁膜を介してダート電極を形成する工程と、
第２導電型の不純物を含む拡散源層を全面に堆積する工
程と、全面に酸素の拡散を抑制する被膜を堆積してこれ
をノやターンニングすることによシ、前６己ダート電極
の両端部外側近傍において前記拡散源層上を被覆する酸
素拡散抑制膜／Ｊ？ターンを形成する工程と、酸化性雰
囲気下での熱処理によシ前記拡散源層から第２導電型不
純物の熱拡散を行なりてソース領域およびドレイン領域
を形成する工程とを具備したことを特徴とする半導体装
置の製造方法である。
本発明は非酸化性算囲気下での不純物の熱拡散係数が酸
化性雰囲気下での熱拡散係数よシも小さいという事実に
着目し、この拡散係数の差を利用することによシチャン
ネル領域近傍では拡散深度が浅く、それ以外の部分では
拡散深度の深い不純物拡散を行なって、拡散層の抵抗増
大を伴うことなく実効チャンネル長の減少を防止するも
のである。これによシ、動作速度を犠牲にすることなく
ショートチャンネル効果および・臂ンチスルー現象を抑
制した半導体装置を得ることができる。
化性雰囲気下での熱拡散係数よシも小さいという事実に
着目し、この拡散係数の差を利用することによシチャン
ネル領域近傍では拡散深度が浅く、それ以外の部分では
拡散深度の深い不純物拡散を行なって、拡散層の抵抗増
大を伴うことなく実効チャンネル長の減少を防止するも
のである。これによシ、動作速度を犠牲にすることなく
ショートチャンネル効果および・臂ンチスルー現象を抑
制した半導体装置を得ることができる。
本発明における拡散源層としては不純物を添加した多結
晶シリコン層、シリコン酸化膜等を用いることができる
。この拡散源層中に添加する不純物としては、燐、砒素
勢の、ｎ型不純物あるいはゾロン等のｐ型不純物を用い
ることができる。
晶シリコン層、シリコン酸化膜等を用いることができる
。この拡散源層中に添加する不純物としては、燐、砒素
勢の、ｎ型不純物あるいはゾロン等のｐ型不純物を用い
ることができる。
本発ｇＡＫおける酸素拡散抑制膜としては、耐酸化性膜
として一般に使用されている窒化シリコン膜、アルミナ
膜等の他、厚いＣＶＤ−８１０２膜のように酸素の拡散
を抑制し得るものであればどのようなものを用いてもよ
い。
として一般に使用されている窒化シリコン膜、アルミナ
膜等の他、厚いＣＶＤ−８１０２膜のように酸素の拡散
を抑制し得るものであればどのようなものを用いてもよ
い。
以下第２図（ａ、）〜（ｇ）を参照して本発明の一実施
例を説明する。
例を説明する。
実施例
（１）まず、ｐ型−７リコン基板１１に選択配化を行な
ってフィールド酸化膜１２を形成し、該フィールド酸化
膜１２よシ分離された素子領域を形成する。続いて、素
子領域表面を熱酸化してｆ−）酸化膜１３を形成した後
、ＣＶＤ法により全面に多結晶シリコン層１４を堆積す
る（第１図（ａ）図示）。
ってフィールド酸化膜１２を形成し、該フィールド酸化
膜１２よシ分離された素子領域を形成する。続いて、素
子領域表面を熱酸化してｆ−）酸化膜１３を形成した後
、ＣＶＤ法により全面に多結晶シリコン層１４を堆積す
る（第１図（ａ）図示）。
（−）次に１多結晶シリコン層１４を写真蝕刻法によシ
・ダターンニングしてｆ−）電極１４′を形成する。続
いて、この？−）電極１４をマスクとしてダート酸化膜
１３の不要部分を工、チング除去する（同図Ｃｂ）図示
）。
・ダターンニングしてｆ−）電極１４′を形成する。続
いて、この？−）電極１４をマスクとしてダート酸化膜
１３の不要部分を工、チング除去する（同図Ｃｂ）図示
）。
（＋＋＋）次に、ＣＶＤ法によシ所望の膜厚および燐濃
度を有する燐添加多結晶シリコン層１５を全面に堆積し
た後、更にその上にシリコン窒化膜１６を堆積する。続
いて、全面に７オトレジスト（例えば、東京応用化学社
製０ＦＰＲ−８００）を塗布し、露光および現偉を行な
ってダート電極１４′およびその近傍部分で局部的にシ
リコン窒化膜１６上を覆うレゾストツヤターン１７を形
成する（同図（ｃ）図示）。
度を有する燐添加多結晶シリコン層１５を全面に堆積し
た後、更にその上にシリコン窒化膜１６を堆積する。続
いて、全面に７オトレジスト（例えば、東京応用化学社
製０ＦＰＲ−８００）を塗布し、露光および現偉を行な
ってダート電極１４′およびその近傍部分で局部的にシ
リコン窒化膜１６上を覆うレゾストツヤターン１７を形
成する（同図（ｃ）図示）。
（ｌｖ） 次に、レジスト・臂ターフ１７をマスクとし
てＣＦ４＋Ｈ２の混合ガスを用いたりアクチブイオンエ
ツチングによシリコン窒化膜１６をノ量ターンニングし
、ダート電極１４およびその近傍部分において局部的に
燐添加多結晶シリコン層１５上を被覆するシリコン窒化
膜パターン１６′を形成する（同図（ｄ）図示）。
てＣＦ４＋Ｈ２の混合ガスを用いたりアクチブイオンエ
ツチングによシリコン窒化膜１６をノ量ターンニングし
、ダート電極１４およびその近傍部分において局部的に
燐添加多結晶シリコン層１５上を被覆するシリコン窒化
膜パターン１６′を形成する（同図（ｄ）図示）。
（い次に、酸化性雰囲気中において所望の温度および時
間で熱処理を行なうことにょシ、燐添加多結晶シリコン
層１５を拡散源として燐の熱拡散を行ない、を型のソー
ス領域１８およびドレイン領域１９を形成する（同図（
、）図示）。
間で熱処理を行なうことにょシ、燐添加多結晶シリコン
層１５を拡散源として燐の熱拡散を行ない、を型のソー
ス領域１８およびドレイン領域１９を形成する（同図（
、）図示）。
このときの熱拡散において、燐添加多結晶シリコン層１
５がシリコン窒化膜ノ臂ターン１６′により酸化性雰囲
気から保護されている部分では、拡散源１５が直接酸化
性雰囲気に露されている部分よりも燐の拡散係数が小さ
くなる。従って、図示のようにチャンネル領域の近傍で
は拡散深度が浅く、その外側では拡散深度の深い階段状
のソース領域１８およびドレイン領域１９が形成される
。
５がシリコン窒化膜ノ臂ターン１６′により酸化性雰囲
気から保護されている部分では、拡散源１５が直接酸化
性雰囲気に露されている部分よりも燐の拡散係数が小さ
くなる。従って、図示のようにチャンネル領域の近傍で
は拡散深度が浅く、その外側では拡散深度の深い階段状
のソース領域１８およびドレイン領域１９が形成される
。
（■１）次に、残存するシリコン窒化膜パターン１６’
および燐添加多結晶シリ３フ層１５をエツチング除去す
る（同図（ｆ）図示）。
および燐添加多結晶シリ３フ層１５をエツチング除去す
る（同図（ｆ）図示）。
（Ｖ＋Ｏ次に、層間絶縁膜として全面にＣＶＤ −５ｔ
Ｏ□膜２０を堆積した後、コンタクトホールを開孔し、
続いてアルミニ８ウムの蒸着および／ｌターンニングに
よシアルミニウム配線２１．２１を形成する（同図（ｇ
）図示）。
Ｏ□膜２０を堆積した後、コンタクトホールを開孔し、
続いてアルミニ８ウムの蒸着および／ｌターンニングに
よシアルミニウム配線２１．２１を形成する（同図（ｇ
）図示）。
上記実施例の製造方法によれば、ソースおよびドレイン
領域１ ｇ ｅ Ｊ ９のチャンネル領域近傍部分を浅
い拡散深度で形成することができるから、実効チャンネ
ル長の減少によるショートチャンネル効果およびパンチ
スルー現象を抑制することができ、従って信頼性の高い
ＭＤＳ型半導体装置を製造することができる。同時に、
ソース、ドレイン領域１ｇ、ｘｙのチャンネル領域近傍
以外の部分および他の拡散層は深い拡散深度で形成され
るから、拡散層の抵抗を充分に低くすることができる。
領域１ ｇ ｅ Ｊ ９のチャンネル領域近傍部分を浅
い拡散深度で形成することができるから、実効チャンネ
ル長の減少によるショートチャンネル効果およびパンチ
スルー現象を抑制することができ、従って信頼性の高い
ＭＤＳ型半導体装置を製造することができる。同時に、
ソース、ドレイン領域１ｇ、ｘｙのチャンネル領域近傍
以外の部分および他の拡散層は深い拡散深度で形成され
るから、拡散層の抵抗を充分に低くすることができる。
従っ・て、拡散層全体を浅く形成した場合のように高抵
抗化による動作速度の遅延がもたらされることはない。
抗化による動作速度の遅延がもたらされることはない。
また、ｒ−）電極１４′に多結晶シリコン層を用いる場
合には、その配線抵抗を低下するために熱拡散およびイ
オン注入によシネ細物ドープを行なうのが普通であるが
、上記実施例によればソース、ドレイン１１１．１９の
形成と同時Ｋｅ−）電極への不純物ドープを行なうこと
ができる。
合には、その配線抵抗を低下するために熱拡散およびイ
オン注入によシネ細物ドープを行なうのが普通であるが
、上記実施例によればソース、ドレイン１１１．１９の
形成と同時Ｋｅ−）電極への不純物ドープを行なうこと
ができる。
なお、ｒ−）電極１４′への不純物拡散を酸化性雰囲気
下で行ないたい場合には、第３図に示すようＫｆ−）電
極１４′の両端部外側近傍部分のみにおいて局部的に燐
添加多結晶シリコン層１５上を覆うシリコン窒化膜・母
ターン１６Ｎを形成すればよい。
下で行ないたい場合には、第３図に示すようＫｆ−）電
極１４′の両端部外側近傍部分のみにおいて局部的に燐
添加多結晶シリコン層１５上を覆うシリコン窒化膜・母
ターン１６Ｎを形成すればよい。
また、本発明はｐチャンネル型のＭＯ８型半導体装置、
その他総ての絶縁ｆ−）型半導体装置の製造に適用でき
るものである。
その他総ての絶縁ｆ−）型半導体装置の製造に適用でき
るものである。
以上詳述したように、本発Ｆ！ＡＫよれば、動作速度の
低下を招くことなくショートチャンネル効果および・９
ンチスルー現象を抑制し得る半導体装置の製造方法を提
供できるものである。
低下を招くことなくショートチャンネル効果および・９
ンチスルー現象を抑制し得る半導体装置の製造方法を提
供できるものである。
第１図（ａ） ＃ （ｂ）は従来のＭＯ８型半導体装置
の製造工程における要部を示す断面図、第２図６）〜ｊ
）は本発明の一実施例［４−る製造工程を示す断面図、
第３図は本発明の他の実施例を説明するための断面図で
ある。 １１・・・ｐ型シリコン基板、１２・・・フィールド酸
化膜、ｌｊ・・・ｆｆ−）酸化膜、１４・・・多結晶シ
リコン層、１４′・・・ｆ−）電極、１５・・・燐添加
多結晶シリコン層、１６・・・シリコン窒化ｍ、１６’
ｅ１６Ｎ・・・シｙ コｙＱ化ＪＩＬ’ターン、１７・
・・レシス）／臂）−ン、１ｇ・・・ソース領ＪＬｘｙ
・・・ドレイン領域、Ｊ ０−ＣＶＤ −８１０□膜、
ｊＭ−フル＜＝つ・４、配線。 第１図 第２図
の製造工程における要部を示す断面図、第２図６）〜ｊ
）は本発明の一実施例［４−る製造工程を示す断面図、
第３図は本発明の他の実施例を説明するための断面図で
ある。 １１・・・ｐ型シリコン基板、１２・・・フィールド酸
化膜、ｌｊ・・・ｆｆ−）酸化膜、１４・・・多結晶シ
リコン層、１４′・・・ｆ−）電極、１５・・・燐添加
多結晶シリコン層、１６・・・シリコン窒化ｍ、１６’
ｅ１６Ｎ・・・シｙ コｙＱ化ＪＩＬ’ターン、１７・
・・レシス）／臂）−ン、１ｇ・・・ソース領ＪＬｘｙ
・・・ドレイン領域、Ｊ ０−ＣＶＤ −８１０□膜、
ｊＭ−フル＜＝つ・４、配線。 第１図 第２図
Claims (2)
- （１） 第１導電型の半導体基板に素子領域を形成す
る工程と、該素子領域のチャンネル領域予定部上にｒ−
）絶縁膜を介してダート電極を形成する工程と、第２導
電型の不純物を含む拡散源層を全面に堆積する工程と、
全面に酸素の拡散を抑制する被膜を堆積してこれをパタ
ーンニングすることＫより、前記ダート電極の両端部外
側近傍において前記拡散源層上を被覆する酸素拡散抑制
膜・母ターンを形成する工程と、酸化性雰囲気下での熱
処理により前記拡散源層から第２導電型不純物の熱拡散
を行なってソース領域およびドレイン領域を形成する工
程とを具備したことを％徽とする半導体装置の製造方法
。 - （２）前記酸素拡散抑制膜パターンがｅ−）電極部分に
おいても前記拡散源層上を被覆するようにノ量ターンニ
ングすることを特徴とする特許請求の範囲第（１）項記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56197262A JPS5897869A (ja) | 1981-12-08 | 1981-12-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56197262A JPS5897869A (ja) | 1981-12-08 | 1981-12-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5897869A true JPS5897869A (ja) | 1983-06-10 |
Family
ID=16371536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56197262A Pending JPS5897869A (ja) | 1981-12-08 | 1981-12-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5897869A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4653173A (en) * | 1985-03-04 | 1987-03-31 | Signetics Corporation | Method of manufacturing an insulated gate field effect device |
-
1981
- 1981-12-08 JP JP56197262A patent/JPS5897869A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4653173A (en) * | 1985-03-04 | 1987-03-31 | Signetics Corporation | Method of manufacturing an insulated gate field effect device |
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