JPS5879766A - Ｍｏｓ型半導体装置の製造法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はＭＯ８（Ｍｅ　ｔ　ａ　１−０ｘｉ　ｄｅ　
−８ｅｍｉｃｏｎｄｕｃｔｏｒ　）飄半導体装置の改良
された製造法に関し、特にソース領域やドレイン領域の
ゲート電極直下部での表面ブレークダウン電圧が高いＭ
Ｏ８１１半導体装置の改良された製造法に関する。

一般にＭＯ８１１）ランジスタのソース、ドレイン領域
と基体間のゲート電極直下部（ＧＣＤ　”　Ｑａｔ＠−
Ｃｏｎｔｒｏｌ　１ｅｄ−Ｄｉｏｄ＠構造部）での表面
アバランシェ・ブレークダウン電圧を向上させる為の方
法に関しては既に種々のものが提案されており、又その
内のいくつかは実用にも供されている。これら一群の方
法の中には特にソースやドレイン領域に連続してよｐチ
ャンネル領域の内側に延在したソース、ドレイン領域と
同盟かつよシ低不純物濃度を有する補助領域を設け、ソ
ースやドレイン領域に印加される電圧を、この補助領域
中に拡がる空乏層によって吸収することによｐ高耐圧化
を図るという方法も知られている。この様な構造・効果
を達成する為の製造法にも種々のものが公知であるが、
それらはいづれも追加の写真蝕刻１根を要すること、工
福間の目合せマージンの為の余分の寸法が必要なこと、
トランジスタの７１−トチヤンネル化に障害をも九らす
こと等の欠点を少くとも１つは持ち合せていえ。

この発明は上述の如き従来技術の有する欠点に鑑みてな
されたもので、自己整合技術の利用による、工程の簡略
化と装置の高集積化、シー−トチヤンネル化を損うこと
なく、ソース、ドレイン領域の高耐圧化を容易かつ高い
製造歩留〕で安定に実現する為のＭＯ８１１半導体装置
の製造法を提供することにある。

本発明のＭＯ８１１半導体装置の製造法では、半導体基
体の主表面上の非活性領域には厚いフィールド絶縁膜を
、又活性領域には薄いゲート絶縁膜を形成する工程と、
この上に多結晶ｓ量のゲート電極を形成する工場と、こ
のゲート電極と自己整合的にゲート絶縁膜を除去する工
場と、ゲート電極と自己整合的に基体と反対導電型を与
える第１の不純物を基体界面に添加して第１のソース、
ドレイン領域を形成する工程と、この第１のソース、ド
レイン領域の基体懺面上およびゲート電極の界面と側面
上に絶縁膜を形成する工程と、イオン注入法によシ基体
と反対導電型を与える第２の不純物を第１のソース、ド
レイン領域上の絶縁膜を透過して基体表面に添加し第１
のソース、ドレイン領域内に、よシ高不純物濃度を有す
る第２のソース、ドレイン領域を形成する工程とを含ん
でいる。

又本発明の他の製造法では第１のソース、ドレイン領域
を形成する際、不純物の添加後に高温での押し込み工程
を含んでいる。

又本発明の他の製造法では第１の不純物として、第２の
不純物より拡散係数の大なるものを使用している。

さらに本発明の他の製造法では、ゲート電極の側面端部
が、それぞれ第１および第２のソース、ドレイン領域Ｏ
縁端部の間の基体表面上に位置する様になっている。

上記の如き本発明のＭＯ８！ｌｌ半導体装置の製造法に
よれば、第２のソース、ドレイン領域（本来のソース、
ドレイン領域）のＧＣＤブレークダウン電圧を上げる為
に、第１のソース、ドレイン領域が補助領域として空乏
層を広げる役割をしている。

第１のソース、ドレイン領域はゲート電極の側面に自己
整合的に位置決めされているのに対し、第２のソース、
ドレイン領域はゲート電極の側面に形成された絶縁膜に
対して自己整合的に位置決めされている為、第１のソー
ス、ドレイン領域の横方向フロントは第２の領域のそれ
よりも必然的にチャンネル領域の内側に位置する様にな
っている・又第１と第２の領域端部の距離は深さ方向に
比し、横方向で大なる様に取る仁とがで自る・この種の
装置で良好な高耐圧を図るには、第１と第２のソース、
ドレイン領域縁端部間の距離、第１領域の表面不純物濃
度、第２領域縁端部とゲート電極側面との平面距離等が
重要なパラメータであるが、本発明の方法ではこれらの
要請に対し自己整合位置決め技術の十分な活用によシ、
追加の写真蝕刻法を用いることなく、又トランジスタの
シー−トチヤンネル化に対する制限を必要最小限に抑え
ることによシ装置の高集積化を損うことなく、その効果
を充分に引き出すことができる。

以下、この発明をよシ解シ易くする為に、実施例につき
図面を参照しながら詳しく説明する。

第１図は本発明ＭＯ８型トランジスタの一実施例を示す
平面模型図、第２図＾〜０は製造工程の主要な段階に於
ける断面模型図、第３図は第２図（ト）の点線丸印で示
した個所の拡大断面模型図である。

これらの図に於いて同一の装置個所には同一番号を付し
て示しである。

まず第２図囚に示すように、比抵抗が約１０ααのＮ型
ＳＮ単結晶基体１の（ｉｏｏ）面指数を有する主表面２
上に、基体の熱酸化法にょ夛厚さ約１ｏｏｏＸｏ第１　
ｓｔｏ、　膜ａ　ｔ、続イテコノ上ニｓＩＨ。

＋　ＮＨ，ガス中での気相成長法により厚さ約１５０゜
＾の別、Ｎ４膜４ｔ−形成した。次に公知のＰＲ（Ｐｈ
ｏｔ。

Ｒｅ５ｉｓｔ）　　技術とエツチング技術により活性領
域となるべき部分の８１　、Ｎ、膜４を残し、他の部分
を選択的に除去した。

次に第２図０３）に示すように、非活性領域に、残留し
ている別、残膜４をマスクにしてＰＷｉ不純物であるボ
ロンをイオン注入技術によｐ添加してチャンネルストッ
パー領域５を形成した後、耐酸化性を有する８１．Ｎ、
膜４をマスクにした熱酸化法により厚さ約１μのフィー
ルド８１０．膜６を選択酸化法を利用して形成した。

次に第２図（Ｑに示すように、８１．Ｎ、膜４．８１０
゜膜３を順次エツチングにより除去し大後、熱酸化法に
よル厚さ′ＩＰＪ７００Ｘのゲート８１０　膜７を成長
雪 し、さらにこの上に８１）（、＋Ｎ！ガス中での気相成
長法によシ厚さ約５００ＯＡのポリシリコン（Ｐｏｌｙ
−８１）膜８を成長し丸。

次に第２図ＯＡＫ示すように、ＰＲ−とエツチング技術
を利用してＰｏ１ｙ−８１膜８にパターニングを施して
ゲート電極８を形成し九〇 次に第２図■に示すように、ゲート電極８に被われてい
ない部分のゲー）８１０．膜７を自己整合的にエツチン
グによｐ除去した後、イオン注入技術によシゲート電極
８に自己整合的にＮｉｌ不純物のリンをドーズ量ｌＸｌ
０”＝ＩＸＩＯ”／ａ’で基体表面に添加し、ソース領
域９、ドレイン領域１０を形成し、さらに高温Ｎ２ガス
中の熱処理によυＮ型領域９．１０を押し込んだ。

次に第２図（ト）に示すように、熱酸化法によシ厚さ約
５ｏｏＸ　ｏ　ｓｈｏ、膜１１を領域９．１０上オヨヒ
ケート電極８の露出表面上に形成した。しかる後、砒素
をドーズ量ｌＸｌ０”’〜ｌＸｌ０”でイオン注入し領
域９．１０内によシ高濃度のＮ型領域１２．１３を形成
した。

次に第２図０に示すように、以下公知のＮチャンネル８
ｉゲー）ＭＯＳ）ランジスタの製造法に従って、厚さ約
１μのＰＥＧ（Ｐｈｏｓｐｈｏ−８ｉｌｉｃａｔｅ　−
Ｑｌａｓｇ）膜１４の成長、ソースコンタクト１５１、
ドレインコンタクト１６．ゲートコンタクト１７のＰ８
Ｇ膜１４と８ｉ０．膜１１への開孔、厚さ約１μの）ｌ
膜の蒸着と、これに続（ＰＲ，とエツチング技術による
Ａ／膜のバターニングとソース電極１８、ドレイン電極
１９、ゲート電極２０の形成、Ｈ２ガス中でのアロイ等
を経て装置を完成した・第３図は上記説明文中の第２図
［Ｆ］に於ける砒素のイオン注入工種での細部の説明の
為の模型図である。この図から明らかな様に、基体表面
に垂直な方向に対し、８１０．膜１１は一般的にＸｏの
厚さを有するが、ゲート電極８の側面近傍では実効的な
厚さはＸｓ　（＞＞Ｘ、　）となっている、この為、砒
素のイオン注入に際し、打ち込みエネルギーを適轟に選
ぶことにより、砒素イオンが膜厚への部分は完全に透過
して基体表面に入るが、膜厚Ｘ、の部分では完全に阻止
されて、基体には全く達しない様にすることが容異に可
能である。この様に条件設定を行うことによ）、第３図
に示した如くソース、ドレイン領域を比較的低濃度のＮ
型領域９、ｌ。

内に高濃度Ｎ型領域１２．１３が入シ込んだ２重領域構
造で、かつゲート電極の側面部が低濃度Ｎ型領域上に位
置するＭＯＳ）ランジスタ構造を特別のマスクや目合せ
技術を用いること無く、自己整合的に形成できる。

この様な構造を有するＭＯＳ　）ランジスタの利点は、
シ１−トチヤンネル化が可能でかつソース、ドレイン領
域の層抵抗値を抑えつつ、ソース、ドレイン領域のゲー
）８ｉ０２膜直下部分のブレークダウン電圧を高くした
、いわゆる高耐圧ＭＯＳトランジスタが容易に実現でき
ることにある。

この実施例に於いて、リンのイオン注入をＥ−１５０ｋ
ｅＶ　＊　ｆｉ−５Ｘ　１０　”　／ｌｘｌ　、Ｎｚガ
ス中での熱処理を１０００°０１３時間、砒素のイオン
注入をＥ−１００ｋｅｙ、１−ＩＸＩＯ”／ａ’の条件
で行った所、ソース、ドレイン領域の表面ブレークダウ
ン電圧は約３０Ｖであった。又同時に作製した通常のＭ
ＯＳ）ランジスタの表面ブレークダウン電圧は約２０Ｖ
で、本発明の方法により約１０ｖの高耐圧化が達成され
たことが解る。

上述の実施例は単に例示の為のものであシ、本発明がこ
れに限定されるものでないことは、これまでの説明から
も明らかである。

例えば装置各部の寸法や導電型の選択に際しても個々の
応用に於ける目的や要求によっである程度の自由度があ
るし、又それぞれの工程に於ける製法に関しては使用す
る装置等に依存して、その条件・方法等の設定には東に
種々の選択の余地が

【図面の簡単な説明】

第１図は本発明の１つの実施例に於ける平面模型図、第
２図囚〜０は主要な製造工程に於ける断面模型図、第３
図は第２図［Ｆ］の部分拡大断面模型図である。 １・・・・・・８１半導体基体、２・・・・・・ｌの主
表面、３・・・・・・第１８ｔＯ，膜、４・・・・・・
８　＋　ａ　Ｋ膜、５・・・・・・チャンネルストッパ
ー領域、６・・・・・・フィールドＳ　４０２膜、８・
・・・・・Ｐｏ１ｙ８１ゲート電極、９．１０・・・・
・・第１ソース、ドレイン領域、１１・・・・・・側面
引０２膜、１２．１３・・・・・・第２ソース、ドレイ
ン４１Ａ域、ｘ４・・・・・・Ｐ２Ｏ３［，１５，１６
，１７・・・・・・ソース、トレイン、ゲートのコンタ
クト孔、１８．１９．２゜・・・・・・ソース、ドレイ
ン、ゲートのＡ／引き出し電極・ イ司しＡ Ｖ−づ覇 Ｙ−２把　１１

Claims (1)

1. 【特許請求の範囲】 １、所定の半導体基体の一生表面上の非活性領域に・厚
   い絶縁膜を形成する工程と、活性領域に薄いゲート絶縁
   膜を形成する工程と、多結晶シリコン膜から成るゲート
   電極を形成する工程と、該ゲート電極と自己整合的に前
   記ゲート絶縁膜を部分的に除去する工程と、前記ゲート
   電極と自己整合的に基体赤面近傍に基体と反対導電型を
   与える第１の不純物ｔＩＩ＆加して第１のソース、ドレ
   イン領域を形成する工程と、該第１のソース、ドレイン
   領域の基体表面上並びにゲート電極の表面および側面上
   に絶縁膜を形成する工程と、イオン注入法によシ基体と
   反対導電型を与、える第２の不純物を先記第１のソース
   、ドレン領域上の絶縁膜を透過して基体表面に箔加し、
   前記第１のソース、ドレイン領域内にょシ高不純物濃度
   を有する第２のソース、ドレイン領域を形成する工程と
   を含む仁とを特徴とするＭＯ８聾半導体装置の製造法。 ２、前記特許請求の範囲　第１項に記載の製造法に於い
   て、前記第１のソース、ドレイン領域を形成する際、不
   純物の添加後に高温中での押し込み工程を含むことを特
   徴とするＭＯａ型半導体装置の製造法。 ３、前記特許請求の範囲　第１項および第２項に記載の
   製造法に於いて、前記第１の不純物は前記第２の不純物
   よ多大なる拡散係数を有することを特徴とするＭＯ８３
   １１半導体装置の製造法。 −０前記特許請求の範囲　第１項、第２項および第３項
   に記載の製造法に於いて、前記ゲート電極の側面端部が
   、それぞれ前記第１のソース、ドレイン領域並びに前記
   第２のソース、ドレイン領域の縁端部の間の基体表面上
   に位置していることを特徴とするＭ０８２１半導体装置
   の製造法。