JPH04286128A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH04286128A JPH04286128A JP3049608A JP4960891A JPH04286128A JP H04286128 A JPH04286128 A JP H04286128A JP 3049608 A JP3049608 A JP 3049608A JP 4960891 A JP4960891 A JP 4960891A JP H04286128 A JPH04286128 A JP H04286128A
- Authority
- JP
- Japan
- Prior art keywords
- region
- conductivity type
- insulating film
- type
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 239000012535 impurity Substances 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 13
- 239000003990 capacitor Substances 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 230000000694 effects Effects 0.000 abstract description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 20
- 229910052710 silicon Inorganic materials 0.000 description 20
- 239000010703 silicon Substances 0.000 description 20
- 150000004767 nitrides Chemical class 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- XUKUURHRXDUEBC-SXOMAYOGSA-N (3s,5r)-7-[2-(4-fluorophenyl)-3-phenyl-4-(phenylcarbamoyl)-5-propan-2-ylpyrrol-1-yl]-3,5-dihydroxyheptanoic acid Chemical compound C=1C=CC=CC=1C1=C(C=2C=CC(F)=CC=2)N(CC[C@@H](O)C[C@H](O)CC(O)=O)C(C(C)C)=C1C(=O)NC1=CC=CC=C1 XUKUURHRXDUEBC-SXOMAYOGSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ構造を有する半
導体装置及びその製造方法に関する。
導体装置及びその製造方法に関する。
【０００２】
【従来の技術】従来のＭＯＳ型ＦＥＴは、半導体基板上
に形成されたゲート絶縁膜下部のチャネル領域の両側に
ソース領域とドレイン領域が形成された構造をしている
。このＭＯＳ型ＦＥＴを微細化するには、チャネル長を
短くする方法がある。しかし、チャネル長を短くすると
ショートチャネル効果が増大するので、これを抑制する
必要があり、このためソース／ドレイン領域の接合深さ
は浅くしなければならない。
に形成されたゲート絶縁膜下部のチャネル領域の両側に
ソース領域とドレイン領域が形成された構造をしている
。このＭＯＳ型ＦＥＴを微細化するには、チャネル長を
短くする方法がある。しかし、チャネル長を短くすると
ショートチャネル効果が増大するので、これを抑制する
必要があり、このためソース／ドレイン領域の接合深さ
は浅くしなければならない。
【０００３】
【発明が解決しようとする課題】しかし、ソース／ドレ
イン領域の接合深さを１００ｎｍ以下に形成することは
困難であり、また、ゲート長が１００ｎｍ以下のゲート
電極を形成することも困難である。本発明の目的は、チ
ャネル長を十分短く形成することができ、ソース／ドレ
イン領域の接合深さを浅くすることなくショートチャネ
ル効果を抑制することのできるＭＯＳ構造の半導体装置
及びその製造方法を提供することにある。
イン領域の接合深さを１００ｎｍ以下に形成することは
困難であり、また、ゲート長が１００ｎｍ以下のゲート
電極を形成することも困難である。本発明の目的は、チ
ャネル長を十分短く形成することができ、ソース／ドレ
イン領域の接合深さを浅くすることなくショートチャネ
ル効果を抑制することのできるＭＯＳ構造の半導体装置
及びその製造方法を提供することにある。
【０００４】
【課題を解決するための手段】上記目的は、第１導電型
の半導体基板と、前記第１導電型の半導体基板に形成さ
れた第２導電型のドレイン領域と、前記第２導電型のド
レイン領域上部の第１導電型のチャネル形成領域を介し
て形成されたゲート絶縁膜と、前記第１導電型の半導体
基板上に前記第１導電型のチャネル形成領域に接して形
成され、所定の膜厚を有する絶縁膜と、前記絶縁膜上に
前記第１導電型のチャネル形成領域に接して形成された
第２導電型のソース領域とを有することを特徴とする半
導体装置によって達成される。
の半導体基板と、前記第１導電型の半導体基板に形成さ
れた第２導電型のドレイン領域と、前記第２導電型のド
レイン領域上部の第１導電型のチャネル形成領域を介し
て形成されたゲート絶縁膜と、前記第１導電型の半導体
基板上に前記第１導電型のチャネル形成領域に接して形
成され、所定の膜厚を有する絶縁膜と、前記絶縁膜上に
前記第１導電型のチャネル形成領域に接して形成された
第２導電型のソース領域とを有することを特徴とする半
導体装置によって達成される。
【０００５】また、上記目的は、第１導電型の半導体基
板内に不純物を添加して第２導電型のドレイン領域を形
成する工程と、前記半導体基板上に所定の膜厚の絶縁膜
を形成する工程と、前記絶縁膜上に第２導電型のソース
領域を形成する工程と、前記第２導電型のドレイン領域
上部に前記絶縁膜及び前記第２導電型のソース領域と接
する第１導電型のチャネル領域を形成し、前記第１導電
型のチャネル領域上にゲート絶縁膜を形成する工程とを
有することを特徴とする半導体装置の製造方法によって
達成される。
板内に不純物を添加して第２導電型のドレイン領域を形
成する工程と、前記半導体基板上に所定の膜厚の絶縁膜
を形成する工程と、前記絶縁膜上に第２導電型のソース
領域を形成する工程と、前記第２導電型のドレイン領域
上部に前記絶縁膜及び前記第２導電型のソース領域と接
する第１導電型のチャネル領域を形成し、前記第１導電
型のチャネル領域上にゲート絶縁膜を形成する工程とを
有することを特徴とする半導体装置の製造方法によって
達成される。
【０００６】
【作用】本発明によれば、チャネル長を十分短く形成す
ることができ、ソース／ドレイン領域の接合深さを浅く
することなくショートチャネル効果を抑制することので
きるＭＯＳ構造を実現できる。
ることができ、ソース／ドレイン領域の接合深さを浅く
することなくショートチャネル効果を抑制することので
きるＭＯＳ構造を実現できる。
【０００７】
【実施例】本発明の第１の実施例による半導体装置を図
１を用いて説明する。本実施例による半導体装置は、ソ
ース領域とドレイン領域を有するＭＯＳ型の半導体装置
であって、その構造においてソース領域とドレイン領域
とが同一基板面に形成されていないことに特徴を有し、
さらにソース領域又はドレイン領域を画するために形成
された成長精度の優れた絶縁膜の膜厚により、チャネル
長を決定できることにも特長を有する。
１を用いて説明する。本実施例による半導体装置は、ソ
ース領域とドレイン領域を有するＭＯＳ型の半導体装置
であって、その構造においてソース領域とドレイン領域
とが同一基板面に形成されていないことに特徴を有し、
さらにソース領域又はドレイン領域を画するために形成
された成長精度の優れた絶縁膜の膜厚により、チャネル
長を決定できることにも特長を有する。
【０００８】本実施例においては、半導体装置としてｎ
チャネル型ＭＯＳＦＥＴを用いた。まず、ｐ型シリコン
基板１上面に不純物としてＡｓ又はＰがドープされたｎ
型ドレイン領域４が形成されている。基板１のｎ型ドレ
イン領域４上部に、必要なチャネル長に等しい厚さの熱
酸化膜又は窒化膜等の絶縁膜５が形成されている。図中
左側の絶縁膜５、及びその上部の酸化膜９にはコンタク
トホールが開口されており、例えばＡｌのドレイン電極
２１が形成され、ドレイン領域４と接続されている。図
中中央の絶縁膜５に設けられた開口部には、チャネル形
成領域であるｐ型シリコン層１４を介してゲート酸化膜
１５が形成され、さらにその上部に、例えばＡｌのゲー
ト電極２２が形成されている。
チャネル型ＭＯＳＦＥＴを用いた。まず、ｐ型シリコン
基板１上面に不純物としてＡｓ又はＰがドープされたｎ
型ドレイン領域４が形成されている。基板１のｎ型ドレ
イン領域４上部に、必要なチャネル長に等しい厚さの熱
酸化膜又は窒化膜等の絶縁膜５が形成されている。図中
左側の絶縁膜５、及びその上部の酸化膜９にはコンタク
トホールが開口されており、例えばＡｌのドレイン電極
２１が形成され、ドレイン領域４と接続されている。図
中中央の絶縁膜５に設けられた開口部には、チャネル形
成領域であるｐ型シリコン層１４を介してゲート酸化膜
１５が形成され、さらにその上部に、例えばＡｌのゲー
ト電極２２が形成されている。
【０００９】図中右側の絶縁膜５上に不純物としてＡｓ
又はＰがドープされたｎ型ソース領域１０が形成されて
おり、その上部の酸化膜９にコンタクトホールが開口し
、例えばＡｌのソース電極２０が形成されている。絶縁
膜５及びｎ型ソース領域１０の端部はｐ型シリコン層１
４と接している。従って、ソース領域１０下部の絶縁膜
５とチャネル形成領域であるｐ型シリコン層１４の界面
近傍にチャネルが形成され（図中矢印で示されＬｅｆｆ
と記された部分）、絶縁膜５の厚さがそのままチャネル
長となる。
又はＰがドープされたｎ型ソース領域１０が形成されて
おり、その上部の酸化膜９にコンタクトホールが開口し
、例えばＡｌのソース電極２０が形成されている。絶縁
膜５及びｎ型ソース領域１０の端部はｐ型シリコン層１
４と接している。従って、ソース領域１０下部の絶縁膜
５とチャネル形成領域であるｐ型シリコン層１４の界面
近傍にチャネルが形成され（図中矢印で示されＬｅｆｆ
と記された部分）、絶縁膜５の厚さがそのままチャネル
長となる。
【００１０】同図に示すように、本実施例のＭＯＳＦＥ
Ｔは、ソース領域とドレイン領域とが絶縁膜を隔てて縦
型に形成され、絶縁膜の膜厚がチャネル長になるように
している。絶縁膜の膜厚を制御することは容易であり、
従ってチャネル長を十分短く形成することが可能である
。こうすることにより、ソース／ドレイン領域の接合深
さを浅くすることなく、ショートチャネル効果を抑制す
ることのできるＭＯＳ構造を実現できる。また、実質の
チャネル長は、ソース／ドレイン領域間の絶縁膜の厚さ
で決まるため、ＭＯＳ構造の微細化に適している。
Ｔは、ソース領域とドレイン領域とが絶縁膜を隔てて縦
型に形成され、絶縁膜の膜厚がチャネル長になるように
している。絶縁膜の膜厚を制御することは容易であり、
従ってチャネル長を十分短く形成することが可能である
。こうすることにより、ソース／ドレイン領域の接合深
さを浅くすることなく、ショートチャネル効果を抑制す
ることのできるＭＯＳ構造を実現できる。また、実質の
チャネル長は、ソース／ドレイン領域間の絶縁膜の厚さ
で決まるため、ＭＯＳ構造の微細化に適している。
【００１１】本発明の第１の実施例による半導体装置の
製造方法を図２及び図３を用いて説明する。本実施例に
おいては、半導体装置としてｎチャネル型ＭＯＳＦＥＴ
を用いた。まず、ｐ型シリコン基板１を熱酸化して基板
１上に酸化膜２を形成する。酸化膜２上にレジストを塗
布しパターニングしてマスク３を形成する。次に、マス
ク３を用いてイオン注入法により、不純物としてＡｓ又
はＰをシリコン基板１内に打ち込んだ後、熱処理してｎ
型ドレイン領域４を形成する（図２（ａ））。
製造方法を図２及び図３を用いて説明する。本実施例に
おいては、半導体装置としてｎチャネル型ＭＯＳＦＥＴ
を用いた。まず、ｐ型シリコン基板１を熱酸化して基板
１上に酸化膜２を形成する。酸化膜２上にレジストを塗
布しパターニングしてマスク３を形成する。次に、マス
ク３を用いてイオン注入法により、不純物としてＡｓ又
はＰをシリコン基板１内に打ち込んだ後、熱処理してｎ
型ドレイン領域４を形成する（図２（ａ））。
【００１２】次に、マスク３及び酸化膜２をエッチング
により除去した後、基板１上に必要なチャネル長に等し
い厚さの絶縁膜５を形成し、その上に多結晶シリコン層
６を堆積する。次に、不純物としてＡｓ又はＰを多結晶
シリコン層６にイオン注入した後、熱処理を行うことに
より、将来ソース領域となるべき部分を活性化しておく
（同図（ｂ））。
により除去した後、基板１上に必要なチャネル長に等し
い厚さの絶縁膜５を形成し、その上に多結晶シリコン層
６を堆積する。次に、不純物としてＡｓ又はＰを多結晶
シリコン層６にイオン注入した後、熱処理を行うことに
より、将来ソース領域となるべき部分を活性化しておく
（同図（ｂ））。
【００１３】次に、多結晶シリコン層６上に窒化膜７を
形成する。窒化膜７上にレジストを塗布しパターニング
してマスク８を形成する（同図（ｃ））。次に、マスク
８を用いて不要な窒化膜７をエッチング除去し、窒化膜
１１を残す。次に、マスク８を除去し、多結晶シリコン
を熱酸化して絶縁膜５と一体となった酸化膜９を形成し
、この酸化膜９と窒化膜１１に挟まれた領域にｎ型ソー
ス領域１０が形成される（同図（ｄ））。
形成する。窒化膜７上にレジストを塗布しパターニング
してマスク８を形成する（同図（ｃ））。次に、マスク
８を用いて不要な窒化膜７をエッチング除去し、窒化膜
１１を残す。次に、マスク８を除去し、多結晶シリコン
を熱酸化して絶縁膜５と一体となった酸化膜９を形成し
、この酸化膜９と窒化膜１１に挟まれた領域にｎ型ソー
ス領域１０が形成される（同図（ｄ））。
【００１４】次に、マスク１２を形成し、窒化膜１１、
多結晶シリコンのソース領域１０、絶縁膜９をエッチン
グし、基板１のドレイン領域４が露出する開口部１３を
開口する。この場合、シリコン基板１を数十ｎｍエッチ
ングしてもよい（図３（ａ））。次に、マスク１２をエ
ッチング除去し、ｐ型シリコン層１４をエピタキシャル
成長させる。その後、ゲート絶縁膜１５を形成し、ｎ型
或いはｐ型の多結晶シリコン層１６を形成する。
多結晶シリコンのソース領域１０、絶縁膜９をエッチン
グし、基板１のドレイン領域４が露出する開口部１３を
開口する。この場合、シリコン基板１を数十ｎｍエッチ
ングしてもよい（図３（ａ））。次に、マスク１２をエ
ッチング除去し、ｐ型シリコン層１４をエピタキシャル
成長させる。その後、ゲート絶縁膜１５を形成し、ｎ型
或いはｐ型の多結晶シリコン層１６を形成する。
【００１５】次に、マスク１７を形成し、多結晶シリコ
ン層１６、ゲート絶縁膜１５、エピタキシャル膜である
ｐ型シリコン層１４をエッチングする（同図（ｂ））。 次に、酸化膜１８を形成する（同図（ｃ））。次に、ソ
ース、ドレイン、ゲート電極用の各コンタクトホールを
形成した後、例えば、Ａｌのソース電極２０、ドレイン
電極２１、及びゲート電極２２を形成し、本実施例によ
る半導体装置を完成する（図４）。
ン層１６、ゲート絶縁膜１５、エピタキシャル膜である
ｐ型シリコン層１４をエッチングする（同図（ｂ））。 次に、酸化膜１８を形成する（同図（ｃ））。次に、ソ
ース、ドレイン、ゲート電極用の各コンタクトホールを
形成した後、例えば、Ａｌのソース電極２０、ドレイン
電極２１、及びゲート電極２２を形成し、本実施例によ
る半導体装置を完成する（図４）。
【００１６】本発明の第２の実施例による半導体装置の
製造方法を図５を用いて説明する。本実施例も、ｐ型基
板上にｎチャネルＭＯＳ構造の半導体装置を形成する方
法について説明する。まず、第１の実施例と同様にして
ｐ型シリコン基板１を熱酸化し、基板１上に酸化膜２を
形成する。酸化膜２上にレジストを塗布しパターニング
してマスク３を形成する。次に、マスク３を用いてイオ
ン注入法により、不純物としてＡｓ又はＰをシリコン基
板１内に打ち込んだ後、熱処理してｎ型不純物領域４１
を形成する（図２（ａ）参照）。
製造方法を図５を用いて説明する。本実施例も、ｐ型基
板上にｎチャネルＭＯＳ構造の半導体装置を形成する方
法について説明する。まず、第１の実施例と同様にして
ｐ型シリコン基板１を熱酸化し、基板１上に酸化膜２を
形成する。酸化膜２上にレジストを塗布しパターニング
してマスク３を形成する。次に、マスク３を用いてイオ
ン注入法により、不純物としてＡｓ又はＰをシリコン基
板１内に打ち込んだ後、熱処理してｎ型不純物領域４１
を形成する（図２（ａ）参照）。
【００１７】次に、マスク３を除去した後、新たにマス
ク３１を形成し、マスク３１を用いてイオン注入法によ
り、不純物のＢ又はＢＦ２ をシリコン基板１内に打ち
込んだ後、熱処理してｐ型不純物領域３２を形成する（
図５（ａ））。以下、第１の実施例における図２（ｂ）
、（ｃ）、（ｄ）、及び図３（ａ）と同様にして、酸化
膜９と窒化膜１１に挟まれた領域にソース領域１０を形
成し、次に、基板１のｐ型不純物領域３２が露出する開
口部１３を開口させる。
ク３１を形成し、マスク３１を用いてイオン注入法によ
り、不純物のＢ又はＢＦ２ をシリコン基板１内に打ち
込んだ後、熱処理してｐ型不純物領域３２を形成する（
図５（ａ））。以下、第１の実施例における図２（ｂ）
、（ｃ）、（ｄ）、及び図３（ａ）と同様にして、酸化
膜９と窒化膜１１に挟まれた領域にソース領域１０を形
成し、次に、基板１のｐ型不純物領域３２が露出する開
口部１３を開口させる。
【００１８】次に、マスク１２を用いてイオン注入法に
より、不純物としてＡｓ又はＰを基板１全面に打ち込ん
だ後、熱処理して、開口部１３の基板１内にｐ型不純物
領域３２より深い位置までｎ型ドレイン領域３３を形成
する。このｎ型ドレイン領域３３はｎ型不純物領域４１
と結合して全体でｎ型ドレイン領域を形成し、また、こ
のｎ型ドレイン領域３３により分断されて、ｐ型不純物
領域３２のソース領域１０下部にキャパシタ領域３４が
形成される。
より、不純物としてＡｓ又はＰを基板１全面に打ち込ん
だ後、熱処理して、開口部１３の基板１内にｐ型不純物
領域３２より深い位置までｎ型ドレイン領域３３を形成
する。このｎ型ドレイン領域３３はｎ型不純物領域４１
と結合して全体でｎ型ドレイン領域を形成し、また、こ
のｎ型ドレイン領域３３により分断されて、ｐ型不純物
領域３２のソース領域１０下部にキャパシタ領域３４が
形成される。
【００１９】以降の工程は第１の実施例と同様である。
こうすることにより、第１の実施例と同様に縦型のＭＯ
ＳＦＥＴを形成することができ、また絶縁膜５の膜厚で
チャネル長を決定することができる。さらに、絶縁膜５
は、ｎ型ソース領域１０とｎ型ソース領域１０下部のｐ
型のキャパシタ領域３４間の誘電体として作用するので
、本実施例により製造される半導体装置は、ワントラン
ジスタ・ワンキャパシタの半導体記憶装置（ＤＲＡＭ）
に応用することができる。
ＳＦＥＴを形成することができ、また絶縁膜５の膜厚で
チャネル長を決定することができる。さらに、絶縁膜５
は、ｎ型ソース領域１０とｎ型ソース領域１０下部のｐ
型のキャパシタ領域３４間の誘電体として作用するので
、本実施例により製造される半導体装置は、ワントラン
ジスタ・ワンキャパシタの半導体記憶装置（ＤＲＡＭ）
に応用することができる。
【００２０】本発明の第３の実施例による半導体装置の
製造方法を図６を用いて説明する。本実施例は、第２の
実施例と同様にキャパシタ領域を形成した後、エピタキ
シャル成長によるｐ型シリコン層１４の形成を行った後
、ｐ型シリコン層１４をエッチングし、開口部１３の側
壁にのみｐ型シリコン層１４を残したことに特徴を有し
ている。このｐ型シリコン層１４はチャネル領域として
機能する。
製造方法を図６を用いて説明する。本実施例は、第２の
実施例と同様にキャパシタ領域を形成した後、エピタキ
シャル成長によるｐ型シリコン層１４の形成を行った後
、ｐ型シリコン層１４をエッチングし、開口部１３の側
壁にのみｐ型シリコン層１４を残したことに特徴を有し
ている。このｐ型シリコン層１４はチャネル領域として
機能する。
【００２１】ｐ型シリコン層１４を形成後、ｐ型シリコ
ン層１４及びドレイン領域３３に接するゲート絶縁膜１
５を形成し、ゲート絶縁膜１５上に多結晶シリコン層１
６を形成する。これ以降の電極等の形成工程は第１の実
施例と同様であるので、本実施例の説明では省略する。
ン層１４及びドレイン領域３３に接するゲート絶縁膜１
５を形成し、ゲート絶縁膜１５上に多結晶シリコン層１
６を形成する。これ以降の電極等の形成工程は第１の実
施例と同様であるので、本実施例の説明では省略する。
【００２２】本実施例も第２の実施例と同様に縦型のＭ
ＯＳＦＥＴを形成することができ、また絶縁膜５の膜厚
でチャネル長を決定することができる。さらに、絶縁膜
５は、ｎ型ソース領域１０とｎ型ソース領域１０下部の
ｐ型のキャパシタ領域３４間の誘電体として作用するの
で、本実施例により製造される半導体装置は、ワントラ
ンジスタ・ワンキャパシタの半導体記憶装置（ＤＲＡＭ
）に応用することができる。
ＯＳＦＥＴを形成することができ、また絶縁膜５の膜厚
でチャネル長を決定することができる。さらに、絶縁膜
５は、ｎ型ソース領域１０とｎ型ソース領域１０下部の
ｐ型のキャパシタ領域３４間の誘電体として作用するの
で、本実施例により製造される半導体装置は、ワントラ
ンジスタ・ワンキャパシタの半導体記憶装置（ＤＲＡＭ
）に応用することができる。
【００２３】本発明は、上記実施例に限らず種々の変形
が可能である。例えば、上記実施例においては、ｎチャ
ネルＭＯＳＦＥＴを用いたが、ｐチャネルＭＯＳＦＥＴ
に応用することも、もちろん可能である。
が可能である。例えば、上記実施例においては、ｎチャ
ネルＭＯＳＦＥＴを用いたが、ｐチャネルＭＯＳＦＥＴ
に応用することも、もちろん可能である。
【００２４】
【発明の効果】以上の通り、本発明によれば、チャネル
長を十分短く形成することができ、ソース／ドレイン領
域の接合深さを浅くすることなくショートチャネル効果
を抑制することのできるＭＯＳ構造の半導体装置を実現
できる。
長を十分短く形成することができ、ソース／ドレイン領
域の接合深さを浅くすることなくショートチャネル効果
を抑制することのできるＭＯＳ構造の半導体装置を実現
できる。
【図１】本発明の第１の実施例による半導体装置を示す
図である。
図である。
【図２】本発明の第１の実施例による半導体装置の製造
方法を示す図である。
方法を示す図である。
【図３】本発明の第１の実施例による半導体装置の製造
方法を示す図である。
方法を示す図である。
【図４】本発明の第１の実施例による半導体装置の製造
方法を示す図である。
方法を示す図である。
【図５】本発明の第２の実施例による半導体装置の製造
方法を示す図である。
方法を示す図である。
【図６】本発明の第３の実施例による半導体装置の製造
方法を示す図である。
方法を示す図である。
１…ｐ型シリコン基板
２…酸化膜
３…マスク
４…ドレイン領域
５…絶縁膜
６…多結晶シリコン層
７…窒化膜
８…マスク
９…酸化膜
１０…ソース領域
１１…窒化膜
１２…マスク
１３…開口部
１４…ｐ型シリコン層
１５…ゲート絶縁膜
１６…多結晶シリコン層
１７…マスク
１８…酸化膜
２０…ソース電極
２１…ドレイン電極
２２…ゲート電極
３１…マスク
３２…ｐ型不純物領域
３３…ｎ型不純物領域
３４…キャパシタ領域
Claims (3)
- 【請求項１】 第１導電型の半導体基板と、前記第１
導電型の半導体基板に形成された第２導電型のドレイン
領域と、前記第２導電型のドレイン領域上部の第１導電
型のチャネル形成領域を介して形成されたゲート絶縁膜
と、前記第１導電型の半導体基板上に前記第１導電型の
チャネル形成領域に接して形成され、所定の膜厚を有す
る絶縁膜と、前記絶縁膜上に前記第１導電型のチャネル
形成領域に接して形成された第２導電型のソース領域と
を有することを特徴とする半導体装置。 - 【請求項２】 第１導電型の半導体基板内に不純物を
添加して第２導電型のドレイン領域を形成する工程と、
前記半導体基板上に所定の膜厚の絶縁膜を形成する工程
と、前記絶縁膜上に第２導電型のソース領域を形成する
工程と、前記第２導電型のドレイン領域上部に前記絶縁
膜及び前記第２導電型のソース領域と接する第１導電型
のチャネル領域を形成し、前記第１導電型のチャネル領
域上にゲート絶縁膜を形成する工程とを有することを特
徴とする半導体装置の製造方法。 - 【請求項３】 第１導電型の半導体基板内に不純物を
添加して第２導電型のドレイン領域を形成する工程と、
前記第２導電型のドレイン領域内の一部に不純物を添加
して第１導電型のキャパシタ領域を形成する工程と、前
記第１導電型のキャパシタ領域上に所定の膜厚の絶縁膜
を形成する工程と、前記絶縁膜上に第２導電型のソース
領域を形成する工程と、前記第２導電型のドレイン領域
上部に前記絶縁膜及び前記第２導電型のソース領域と接
する第１導電型のチャネル領域を形成し、前記第１導電
型のチャネル領域上にゲート絶縁膜を形成する工程とを
有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3049608A JPH04286128A (ja) | 1991-03-14 | 1991-03-14 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3049608A JPH04286128A (ja) | 1991-03-14 | 1991-03-14 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04286128A true JPH04286128A (ja) | 1992-10-12 |
Family
ID=12835952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3049608A Withdrawn JPH04286128A (ja) | 1991-03-14 | 1991-03-14 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04286128A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09116112A (ja) * | 1995-10-14 | 1997-05-02 | Nec Corp | 半導体記憶装置とその製造方法 |
-
1991
- 1991-03-14 JP JP3049608A patent/JPH04286128A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09116112A (ja) * | 1995-10-14 | 1997-05-02 | Nec Corp | 半導体記憶装置とその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4523213A (en) | MOS Semiconductor device and method of manufacturing the same | |
| US5654215A (en) | Method for fabrication of a non-symmetrical transistor | |
| JPH03178135A (ja) | 絶縁ゲート電界効果トランジスタ製造方法 | |
| JPH05206451A (ja) | Ｍｏｓｆｅｔおよびその製造方法 | |
| JPH05283519A (ja) | 半導体装置の製造方法 | |
| US5731240A (en) | Manufacturing method for semiconductor depositing device | |
| JP2908715B2 (ja) | モスフェット（ｍｏｓｆｅｔ）及びその製造方法 | |
| JPH04286128A (ja) | 半導体装置及びその製造方法 | |
| JPH0738095A (ja) | 半導体装置及びその製造方法 | |
| JPH11220128A (ja) | Ｍｏｓｆｅｔ及びその製造方法 | |
| JP3017838B2 (ja) | 半導体装置およびその製造方法 | |
| KR0167253B1 (ko) | 반도체 소자 제조방법 | |
| JP2500688B2 (ja) | 縦型電界効果トランジスタの製造方法 | |
| JP3848782B2 (ja) | 半導体装置の製造方法 | |
| KR0157902B1 (ko) | 반도체 소자 제조방법 | |
| JPH05218411A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JPS63150965A (ja) | 半導体装置の製造方法 | |
| JPH06275839A (ja) | 縦型半導体素子の製造方法 | |
| JPS6367778A (ja) | 半導体装置の製造方法 | |
| JPH03227526A (ja) | 半導体素子の製造方法 | |
| JPH0330307B2 (ja) | ||
| JPH0547982B2 (ja) | ||
| JPH0571191B2 (ja) | ||
| JPH04127538A (ja) | 半導体装置の製造方法 | |
| JPH04305976A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |