JPS6091674A - 絶縁ゲ−ト型電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は絶縁ゲート型電界効果トランジスタに係り、物
に尚利得でかつ高耐圧特性を両立するのに好適な実効チ
ャネル長が１μｎｌ以下の超微細絶縁ケート型寛界効来
トランジスタに関する。

〔発明の背景〕

ＭＯ８塁屯界効果トランジスタ、又は絶縁ゲートＪＪ電
界効果トランジスタ（以降、率にトランジスタと称する
。）の倣細化に伴い、チヤネル長が０．５μｍ以下、ソ
ース・ドレイン接曾未さも０．２μｍ以下と憔めて浅く
構成されたトランジスタの出現も要求されている。しか
しながら通電構造を有する上記構成の超微細トランジス
タにおいては、その実効チャネル長が極めて短いことが
らパンチスルー耐圧が２ｖ以下と極端に低下し、５■な
る通常電源電圧では動作不可症となる。パンチスルー耐
圧を向上させるため基板不純物＃度を上昇すれば雪崩降
服電圧が低下し、Ｍ局ソース・ドレイン間耐圧は向上で
きない。

上記の欠点を克服する為、筒＃度および低濃度の２棟類
の不純物分布を組合せたｍ成にょシトレイン拡散層とす
るいわゆる２重ドレイン構造、及びＬＤＤ　（Ｌｉｇｈ
ｔｌｙ　Ｄｏｐｅｄ　］）ｒａｉｎ）構造が提案されて
いる。後者についてはＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏ
ｎｓｏｎ　ｇｌｅｃｔｒｏｎ　］）ｅｕｉｃｅｓｇ、　
ＥＤ−２７巻１３５９ページ（１９８０年）にその詳細
が記載されているが、その尚耐圧化の思想はゲート電極
で覆われていない低不純物濃度ドレイン拡散層によシト
レイン印加′胤界ｆ：ｌｔ４下させ高耐圧化を遅成せん
とするものである。しかしながら上記ＬＤＤ構造におい
て、低不純物濃度ドレイ／拡散層表面の大部分はゲート
′亀憔によ＃）覆われておらす、ソース・ドレイン間の
耐圧向上は達成できるがチャネルコンダクタンスの低下
という電入な特性低下も併せて生ずる欠点を有していた
。またＬＬ）Ｄ構造の他の欠点はソース・ドレイン間耐
圧向上のために等大した低不純物ドレイン拡散層とは別
にドレイン拡散層として尚不純物濃度ドレイ／拡散層が
存在するため、ドレイン拡散層の占有面積が大きくなシ
、トランジスタの微細化と反することである。

他の征米構造である前記２重ドレイン構造においては上
日己ＬＤＤ構造でみられるごときチャネルコンダクタン
スが低下する欠点は生じないが、超微細トランジスタの
ソース・ドレイン間耐圧向上が十分でない欠点ｆｃ有し
ていた。すなわち、第１図に示すごとき従来の２重ドレ
イン構造においては低不純物製置ドレイン拡散Ｊｖｉ６
、および尚不純Ｄｍ濃にドレイ／拡散層８ともゲート電
極４によシ各表面を覆われ、チャネルコンダクタンスの
低下は生じない。しかしながら梃米の２ムドレイン構造
においては低不純物磯度のソース拡散層５、ドレイ／拡
散層６および萬不純物濃良のソース拡散ノー７、ドレイ
／拡散層８はいずれもゲート電極４を拡散マスクとして
用い、半導体基板１内に構成されていた。したがって超
微細な実効チャネル長および極めて浅いソース・ドレイ
ン接合の実現と尚耐圧化に寄与する低不純物＃［ドレイ
ン拡散層６の占有面積の増大とは筒不純物濃度ソース７
およびドレイン領域８が極端に微細化できぬ現状の製造
技術下においては互いに矛盾するものであった。なお第
１図において、２はフィルド酸化膜、３はゲート絶ｌ＃
膜、９は保護絶縁膜、１０および１１は各々ソースおよ
びドレイン電極である。

上述した従来０２重ドレイン構造の欠点は耐圧向上にほ
とんど寄与しない高不純物＊ｉミドレイン散ノー幀領域
存在に基づく。また前述した従来のＬＤＤ構造の欠点は
ゲート電極構成に主に基づく。

上記は、超微細トランジスタの高チャネルコンダクタン
ス化と高耐圧化の両立の観点に基づいた最適トランジス
タ構造の設計、特にゲート構成法およびドレイン拡散層
間の関連について、従来常識にとられれ総合的検討がま
ったくなされていなかったことに含づく。

〔発明の目的〕

本発明の目的は上述した従来技術の欠点を解消し、ソー
ス・ドレイン間耐圧が十分に高く、かつ高チャネルコン
ダクタンス特性を有する本質的に超微細なトランジスタ
を提供することにおる。

〔発明のＩｇ費〕

本発明は０．５μｍ以下の実効チャネル長を有する超微
細トランジスタにおいて、ソース・ドレイ／間耐圧の向
上と高チャネルコンダクタンス特性の両立を可能にする
ドレイン拡散層構造、およびゲート電極構成に関する最
適条件を見出した事案に基づく。

超微細トランジスタにおけるソース・ドレイン間耐圧向
上に関してドレインＨｍにおける最大不純物濃度を１０
”ｃｍ−”禾満乃至１０”ｃ＋ｙ＋−”以上に設定する
ことが極めて有効であることは％顔昭５８−５５０７５
として本発明者らより出願済みの特許願に記載した。し
かしながら、上記出願特許においてはソース・ドレイン
拡散層上をゲート電極が覆う影響などゲート電惚構成が
トランジスタ特性に与える効果については知られていな
い。本発明は上記特願昭５８−５５０７５の概念をさら
に拡張し、ソース・ドレイン間耐圧向上と高チャネルコ
ンダクタンス化に通したゲート構成について検討した結
果に基づく。第２図は実効チャネル長０．５μｍ、ゲー
ト酸化朕厚２Ｑｎｍの超微細トランジスタにおいて、ゲ
ート電圧、基板電圧をＯＶ１ドレイン電圧ｔ−５Ｖ各々
印加した場合における半導体基板内における最大電界を
、ゲート電極がソース・ドレイン拡散層表面を覆う割合
の関数として示した解析結果である。パラメータはドレ
イン表面不純物ＩＩｋ度である。第２図においてゲート
電惚のソース・ドレイン拡散層’（＋−覆う割合が０お
よび１は各々ゲート電極端がソース・ドレイン各接合と
一双する場合、およびゲート電極端がソース・ドレイン
拡散層の戚太不穐物濃度領域に遜する場合と足義してい
る。第２図から注目されることはドレイン弐囲不純物譲
度がＩ　Ｘ　１０”α−３以下の条件においてはゲート
”電極がソース・ドレイン拡散ノー上を覆う割付に成人
電界値が極めて大きく依存することである。上６己最大
電界値はドレイン表面不純物濃度がｌ　Ｘ　１０”　ｃ
ｍ−３の場合、ゲート電極がソース・ドレイン拡散層上
を覆う割合が０．５を境にし倍以上も変化する特性を示
す。すなわち、第２図に基けばドレイン表■不純物磯度
を１０”　ｃｍ−３未満と低磯展に設定し、かつゲート
電極構成として、ゲート電極のソース・ドレイン拡散層
上を覆う割合ｔ−０，５以上、とするか又はほぼ０に構
成すれは半導体基板内の紋大亀界を低く抑えることがで
き、ソース・ドレイン間耐圧を恢来構這にくらべて著し
く改嵜できることがわかる。

なおドレイン次面不純物一度が１０２０（７）−３以上
と尚ａ度に設定された従来構造トランジスタの場合、ゲ
ート電極構成によらず基板内最大電界は尚く、したがり
てソース・ドレイン間耐圧は低い。

第３図は各種ゲート構成を有するトランジスタのチャネ
ルコンダクタンス値をゲート屯惚がソース・ドレインの
最大不純物ｄ［執域まで元金に覆う構成を有するトラン
ジスタのチャネルコンダクタンス値で規格化した１１Ｋ
を縦軸にとり、横軸にゲート電極のソース・ドレイン拡
散ノー上を覆う割合をとった関係を示している。パラメ
ータはドレイン表面不純ｖＤ＃度である。トランジスタ
の実効チャネル長は０．５μｍである。チャネルコンダ
クタンスは飽和領域における値である。第３図から明ら
かになることはチャネルコンダクタンスはゲート構成に
強く依存するが、ゲート電極がソース・ドレイン拡散層
上を覆う割合が０．４以上であればドレイン表面不純物
製置が１０”　ｃｍ−”以上に設定されたトランジスタ
においては２％以下のチャネルコンダクタンスの低下に
抑えられることである。

第２図および第３図の両解析精果よシ酩合的に明白にな
った事実は０．５μｍ以下の央幼チャネル長を有する超
微細トランジスタにおいて、ドレイン衣面不純物羨度を
１０２０の一３未満に設定し、かつゲート′喝極がソー
ス・ドレイン拡散ノー表面の半分以上を覆うように構成
すれば為耐圧でがっ尚チャネルコンダクタンス特性を遅
成し得ることで必る。

〔発明の実施例〕

以下不兜明を実施例によってさらに詳細に説明する。説
明の部会上、図面をもって説明するが要部が拡大して示
されているので注意を要する。

笑ｍ例１ 第４図乃至ｇ６図は本発明による絶縁ゲート型電界効果
トランジスタの一実施？Ｉｌを示した図で、１はｐ４ｔ
ｍ比抵抗１Ω−副のシリコン基板である。シリコン基＆
１表向に従来の素子分離技術を利用して０．５μｍの厚
いフィルド酸化膜２を選択的に形成した後、活性領域の
半導体表面を蕗出し、２Ｑｎｍの清浄なゲート酸化膜３
を形成する。しかる仮、約０．２μｎ】のシリコン薄膜
をゲート敵化膜３上に形成し、ＰｏＣ４５をソースとす
る熱拡散によシリコン基板にリンの高磯度拡敢をおこな
う。その後、写真−側法にょシヶート電極４を形成する
。蝕刻恢のチャネル長は０．９μｍであった。

次にテトラエトキ’／　’／　ラフ　（Ｓ　ｊ　（ＯＣ
２Ｈ５）４　）　（ｆ−用いた化学気相反応にょシリコ
ン薄膜１２を全面に堆積した。上記の地積は１０ｎｍ、
５０ｎｍ。

ｌＱＱｎｍ、１５０ｎｍ、２００ｎｍおよび２５０ｎｍ
の各膜厚について谷々夾施した。上記の堆積膜１２に反
応性スパッタエツチング装置にょシ半尋体基板表面と垂
直方向にエツチングをおこない、＋ｍ部に堆積されたシ
リコン酸化膜を除去すると、ゲート電極４、およびフィ
ルド酸化膜２の各端部側壁にだけ堆積膜厚と同じ膜厚の
シリコン酸化堆積膜１２が残置される。この状態で砒素
イオンを加速エネルギ３０ＫｅＶの条件でイオン打込み
によシ露出されている半導体基板１表面に注入する。

本実施例においては注入量も変数とし、最終的な表向不
純物製置がＩ　Ｘ　１０１８乃至１０　”　ｃｍ−３の
範囲で種々の値を取るように設定した。上記のイオン打
込み工程の後、注入イオンの活性化の為の熱処理を何つ
だ。上記の熱処理は１０００Ｃで行ったが砒木イオン注
入瀘、およびゲート″を極４の側壁に残飯されたシリコ
ン酸化族１２の膜厚によらず実効チャネル長が０．５μ
ｍとなるように熱処理時間′ｔ−谷々設定しソース拡散
層５お工ひドレイン拡散層６ｋｊし成した。しかる後、
ソース拡散Ｊｍ５およびドレイン仏畝１１６上のゲート
酸化膜３を除去し、膜厚１００μｍのパラジウム（Ｐｄ
）全全面に蒸着する。続いて２５０Ｃの熱処理を施しソ
ース５、ドレイ／拡散層６表面、及びゲート電極４表向
にパラジウムシリサイド（ｐｄＳｉ）を５Ｑｎｍ腺厚形
成する。上記の熱処理に於いて７リコン酸化Ｍ１２、及
び２上に於いてはパラジウムのシリサイド化は生じない
。したがって上記の熱処理工程の俊、パラジウムのみを
エツチングするとゲート電極４、ソース拡散層５、ドレ
イン拡散層６の谷底面上にのみパラジウムシリサイド１
５．１３および１４がゲート電極４、ソース波数ノー５
およびドレイン拡散層６と各々自己歪音的に残置される
。

この状態で再び５００Ｃの熱処理を施しパラジウムシリ
サイド１３乃至１５の低抵抗化を行った。

ここに於いてＰｄ５ｉＮＩｌ下にはｐｄＳｉ層形成前の
衣面不縄ｑｐｌＪ義度よシも約１桁商い不純物濃度を有
する約ＩＱｎｍ厚の仇出増がｐｄＳｉ層１３乃至１５と
自己歪音的に形成される。上６己の不純物析出ノ曽は低
不純物次面濃度を有するソース拡散ノ曽５及びドレイン
拡Ｗ！１．盾６とｑ！ｒＰｄＳＬ層１３及び１４との間
の良好なオーミック接触’を確保する役割を有する。ｐ
ｄＳｉ層の低抵抗化熱処理の後、硅燐酸ガラスを含有す
る保護絶縁膜９を公知技術にニジ堆積しソース・ドレイ
／及びゲート電極との接続用の開孔を写真蝕刻法により
実施した。上記の与＾蝕刻の時の７オトレジスト瞑ｔ−
残飯したまま続いてチタン（Ｔｉ）とタングステン（Ｗ
）の同時蒸着によシ２ＱＱｎｍなる膜厚を有するＴｉＮ
膜を蒸着した。この状態で上記ホトレジスト族を除去す
ると開孔部を除いたホトレジスト膜上のＴｉＮ換も同時
に除去されソース拡散層およびドレイン拡散層の各開孔
部等に選択的にＴＩＷ膜工６および１７が残飯される。

次にアルミニウム（Ａｔ）蒸着層を用いた公知の配線技
術を用いて成型の回路方式にしたがい、ソース電極１０
、ドレイン拡散１１を宮む配縁及び％極を構成した。

上記の装造工程ｔ−社て製造された丹頂の膜厚を有する
ゲート電極０１ｕ壁のシリコン酸化膜１２、および６擁
の衣面不純吻譲匿を有するドレイン拡畝ノ曽６で構成さ
れる谷々のトランジスタについてゲート電圧が半におけ
るソース・ドレイン間耐圧（ＢＶｏｓ　）を測定した。

ドレイン表面不純物濃度をＩ　Ｘ　１０”ｃｍ−”に設
定したトランジスタのＢＶｏｓ値はゲート区他側壁のシ
リコン酸化膜１２の膜厚が５０，１００，１５０，２０
０及び２５０ｎｍの各構成において各々、１０，１０，
６゜６．５及び７．Ｏｖであった。またドレイン表面不
純物濃度を５　Ｘ　１０”副−３に設定したトランジス
タのＢＶＤＩＩ値はゲート成極１１１１１壁のシリコン
酸化族１２の膜厚が５０，１００，１５０，２００．及
び２５Ｑｎｍの各構成の時、谷々１１．５，８．５゜６
．０．６．５，７．５Ｖであった。上記の測定結果は第
２図の解析結果と定性的によく一致しておυゲート電極
］がドレイ／拡散層６表面における最大不純物領域間域
とドレイン接合に挾まれた領域の５割以上の狽域を覆う
ごとく構成した場合、ソース・ドレイン間耐圧が格段ｅ
こ改善されたことを示している。なおゲート電極側壁の
シリコン酸化族１２の膜厚がｌＱｎｍに構成されたトラ
ンジスタにおいてはゲート・ドレイ／間の短絡を生ずる
不良率が尚く好ましくなかった。ただし上記不良が見ら
れないトランジスタのソース・ドレイン間耐圧はシリコ
ン酸化族１２の膜厚に５０ｎｍに構成したトランジスタ
のものとほぼ同一１直を示し、ソース・ドレイン間耐圧
同上上の点では有効であることがわかった。上ｍｌ結果
からゲート電極４がドレイン拡散／＊　６　Ｔｉ面にお
ける最大不純９Ｎ！１ｉｉｌｉｔ域とドレン接合に挾ま
れ７’（領域の５割以上を覆うことがソース・ドレイン
間耐圧の改善の点から望ましい。ドレイン拡散層６上を
ゲート電極４が覆う割合の上限はゲート電極端とドレイ
ン拡散層の最大不純物領域間の距離がゲート酸化膜３の
膜厚程度へたたっているように構成されることがゲート
・ドレイン１ｉＪｌ　幾組防止の一点から望ましい。上
記のゲート構成においては第３図から予想されたごとく
、チャネルコンダクタンス特性がケート構成に依仔して
低−Ｆするととき１頃向は測定誤差範囲内であｐ識別で
＠なかった。

なおドレイン表面不純物濃度が１０２０ｃｍ−３以上と
尚嫌度に構成されたトランジスタにおいてはソース・ド
レイン間耐圧はケート構成にほとんど位任せず５．５■
程度と低く従来特注と麦は見られなかった。したがって
本発明は１０２０ｃｍ−３未満の低ｖＭ度のドレイン衣
囲不純物績展で構成されるトランジスタに対して鳴動で
あると考えられる。

以上にのべた本発明の実施例においてはソース・ドレイ
ンを低不挑１勿譲吸拡赦層とシリサイド層で構成される
構造について述べたがソース・ドレイン構造は上記構成
に限屋されるべきでなく低不純物拡散層と高不純物拡散
層を異なる拡散孔から尋人し、かつ少なくとも両者の一
部が１畳するごとく構成したいわゆるＬ　Ｄ　Ｄ　（Ｌ
ｉｇｈｔｌｙ　Ｄｏｐｅｄｌ）ｒａｉｎ）構造に対して
も本発明を適用できる。さらに前記実施例においてはｐ
ｄＳｉを採用した場合について記載したがシリサイド層
はｐｄＳｉに限定されることなくｐｔ、Ｍｏ、ｗ、Ｎｌ
、Ｔｉ。

Ｔａ、Ｎｂ、Ｃｒ、ｐｒ等の他の高融点金属又はそのシ
リサイド族で置換えてもよい。また上記シリサイド層を
烏不純物一度拡散層で置換えた構造でも本発明の精神を
逸脱しない。

前記実施例においては説明の部会上ｐ型導電型の半導体
基板にｎ７不縄物を拡散しソース及びドレイン領域を構
成したいわゆるｎチャネル型トランジスタについて示し
たが本発明構造は上記のとときｎチャネル型に限定され
ることなくｎ型専゛屯型の半導体基板にｐｄ不純物によ
るソース・ドレイン全構成するいわゆるｐチャネル型ト
ランジスタでもよい。さらに本発明は半体トランジスタ
に眠疋されることなく少なくとも仮数のトランジスタで
構成される半導体集積回路装置に対しても適用できるこ
とは言うまでもない。

〔発明の効果〕

本発明によればゲート電極がドレイン拡散層表面を覆う
割合を最適に構成することによシトレイン強′−界を分
散でき、超微細トランジスタのソース・ドレイン間耐圧
をｖと米構造よｉＶも向上できる。さらにチャネルコン
ダクタンスの低下金招くことなく征米栴逍のものと同程
度に保つことができる。したがって本発明によれば５■
なる１１［魁圧を変更することなく失効チャネル長が０
．５μｍ以下と超＝ｍなトランジスタ全ホットキャリア
注入前の超微細トランジスタに特有な劣化を生ずること
なく動作させることができる。

【図面の簡単な説明】

第１図は従来構造のトランジスタを示す図、第２図乃至
第３図は本発明の動域となった解仇鮎果を示す図で、第
２図は半導体基板内の最大電界と、ゲート電極がソース
・ドレイン拡散層上を覆う割付の関係、第３図はゲート
電極がソース・ドレイン拡散層上を覆う割合がコン特性
タンス脣性に与える影響を示す図である。第４図乃至第
６図は本発明の一夫施例を説明するＷＴ面図である。 １・・・シリコン基板、２・・・フィルド酸化膜、３・
・・ゲート酸化膜、４・・・ゲート電極、５・・・ソー
ス拡散層、６・・・ドレイン拡散１−１９・・・保課杷
脈膜、１０・・・ソース電ｆｉ、ｌ　１・・・ドレイン
４４ｆｉ、１２・・・シリコン眩化Ｉｌｌ、１３，１４
．１５・・・）くラジウムシリサイ第１図 第　Ｚ　図 γ゛−トを壱しＩ’　ソース　ドムイ＞本以考丈Ｊ８稽
ン割企 冨　３　図 第　４　図

Claims (1)

【特許請求の範囲】
1. １、ドレインを構成する不純物がゲート電極端から苓を
   當まない一足の距離をおいて半導体基板内に導入され、
   かつドレイン不純物執域における厳太不純’ｌ！Ｉ−就
   が１０”ｃｒｎ−３以下で構成される絶縁ゲート型電界
   効果トランジスタにおいて、上記最大不純物濃度を有す
   る執域とドレイン接合で挾まれ、上記ドレイン接合を含
   むドレイン不純ｖｔＪ禎域の衣面の５割以上の領域が絶
   縁膜を介してケート電極で覆われたことを特徴とする絶
   縁グー１４電界効果トランジスタ。