JPS59172775A - 半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はＭＯＳＦＥＴを集積形成してなる半導体装置と
その製造方法に関する。

〔発明の技術的背景とその問題点〕

集積回路の微細加工技術の進歩により、実効チャネル長
が１μｍ以下のＭＯＳＦＥＴも作らｆるようになってき
た。ＭＯＳＦＥＴが微細化さｎると種々の問題が生じる
。例えば知チャネル効果によシ特性が不安定となシ、ま
たソース・ドレイン間でパンチスル音生じ易く耐圧が低
くなる。またドレイン近傍のピンチオフ領域での衝突電
離によシ基板電流が流扛てソース接台が順バイアスにな
シ、ソースから注入さｎたキャリアにより災に衝突電離
が促さｎるというフィートノくツクがかかつて、ソース
・ドレイン間がブレイクダウンするという現象も生じる
。更にＣ′ＭＯ８の場合であｎば、寄生バイポーラ・ト
ランジスタによるラッチアップ現象も大きな問題となっ
ている。

こｎらの問題を解決する構造として第１図に示すものが
提案さ几ている。この例はｎチャネルＭＯ８ＦＥＴであ
って、Ｐ型Ｓｉ基板１１を用い、フィールド酸化膜１６
で分離さ牡た領域にゲート酸化膜１２を介してゲート電
極１３が形成さ几、ゲート電極１３に自己整合さｎてソ
ース、ドレイン拡散層が形成されている。ソース、ドレ
イン拡散層は図示のように、ゲート領域に自己整合さ２
″した低濃度−で浅いｎ−Ｎ　１４１＋　１４２と、ゲ
ート領域から離ｆ′した位置でｎ一層１４ｘ＊１４２に
そｎぞバー都電なるように形成さ扛た高濃度で深いｎ＋
層１５１　＋　１５２とから構成さ扛ている。１７（ｌ
−１，ＣＶＤ　Ｋ　、！ニルＳ　ｔｏ２膜−ｃｈ、、７
−ス＠＆１Ｂおよびドレイン１！＆ｉ、１９はこの５ｉ
Ｏｚ膜１７にあけたコンタクトホールｋｆｒＬ、てそｎ
ぞＢｎｎＪ５１゜１５２に接触させている。

このようにソース、ドレイン拡散層のうちゲート領域側
全低濃度で浅い、−）曹１４１，１４２とすることによ
シ、チャネル領域の等電位線の歪みを小さくシ、またド
レイン近傍での電界集中の程度を小さくすることができ
、上述の問題点をある程度まで改善することができる。

第１図においてｎ＋層１５１　ｒ　１５２を設けている
のは、ｎ−１１４１＋　１４２のみではソース電極１８
．ドレイン電極１９のつき抜けを生じ易く、また抵抗が
高いためである。

しかしながら第１図の構造は、ｎＪに）１５Ｈ＋１５２
を設けているとはいえ、ゲート領域（１！ｌにｎ一層１
４１ｒ　１４２を残しであるためこの部分の抵抗が無視
できず、ドレイン電流が低下し、ＭＯＳＦＥＴのｊ／ｌ
ｎ低下をもたらすという難点があった。

〔発明の目的〕

本発明は上記の如き難点を解消した半導体装置とその製
造方法を提供することを目的とする。

〔発明の概要〕

本発明においては、ＭＯＳＦＥＴのソース、ドレイン拡
散層のうち少くともドレイン拡散層を、ゲート領域に自
己整合されて形成さ扛た低濃度の第１の拡散層と、ゲー
ト領域から静れた位置で第１の拡散層と重なるように形
成さ′７″した第１の拡散層よシ高濃度の第２の拡散層
とから構成することを基本とする。この基本荷造は第１
図に示し之従来例と同じであるが、本発明では更に、前
記第２の拡散層表面から前記第１の拡散層表面にまたが
るように導体膜全配設したことを特徴とする。

また本発明の方法は、上記の如きｒ／［Ｏ８Ｆ’ＥＴ構
造を得るために、ゲート電極をマスクとして不純物をド
ープしてソース、ドレイン領域に低濃度の第１の拡散層
を形成する工程、前記ゲート電極側壁段差部に自己整合
的にマスク材を形成しこのマスク材とゲート電極全マス
クとして不純物をドープして前記第１の拡散層に１なる
第１の拡散層よｐ高濃度の第２の拡散Ｎを形成する工程
、および前記第２の拡散層表面から前記第１の拡散層表
面にまたがるように導体膜を配設する工程を含む。前記
搏体膜葡配設する工程は例えば、ゲート電極９１１１壁
全絶縁膜でおおって第１．第２の拡散層表面を露出させ
た状態で基板全面に金属膜を被着し、熱処理をしてソー
ス、ドレイン拡散層表面に金属−半導体化合物全生成し
、未反応の金属管ヲエッチング除去することによシ、マ
スク合せ工程を要せず自己整合的にソース、ドレイン拡
散層上にのみ配設することができる。

〔発明の効果〕

本発明の構造によ几ば、ソース、ドレイン拡散層のゲー
ト領域側の部分を低濃度の第１の拡散層とすることによ
り、ＭＯＳＦＥＴの微細化による多くの問題を解決でき
るだけでなく、第１の拡散層の抵抗が大きいことによる
ＭＯ８ＦＥＴ特性の低下が第２の拡散層上から第１の拡
散層上にまたがって導体膜を配設することで補償さｔ１
優れたＭＯ８Ｆ’ＥＴ特性を得ることができる。またソ
ース、ドレイン電極を上記導体膜にコンタクトさせるこ
とでコンタクト抵抗が小さくなシ、こ庇もＭＯＳＦＥＴ
の特性向上に寄与する２また本発明の方法によ几ば、第
１．第２の拡散層およびこｎらの上に配設する導体膜を
自己整合によ多形成することが可能であシ、微細寸法で
優ｎた特性のＭＯＳＦＥＴからなる集積回路を高信頼性
、高歩留りをもって笑現することができる。

〔発明の実施例〕

以下本発明の詳細な説明する。第２図は一実施例の構造
を示し、第３図（ａ）〜（ｆ）はその製造工程を示して
いる。こ才りを製造工程に従って説明すると、まずＰ型
Ｓｉ基板２１にフィールド酸化膜２２を形成し、累子領
域に２００Ａ程度のゲート醒化膜２３を介して４０００
Ａ程度のリンを含む多結晶シリコン膜によるゲート電極
２４を形成する。次いでゲート電極２４をマスクとして
加速電圧７０　ＫｅＶ、ドーズｊｔ　Ｉ　Ｘ　１０”／
＋：ｒ／ｌの榮件でＡｓ　ｆイオン注入してソース、ド
レイン領域にｎ一層（第１の拡散層）　２５．　、’２
５．全形成する（第３図（ａ））。その後、ジクロルシ
ランとアンモニアを用いたＣＶＤ法により全ＵｎにＳｉ
Ｎ膜２膜上６００Ａ程度形成し、続けてシランガスを用
いたＣＶＤ法によ、ａｓｉｏ□膜２７を３００００００
Ａ程する（第３しＩ（ｂ））。そし、てＣＦ４ガスとＨ
２ガスを用いた反応性イオンエツチング（ＲＩ　Ｊ（）
法によシ全面エツチングして５１０２１１Ｍ　２７　ｋ
ゲート領域側、　極２４（［１１１壁の段差部に自己整
合させて残１姉させ、このＳｉＯ２験２７とゲート電極
２４呑−マスクとして、加速電圧１００ＫｅＶ、　　ド
ーズ量’５　Ｘ　１　’Ｏ”／ｃｄの条件でＡＳをイオ
ン注入して０層（第２の拡散層）２８１　ｒ　２８２　
’（ｒ形成する（　第３　［１（Ｃ）　）　。この後例
えば、１０００℃、Ｎ２中、２０分の熱処理を行ってｎ
一層２５ｔ　＋　２５２およびｎ＋層２８１．２８２の
Ａｓｋ活性化する。こうし、て、ゲート領域に自己整合
さｔ″した低濃度で浅いｎ一層２５１　＋　２５２とこ
１．らに重なる高濃度で深いｎ−″ｊ伯２１３−１．２
８．とからなるソース、ドレイン拡散層が得ら扛る。

この後、マスク材として用いたＳｉＯ□脱２７脱除７し
、次いでＣＰ”４ガスとＨ２ガスを含むＲＩＥ法により
全面エツチングしてゲート電極２４の側壁にＳｉＮ膜２
６ｆｆ：残した状態′でゲート電゛極２４およびソース
、ドレイン拡散層表面全露出させる。

そしてスパッタ法により全面にプラチナ（Ｐｌ）脇２９
ケ５００八程度被着し、Ｎ２ガスとＨ２ガスを含む雰囲
気中で５５０℃、２０分の熱処理”ｆｃ　；’ｉｈずこ
とによシ、ソース、ドレイン拡散層表面上・よびゲート
電極２４表面にＰ１シリザイド−３０１〜３０Ｂを形成
する（第３　図１　（ｄ）　ｌ。この徒、未反応のｐｔ
ｌｌ？ｉ２９’に王水によりエツチング除去する（第３
図（ｅ））。こうしてソース、ドレイン拡散層およびゲ
ート電極２４上に自己整合的にｐｔシリサイド膜３０！
〜３０ｓ′ｆＫ形成することができる。

この後、従来と同様に全面塗ＣＶＤによる５ｉＯｚＫ、
３１でおおい、コンタクトホール紫開孔してＡｔ−８ｉ
　ｔｅａによるソース電極３２、ドレイン電極３３その
他の配線全形成して兄或する（第３図（ｆ））。

この実施例によ牡ば、ソース、ドレイン拡散層上にｔま
低抵抗のｎ／曽２８ｒ　、　２８ｚ上から高抵抗の・’
ｎ−’　ｊＶＩ２．５　ｌ、　２５２上にまたがってＩ
ｌｌシリザイド験３０．、、．３０□が自己膜さ扛るた
め、ゲート領域狽１１に１層２．ｓ、、’４ｓ、、を設
りたことによるドレイン′Ｆｃ流の低下や９７？１の低
下が補償さｆ’Ｌる。従って、微細化による棟々の問題
を解決しながら、ＭＯ８Ｉ”ＥＴの優ｎた特性ｔｉ保す
ることができる。又この実施例ではゲート富１極２４上
にもｐｔシリサイド３０．が重ねら才ｔておシ、ゲート
官イ極倶【抗の低減化によｐ　ＸＭＯ８ＦＥＴのよシ一
層の高速動作が可能となっている。更に、ソース、ド２
レイン１ｂ５極３２　、３３　ｉ、ｔＰｔ　シリサイド
Ｎ’Ａ　３０１　、　：４０２にそｎ、ぞ几コンタクト
するため、この部分の接触抵抗が小さく、このこともＭ
Ｏ８ＦＥＴ／Ｉｆ性の向上に寄与している。

丑たこの実施例の方法によｎば、ソース、ドレイン拡散
層およびこの上に配設さｎるｐｔシリサイドｉｉ全て自
己整合で形成することができ、微細ＭＯ８ＦＥＴを用い
た集積回路の信頼性向上、歩留り向上が図らｆ’Ｌる。

この発明は上記実施例に限ら扛ない。例えば上記実施例
での０層２８１＋２８２の形成工程をＰｔシリサイド膜
３０１〜３０３の形成工程後に行うことが可能である。

その実施例の要部工程を第４図（ａ）〜（Ｃ）によシ説
明す扛ば次のとおシである。

先の実施例と同様にＰ型Ｓ１基板２１にゲート酸化膜２
３を介して多結晶シリコンからなるゲート得、極２４を
形成し、このゲート電極２４をマスクとしてイオン注入
によｐ　ｎ−層２５１　ｒ　２５２　ｋ形成した後、全
面にＣＶＤによるＳｉＮ膜２６を形成する（第４図（ａ
））。

この後、ＲＩＥ法によってグー）１１１ｆｆｆｆ１２４
の側壁にのみＳｉＮ［２６ｉ残して他全除去し１．Ｐｔ
腰の被着、熱処理そして未反応のＰ１１１１５！の除去
の工程を経てｎ一層２５ｘ＋２５２表面およびゲート電
極２４表面にのみＰｔシリサイド膜３０１〜３０３を形
成する（第４図（ｂ））。コノ後、ＣＶＤ法Ｋ　エル５
ｉＯｚ膜２７を堆積しこｆ會ＲＩＥによシゲート電極側
壁部にのみ残して除去し、イオン注入を行って１層２８
１　＋　２８２を形成する（第４図（Ｃ目。こうして先
の実施例と同様の構造？得ることができる。

この実施例によｎば、ｎ＋層２Ｂ１．２８□の拡散のた
めのマスク材とした５ｉＯ２−−２７１にそのまま残す
ことができる。従ってゲート電極９１１１　壁にテーパ
がついた状態でその後の工程を行うことができるため、
配線の段切ｉｔを防止することができ、先の実施例よシ
更に信頼性向上、歩留り向上が図らｎる。

また本発明は、Ｐｔシリサイド膜３０１〜３０３の形成
工程と一層２Ｆ３１．２８２の形成工程の順序だけでな
く、ｎ一層２５１，２５２とｎＪ’ｉ４．２８　ｌ＋　
２　’３　□およびＰｔシリサイド膜３０１〜３０３の
形成工脚ヲ任意に入九替えることが可能である。

更に本発明、は以下に列記するように神々変形実施する
ことができる。

■　ｐｔシリサイド膜に代って、同様の方法によるＷシ
リサイド、Ｔｉシリザイド、ＭＯシリサイド等を用い得
る。

■　ｐｔシリサイド膜に代って、ＣＶｆ）法によ５Ｓｉ
上に選択的にテボジットすることができるＷ脇全用いる
ことができる。

■　ゲート電極材料は多結晶シリコンあ他、Ｗ。

Ｍ立１Ｍ　ｏ　Ｓ　ｉ　ｐ　ＡＺ等を用い得る。

■　ゲート電極側壁に残すＳｉＮ膜２６とｎ＋層拡散の
ためのマスク材となるＳ’０２ｔａ２７の材料選択も種
々可能である。例えば、Ａｔ２０３、多結晶シリコン、
ゲート電極である多結晶シリコン全直接窒化したＳｉＮ
、熱酸化によるＳ　ｉ　０２、レジスト等を適当に組合
せることができる。

■　実施例ではソース、ドレインを同じ構造としたが、
ソース側は従来と同様の構造であってもよい。

■　シリサイドの形成方法として、熱処理によらず、金
属膜とＳｉの界面を含む領域にＡ１１ｌＳｉｌＡｒ等の
イオンを打込むいわゆるイオンビーム争ミキシング法を
利用することができる。

【図面の簡単な説明】

第１図は従来のＭＯ８ＦＥＴ構造例を示す図、第２図は
本発明の一実施例のＭＯ８ＦＥＴ構造？示す図、第３１
ＱＩ　（Ｒ）〜（ｆ）はその製造工程を示す図、第４図
（ａ）〜（Ｃ）は他の突施例の装部製造工程を示す図で
ある。 ２１・・・Ｐ型Ｓｉ基板、２２・・・フィールド酸化膵
、２３・・・ゲート酸化ｎｑ、２４・・・多結晶シリコ
ンゲート電極、２５１　、２５２・・・ｎ一層（第１の
拡散層）、２６・・・ＳｉＮ胛７．２７・・・５ｉ０２
膜、２８１，２８２・・・計層（第２の拡散層）、２９
・・・ｐｚ　Ｆ、Ｑ、３０１〜３０３・・円シリサイド
膜、３１・・・５ｉ０２膜、３２・・・ソース電極、３
３・・・ドレイン１！極。 出願人代理人　　弁理士　鈴　江　武　彦第１図 第２図 （ 第３図 第４図

Claims (1)

1. 【特許請求の範囲】 （１）　　複数のＭＯ８ＦＥ’Ｉ’ｒ集積してなる半導
   体装置において、ソース、ドレイン拡散層のうち少くと
   もドレイン拡散層を、ゲート領域に自己整合さｎて形成
   さｎた低濃度の第１の拡散層とゲート領域から離れた位
   置で第１の拡散層と重なるように形成さｇた第１の拡散
   層よυ高濃度の第２の拡散層とから構成し、この第２の
   拡散層表面から前記第１の拡散層表面にまたがるように
   導体膜を配設したＭＯ８ＦＥＴ會含むこと金時徴とする
   半導体装置。 （２ン　　前記導体膜は金属シリサイドである特許請求
   の範囲第１項記載の半導体装置。 （３）半導体基板にゲート絶縁膜を介してゲート電極全
   形成する工程と、このゲート電極をマスクとして不純物
   全ドープしてソース、ドレイン領域に低濃度の第１の拡
   散層を形成する工程と、前記ゲート電極の側壁段差部に
   自己整合的にマスク材全形成する工程と、このマスク材
   と前記ゲート電極をマスクとして不純物をドープして前
   記第１の拡散層に重なる第１の拡散層よシ高濃度の第２
   の拡散層を形成する工程と、この第２の拡散層表面から
   前記第１の拡散層表面にまたがるように導体膜を配設す
   る工程とを備えたことを特徴とする半導体装置の製造方
   法。 （４）前記第１の拡散層の形成工程は、前記マスク材を
   形成する前、又は前記第２の拡散層を形成して前記マス
   ク材を除去した後に行う特許請求の範囲第３項記載の半
   導体装置の製造方法。 （５ン　　前記導体膜を配設する工程は、前記ゲート電
   極の側壁に絶縁膜を被着してソース、ドレイン拡散層表
   面全露出させた状態で基板全面一に金属膜を被着し、熱
   処理をしてソース、ドレイン拡散層表面に金属−半導体
   化合物膜を生成し、未反応の金属膜をエツチング除去す
   るものである特許請求の範囲第３項記載の半導体装置の
   製造方法。 （６）前記第２の拡散層形成工程は、前記第１の拡散層
   形成後であって、前記導体膜形成の前又は後に行う％許
   請求の恥、囲第３項記載の半導体装置の製造方法。