JPS59172775A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
- Publication number
- JPS59172775A JPS59172775A JP58048128A JP4812883A JPS59172775A JP S59172775 A JPS59172775 A JP S59172775A JP 58048128 A JP58048128 A JP 58048128A JP 4812883 A JP4812883 A JP 4812883A JP S59172775 A JPS59172775 A JP S59172775A
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- source
- gate electrode
- forming
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 20
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 20
- 238000000034 method Methods 0.000 claims abstract description 16
- 239000004020 conductor Substances 0.000 claims abstract description 8
- 238000009792 diffusion process Methods 0.000 claims description 55
- 239000000463 material Substances 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 8
- 238000010438 heat treatment Methods 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 4
- 150000001875 compounds Chemical class 0.000 claims description 2
- 238000005530 etching Methods 0.000 claims description 2
- 230000007423 decrease Effects 0.000 abstract description 6
- 239000010410 layer Substances 0.000 description 58
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 9
- 239000007789 gas Substances 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 241000566146 Asio Species 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 241001122767 Theaceae Species 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- QZPSXPBJTPJTSZ-UHFFFAOYSA-N aqua regia Chemical compound Cl.O[N+]([O-])=O QZPSXPBJTPJTSZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910002092 carbon dioxide Inorganic materials 0.000 description 1
- 239000001569 carbon dioxide Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009684 ion beam mixing Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 210000000496 pancreas Anatomy 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はMOSFETを集積形成してなる半導体装置と
その製造方法に関する。
その製造方法に関する。
集積回路の微細加工技術の進歩により、実効チャネル長
が1μm以下のMOSFETも作らfるようになってき
た。MOSFETが微細化さnると種々の問題が生じる
。例えば知チャネル効果によシ特性が不安定となシ、ま
たソース・ドレイン間でパンチスル音生じ易く耐圧が低
くなる。またドレイン近傍のピンチオフ領域での衝突電
離によシ基板電流が流扛てソース接台が順バイアスにな
シ、ソースから注入さnたキャリアにより災に衝突電離
が促さnるというフィートノくツクがかかつて、ソース
・ドレイン間がブレイクダウンするという現象も生じる
。更にC′MO8の場合であnば、寄生バイポーラ・ト
ランジスタによるラッチアップ現象も大きな問題となっ
ている。
が1μm以下のMOSFETも作らfるようになってき
た。MOSFETが微細化さnると種々の問題が生じる
。例えば知チャネル効果によシ特性が不安定となシ、ま
たソース・ドレイン間でパンチスル音生じ易く耐圧が低
くなる。またドレイン近傍のピンチオフ領域での衝突電
離によシ基板電流が流扛てソース接台が順バイアスにな
シ、ソースから注入さnたキャリアにより災に衝突電離
が促さnるというフィートノくツクがかかつて、ソース
・ドレイン間がブレイクダウンするという現象も生じる
。更にC′MO8の場合であnば、寄生バイポーラ・ト
ランジスタによるラッチアップ現象も大きな問題となっ
ている。
こnらの問題を解決する構造として第1図に示すものが
提案さ几ている。この例はnチャネルMO8FETであ
って、P型Si基板11を用い、フィールド酸化膜16
で分離さ牡た領域にゲート酸化膜12を介してゲート電
極13が形成さ几、ゲート電極13に自己整合さnてソ
ース、ドレイン拡散層が形成されている。ソース、ドレ
イン拡散層は図示のように、ゲート領域に自己整合さ2
″した低濃度−で浅いn−N 141+ 142と、ゲ
ート領域から離f′した位置でn一層14x*142に
そnぞバー都電なるように形成さ扛た高濃度で深いn+
層151 + 152とから構成さ扛ている。17(l
−1,CVD K 、!ニルS to2膜−ch、、7
−ス@&1Bおよびドレイン1!&i、19はこの5i
Oz膜17にあけたコンタクトホールkfrL、てそn
ぞBnnJ51゜152に接触させている。
提案さ几ている。この例はnチャネルMO8FETであ
って、P型Si基板11を用い、フィールド酸化膜16
で分離さ牡た領域にゲート酸化膜12を介してゲート電
極13が形成さ几、ゲート電極13に自己整合さnてソ
ース、ドレイン拡散層が形成されている。ソース、ドレ
イン拡散層は図示のように、ゲート領域に自己整合さ2
″した低濃度−で浅いn−N 141+ 142と、ゲ
ート領域から離f′した位置でn一層14x*142に
そnぞバー都電なるように形成さ扛た高濃度で深いn+
層151 + 152とから構成さ扛ている。17(l
−1,CVD K 、!ニルS to2膜−ch、、7
−ス@&1Bおよびドレイン1!&i、19はこの5i
Oz膜17にあけたコンタクトホールkfrL、てそn
ぞBnnJ51゜152に接触させている。
このようにソース、ドレイン拡散層のうちゲート領域側
全低濃度で浅い、−)曹141,142とすることによ
シ、チャネル領域の等電位線の歪みを小さくシ、またド
レイン近傍での電界集中の程度を小さくすることができ
、上述の問題点をある程度まで改善することができる。
全低濃度で浅い、−)曹141,142とすることによ
シ、チャネル領域の等電位線の歪みを小さくシ、またド
レイン近傍での電界集中の程度を小さくすることができ
、上述の問題点をある程度まで改善することができる。
第1図においてn+層151 r 152を設けている
のは、n−1141+ 142のみではソース電極18
.ドレイン電極19のつき抜けを生じ易く、また抵抗が
高いためである。
のは、n−1141+ 142のみではソース電極18
.ドレイン電極19のつき抜けを生じ易く、また抵抗が
高いためである。
しかしながら第1図の構造は、nJに)15H+152
を設けているとはいえ、ゲート領域(1!lにn一層1
41r 142を残しであるためこの部分の抵抗が無視
できず、ドレイン電流が低下し、MOSFETのj/l
n低下をもたらすという難点があった。
を設けているとはいえ、ゲート領域(1!lにn一層1
41r 142を残しであるためこの部分の抵抗が無視
できず、ドレイン電流が低下し、MOSFETのj/l
n低下をもたらすという難点があった。
本発明は上記の如き難点を解消した半導体装置とその製
造方法を提供することを目的とする。
造方法を提供することを目的とする。
本発明においては、MOSFETのソース、ドレイン拡
散層のうち少くともドレイン拡散層を、ゲート領域に自
己整合されて形成さ扛た低濃度の第1の拡散層と、ゲー
ト領域から静れた位置で第1の拡散層と重なるように形
成さ′7″した第1の拡散層よシ高濃度の第2の拡散層
とから構成することを基本とする。この基本荷造は第1
図に示し之従来例と同じであるが、本発明では更に、前
記第2の拡散層表面から前記第1の拡散層表面にまたが
るように導体膜全配設したことを特徴とする。
散層のうち少くともドレイン拡散層を、ゲート領域に自
己整合されて形成さ扛た低濃度の第1の拡散層と、ゲー
ト領域から静れた位置で第1の拡散層と重なるように形
成さ′7″した第1の拡散層よシ高濃度の第2の拡散層
とから構成することを基本とする。この基本荷造は第1
図に示し之従来例と同じであるが、本発明では更に、前
記第2の拡散層表面から前記第1の拡散層表面にまたが
るように導体膜全配設したことを特徴とする。
また本発明の方法は、上記の如きr/[O8F’ET構
造を得るために、ゲート電極をマスクとして不純物をド
ープしてソース、ドレイン領域に低濃度の第1の拡散層
を形成する工程、前記ゲート電極側壁段差部に自己整合
的にマスク材を形成しこのマスク材とゲート電極全マス
クとして不純物をドープして前記第1の拡散層に1なる
第1の拡散層よp高濃度の第2の拡散Nを形成する工程
、および前記第2の拡散層表面から前記第1の拡散層表
面にまたがるように導体膜を配設する工程を含む。前記
搏体膜葡配設する工程は例えば、ゲート電極9111壁
全絶縁膜でおおって第1.第2の拡散層表面を露出させ
た状態で基板全面に金属膜を被着し、熱処理をしてソー
ス、ドレイン拡散層表面に金属−半導体化合物全生成し
、未反応の金属管ヲエッチング除去することによシ、マ
スク合せ工程を要せず自己整合的にソース、ドレイン拡
散層上にのみ配設することができる。
造を得るために、ゲート電極をマスクとして不純物をド
ープしてソース、ドレイン領域に低濃度の第1の拡散層
を形成する工程、前記ゲート電極側壁段差部に自己整合
的にマスク材を形成しこのマスク材とゲート電極全マス
クとして不純物をドープして前記第1の拡散層に1なる
第1の拡散層よp高濃度の第2の拡散Nを形成する工程
、および前記第2の拡散層表面から前記第1の拡散層表
面にまたがるように導体膜を配設する工程を含む。前記
搏体膜葡配設する工程は例えば、ゲート電極9111壁
全絶縁膜でおおって第1.第2の拡散層表面を露出させ
た状態で基板全面に金属膜を被着し、熱処理をしてソー
ス、ドレイン拡散層表面に金属−半導体化合物全生成し
、未反応の金属管ヲエッチング除去することによシ、マ
スク合せ工程を要せず自己整合的にソース、ドレイン拡
散層上にのみ配設することができる。
本発明の構造によ几ば、ソース、ドレイン拡散層のゲー
ト領域側の部分を低濃度の第1の拡散層とすることによ
り、MOSFETの微細化による多くの問題を解決でき
るだけでなく、第1の拡散層の抵抗が大きいことによる
MO8FET特性の低下が第2の拡散層上から第1の拡
散層上にまたがって導体膜を配設することで補償さt1
優れたMO8F’ET特性を得ることができる。またソ
ース、ドレイン電極を上記導体膜にコンタクトさせるこ
とでコンタクト抵抗が小さくなシ、こ庇もMOSFET
の特性向上に寄与する2また本発明の方法によ几ば、第
1.第2の拡散層およびこnらの上に配設する導体膜を
自己整合によ多形成することが可能であシ、微細寸法で
優nた特性のMOSFETからなる集積回路を高信頼性
、高歩留りをもって笑現することができる。
ト領域側の部分を低濃度の第1の拡散層とすることによ
り、MOSFETの微細化による多くの問題を解決でき
るだけでなく、第1の拡散層の抵抗が大きいことによる
MO8FET特性の低下が第2の拡散層上から第1の拡
散層上にまたがって導体膜を配設することで補償さt1
優れたMO8F’ET特性を得ることができる。またソ
ース、ドレイン電極を上記導体膜にコンタクトさせるこ
とでコンタクト抵抗が小さくなシ、こ庇もMOSFET
の特性向上に寄与する2また本発明の方法によ几ば、第
1.第2の拡散層およびこnらの上に配設する導体膜を
自己整合によ多形成することが可能であシ、微細寸法で
優nた特性のMOSFETからなる集積回路を高信頼性
、高歩留りをもって笑現することができる。
以下本発明の詳細な説明する。第2図は一実施例の構造
を示し、第3図(a)〜(f)はその製造工程を示して
いる。こ才りを製造工程に従って説明すると、まずP型
Si基板21にフィールド酸化膜22を形成し、累子領
域に200A程度のゲート醒化膜23を介して4000
A程度のリンを含む多結晶シリコン膜によるゲート電極
24を形成する。次いでゲート電極24をマスクとして
加速電圧70 KeV、ドーズjt I X 10”/
+:r/lの榮件でAs fイオン注入してソース、ド
レイン領域にn一層(第1の拡散層) 25. 、’2
5.全形成する(第3図(a))。その後、ジクロルシ
ランとアンモニアを用いたCVD法により全UnにSi
N膜2膜上600A程度形成し、続けてシランガスを用
いたCVD法によ、asio□膜27を3000000
A程する(第3しI(b))。そし、てCF4ガスとH
2ガスを用いた反応性イオンエツチング(RI J()
法によシ全面エツチングして510211M 27 k
ゲート領域側、 極24([111壁の段差部に自己整
合させて残1姉させ、このSiO2験27とゲート電極
24呑−マスクとして、加速電圧100KeV、 ド
ーズ量’5 X 1 ’O”/cdの条件でASをイオ
ン注入して0層(第2の拡散層)281 r 282
’(r形成する( 第3 [1(C) ) 。この後例
えば、1000℃、N2中、20分の熱処理を行ってn
一層25t + 252およびn+層281.282の
Ask活性化する。こうし、て、ゲート領域に自己整合
さt″した低濃度で浅いn一層251 + 252とこ
1.らに重なる高濃度で深いn−″j伯213−1.2
8.とからなるソース、ドレイン拡散層が得ら扛る。
を示し、第3図(a)〜(f)はその製造工程を示して
いる。こ才りを製造工程に従って説明すると、まずP型
Si基板21にフィールド酸化膜22を形成し、累子領
域に200A程度のゲート醒化膜23を介して4000
A程度のリンを含む多結晶シリコン膜によるゲート電極
24を形成する。次いでゲート電極24をマスクとして
加速電圧70 KeV、ドーズjt I X 10”/
+:r/lの榮件でAs fイオン注入してソース、ド
レイン領域にn一層(第1の拡散層) 25. 、’2
5.全形成する(第3図(a))。その後、ジクロルシ
ランとアンモニアを用いたCVD法により全UnにSi
N膜2膜上600A程度形成し、続けてシランガスを用
いたCVD法によ、asio□膜27を3000000
A程する(第3しI(b))。そし、てCF4ガスとH
2ガスを用いた反応性イオンエツチング(RI J()
法によシ全面エツチングして510211M 27 k
ゲート領域側、 極24([111壁の段差部に自己整
合させて残1姉させ、このSiO2験27とゲート電極
24呑−マスクとして、加速電圧100KeV、 ド
ーズ量’5 X 1 ’O”/cdの条件でASをイオ
ン注入して0層(第2の拡散層)281 r 282
’(r形成する( 第3 [1(C) ) 。この後例
えば、1000℃、N2中、20分の熱処理を行ってn
一層25t + 252およびn+層281.282の
Ask活性化する。こうし、て、ゲート領域に自己整合
さt″した低濃度で浅いn一層251 + 252とこ
1.らに重なる高濃度で深いn−″j伯213−1.2
8.とからなるソース、ドレイン拡散層が得ら扛る。
この後、マスク材として用いたSiO□脱27脱除7し
、次いでCP”4ガスとH2ガスを含むRIE法により
全面エツチングしてゲート電極24の側壁にSiN膜2
6ff:残した状態′でゲート電゛極24およびソース
、ドレイン拡散層表面全露出させる。
、次いでCP”4ガスとH2ガスを含むRIE法により
全面エツチングしてゲート電極24の側壁にSiN膜2
6ff:残した状態′でゲート電゛極24およびソース
、ドレイン拡散層表面全露出させる。
そしてスパッタ法により全面にプラチナ(Pl)脇29
ケ500八程度被着し、N2ガスとH2ガスを含む雰囲
気中で550℃、20分の熱処理”fc ;’ihずこ
とによシ、ソース、ドレイン拡散層表面上・よびゲート
電極24表面にP1シリザイド−301〜30Bを形成
する(第3 図1 (d) l。この徒、未反応のpt
ll?i29’に王水によりエツチング除去する(第3
図(e))。こうしてソース、ドレイン拡散層およびゲ
ート電極24上に自己整合的にptシリサイド膜30!
〜30s′fK形成することができる。
ケ500八程度被着し、N2ガスとH2ガスを含む雰囲
気中で550℃、20分の熱処理”fc ;’ihずこ
とによシ、ソース、ドレイン拡散層表面上・よびゲート
電極24表面にP1シリザイド−301〜30Bを形成
する(第3 図1 (d) l。この徒、未反応のpt
ll?i29’に王水によりエツチング除去する(第3
図(e))。こうしてソース、ドレイン拡散層およびゲ
ート電極24上に自己整合的にptシリサイド膜30!
〜30s′fK形成することができる。
この後、従来と同様に全面塗CVDによる5iOzK、
31でおおい、コンタクトホール紫開孔してAt−8i
teaによるソース電極32、ドレイン電極33その
他の配線全形成して兄或する(第3図(f))。
31でおおい、コンタクトホール紫開孔してAt−8i
teaによるソース電極32、ドレイン電極33その
他の配線全形成して兄或する(第3図(f))。
この実施例によ牡ば、ソース、ドレイン拡散層上にtま
低抵抗のn/曽28r 、 28z上から高抵抗の・’
n−’ jVI2.5 l、 252上にまたがってI
llシリザイド験30.、、.30□が自己膜さ扛るた
め、ゲート領域狽11に1層2.s、、’4s、、を設
りたことによるドレイン′Fc流の低下や97?1の低
下が補償さf’Lる。従って、微細化による棟々の問題
を解決しながら、MO8I”ETの優nた特性ti保す
ることができる。又この実施例ではゲート富1極24上
にもptシリサイド30.が重ねら才tておシ、ゲート
官イ極倶【抗の低減化によp XMO8FETのよシ一
層の高速動作が可能となっている。更に、ソース、ド2
レイン1b5極32 、33 i、tPt シリサイド
N’A 301 、 :402にそn、ぞ几コンタクト
するため、この部分の接触抵抗が小さく、このこともM
O8FET/If性の向上に寄与している。
低抵抗のn/曽28r 、 28z上から高抵抗の・’
n−’ jVI2.5 l、 252上にまたがってI
llシリザイド験30.、、.30□が自己膜さ扛るた
め、ゲート領域狽11に1層2.s、、’4s、、を設
りたことによるドレイン′Fc流の低下や97?1の低
下が補償さf’Lる。従って、微細化による棟々の問題
を解決しながら、MO8I”ETの優nた特性ti保す
ることができる。又この実施例ではゲート富1極24上
にもptシリサイド30.が重ねら才tておシ、ゲート
官イ極倶【抗の低減化によp XMO8FETのよシ一
層の高速動作が可能となっている。更に、ソース、ド2
レイン1b5極32 、33 i、tPt シリサイド
N’A 301 、 :402にそn、ぞ几コンタクト
するため、この部分の接触抵抗が小さく、このこともM
O8FET/If性の向上に寄与している。
丑たこの実施例の方法によnば、ソース、ドレイン拡散
層およびこの上に配設さnるptシリサイドii全て自
己整合で形成することができ、微細MO8FETを用い
た集積回路の信頼性向上、歩留り向上が図らf’Lる。
層およびこの上に配設さnるptシリサイドii全て自
己整合で形成することができ、微細MO8FETを用い
た集積回路の信頼性向上、歩留り向上が図らf’Lる。
この発明は上記実施例に限ら扛ない。例えば上記実施例
での0層281+282の形成工程をPtシリサイド膜
301〜303の形成工程後に行うことが可能である。
での0層281+282の形成工程をPtシリサイド膜
301〜303の形成工程後に行うことが可能である。
その実施例の要部工程を第4図(a)〜(C)によシ説
明す扛ば次のとおシである。
明す扛ば次のとおシである。
先の実施例と同様にP型S1基板21にゲート酸化膜2
3を介して多結晶シリコンからなるゲート得、極24を
形成し、このゲート電極24をマスクとしてイオン注入
によp n−層251 r 252 k形成した後、全
面にCVDによるSiN膜26を形成する(第4図(a
))。
3を介して多結晶シリコンからなるゲート得、極24を
形成し、このゲート電極24をマスクとしてイオン注入
によp n−層251 r 252 k形成した後、全
面にCVDによるSiN膜26を形成する(第4図(a
))。
この後、RIE法によってグー)111ffff124
の側壁にのみSiN[26i残して他全除去し1.Pt
腰の被着、熱処理そして未反応のP11115!の除去
の工程を経てn一層25x+252表面およびゲート電
極24表面にのみPtシリサイド膜301〜303を形
成する(第4図(b))。コノ後、CVD法K エル5
iOz膜27を堆積しこf會RIEによシゲート電極側
壁部にのみ残して除去し、イオン注入を行って1層28
1 + 282を形成する(第4図(C目。こうして先
の実施例と同様の構造?得ることができる。
の側壁にのみSiN[26i残して他全除去し1.Pt
腰の被着、熱処理そして未反応のP11115!の除去
の工程を経てn一層25x+252表面およびゲート電
極24表面にのみPtシリサイド膜301〜303を形
成する(第4図(b))。コノ後、CVD法K エル5
iOz膜27を堆積しこf會RIEによシゲート電極側
壁部にのみ残して除去し、イオン注入を行って1層28
1 + 282を形成する(第4図(C目。こうして先
の実施例と同様の構造?得ることができる。
この実施例によnば、n+層2B1.28□の拡散のた
めのマスク材とした5iO2−−271にそのまま残す
ことができる。従ってゲート電極9111 壁にテーパ
がついた状態でその後の工程を行うことができるため、
配線の段切itを防止することができ、先の実施例よシ
更に信頼性向上、歩留り向上が図らnる。
めのマスク材とした5iO2−−271にそのまま残す
ことができる。従ってゲート電極9111 壁にテーパ
がついた状態でその後の工程を行うことができるため、
配線の段切itを防止することができ、先の実施例よシ
更に信頼性向上、歩留り向上が図らnる。
また本発明は、Ptシリサイド膜301〜303の形成
工程と一層2F31.282の形成工程の順序だけでな
く、n一層251,252とnJ’i4.28 l+
2 ’3 □およびPtシリサイド膜301〜303の
形成工脚ヲ任意に入九替えることが可能である。
工程と一層2F31.282の形成工程の順序だけでな
く、n一層251,252とnJ’i4.28 l+
2 ’3 □およびPtシリサイド膜301〜303の
形成工脚ヲ任意に入九替えることが可能である。
更に本発明、は以下に列記するように神々変形実施する
ことができる。
ことができる。
■ ptシリサイド膜に代って、同様の方法によるWシ
リサイド、Tiシリザイド、MOシリサイド等を用い得
る。
リサイド、Tiシリザイド、MOシリサイド等を用い得
る。
■ ptシリサイド膜に代って、CVf)法によ5Si
上に選択的にテボジットすることができるW脇全用いる
ことができる。
上に選択的にテボジットすることができるW脇全用いる
ことができる。
■ ゲート電極材料は多結晶シリコンあ他、W。
M立1M o S i p AZ等を用い得る。
■ ゲート電極側壁に残すSiN膜26とn+層拡散の
ためのマスク材となるS’02ta27の材料選択も種
々可能である。例えば、At203、多結晶シリコン、
ゲート電極である多結晶シリコン全直接窒化したSiN
、熱酸化によるS i 02、レジスト等を適当に組合
せることができる。
ためのマスク材となるS’02ta27の材料選択も種
々可能である。例えば、At203、多結晶シリコン、
ゲート電極である多結晶シリコン全直接窒化したSiN
、熱酸化によるS i 02、レジスト等を適当に組合
せることができる。
■ 実施例ではソース、ドレインを同じ構造としたが、
ソース側は従来と同様の構造であってもよい。
ソース側は従来と同様の構造であってもよい。
■ シリサイドの形成方法として、熱処理によらず、金
属膜とSiの界面を含む領域にA11lSilAr等の
イオンを打込むいわゆるイオンビーム争ミキシング法を
利用することができる。
属膜とSiの界面を含む領域にA11lSilAr等の
イオンを打込むいわゆるイオンビーム争ミキシング法を
利用することができる。
第1図は従来のMO8FET構造例を示す図、第2図は
本発明の一実施例のMO8FET構造?示す図、第31
QI (R)〜(f)はその製造工程を示す図、第4図
(a)〜(C)は他の突施例の装部製造工程を示す図で
ある。 21・・・P型Si基板、22・・・フィールド酸化膵
、23・・・ゲート酸化nq、24・・・多結晶シリコ
ンゲート電極、251 、252・・・n一層(第1の
拡散層)、26・・・SiN胛7.27・・・5i02
膜、281,282・・・計層(第2の拡散層)、29
・・・pz F、Q、301〜303・・円シリサイド
膜、31・・・5i02膜、32・・・ソース電極、3
3・・・ドレイン1!極。 出願人代理人 弁理士 鈴 江 武 彦第1図 第2図 ( 第3図 第4図
本発明の一実施例のMO8FET構造?示す図、第31
QI (R)〜(f)はその製造工程を示す図、第4図
(a)〜(C)は他の突施例の装部製造工程を示す図で
ある。 21・・・P型Si基板、22・・・フィールド酸化膵
、23・・・ゲート酸化nq、24・・・多結晶シリコ
ンゲート電極、251 、252・・・n一層(第1の
拡散層)、26・・・SiN胛7.27・・・5i02
膜、281,282・・・計層(第2の拡散層)、29
・・・pz F、Q、301〜303・・円シリサイド
膜、31・・・5i02膜、32・・・ソース電極、3
3・・・ドレイン1!極。 出願人代理人 弁理士 鈴 江 武 彦第1図 第2図 ( 第3図 第4図
Claims (1)
- 【特許請求の範囲】 (1) 複数のMO8FE’I’r集積してなる半導
体装置において、ソース、ドレイン拡散層のうち少くと
もドレイン拡散層を、ゲート領域に自己整合さnて形成
さnた低濃度の第1の拡散層とゲート領域から離れた位
置で第1の拡散層と重なるように形成さgた第1の拡散
層よυ高濃度の第2の拡散層とから構成し、この第2の
拡散層表面から前記第1の拡散層表面にまたがるように
導体膜を配設したMO8FET會含むこと金時徴とする
半導体装置。 (2ン 前記導体膜は金属シリサイドである特許請求
の範囲第1項記載の半導体装置。 (3)半導体基板にゲート絶縁膜を介してゲート電極全
形成する工程と、このゲート電極をマスクとして不純物
全ドープしてソース、ドレイン領域に低濃度の第1の拡
散層を形成する工程と、前記ゲート電極の側壁段差部に
自己整合的にマスク材全形成する工程と、このマスク材
と前記ゲート電極をマスクとして不純物をドープして前
記第1の拡散層に重なる第1の拡散層よシ高濃度の第2
の拡散層を形成する工程と、この第2の拡散層表面から
前記第1の拡散層表面にまたがるように導体膜を配設す
る工程とを備えたことを特徴とする半導体装置の製造方
法。 (4)前記第1の拡散層の形成工程は、前記マスク材を
形成する前、又は前記第2の拡散層を形成して前記マス
ク材を除去した後に行う特許請求の範囲第3項記載の半
導体装置の製造方法。 (5ン 前記導体膜を配設する工程は、前記ゲート電
極の側壁に絶縁膜を被着してソース、ドレイン拡散層表
面全露出させた状態で基板全面一に金属膜を被着し、熱
処理をしてソース、ドレイン拡散層表面に金属−半導体
化合物膜を生成し、未反応の金属膜をエツチング除去す
るものである特許請求の範囲第3項記載の半導体装置の
製造方法。 (6)前記第2の拡散層形成工程は、前記第1の拡散層
形成後であって、前記導体膜形成の前又は後に行う%許
請求の恥、囲第3項記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58048128A JPH0644572B2 (ja) | 1983-03-23 | 1983-03-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58048128A JPH0644572B2 (ja) | 1983-03-23 | 1983-03-23 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59172775A true JPS59172775A (ja) | 1984-09-29 |
JPH0644572B2 JPH0644572B2 (ja) | 1994-06-08 |
Family
ID=12794684
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58048128A Expired - Lifetime JPH0644572B2 (ja) | 1983-03-23 | 1983-03-23 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0644572B2 (ja) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61187370A (ja) * | 1985-02-15 | 1986-08-21 | Toshiba Corp | Mosfetの製造方法 |
JPS6229169A (ja) * | 1985-07-30 | 1987-02-07 | Sony Corp | Mos半導体装置の製造方法 |
JPS62134974A (ja) * | 1985-12-04 | 1987-06-18 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | 電界効果素子 |
JPS62274776A (ja) * | 1986-05-23 | 1987-11-28 | Hitachi Ltd | 半導体装置 |
JPS63260079A (ja) * | 1987-04-16 | 1988-10-27 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JPH01179364A (ja) * | 1987-12-29 | 1989-07-17 | Nippon Telegr & Teleph Corp <Ntt> | Mis型トランジスタ及びその製法 |
JPH02181934A (ja) * | 1989-01-07 | 1990-07-16 | Mitsubishi Electric Corp | Mis型半導体装置およびその製造方法 |
JPH0613582A (ja) * | 1992-03-27 | 1994-01-21 | Internatl Business Mach Corp <Ibm> | 薄膜疑似プレーナpfetデバイスを作製する方法 |
JPH0964363A (ja) * | 1995-06-16 | 1997-03-07 | Matsushita Electric Ind Co Ltd | Mos型半導体装置およびその製造方法 |
JP2006196493A (ja) * | 2005-01-11 | 2006-07-27 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55125649A (en) * | 1979-03-22 | 1980-09-27 | Nec Corp | Production of semiconductor integrated circuit |
JPS57121278A (en) * | 1981-01-20 | 1982-07-28 | Sanyo Electric Co Ltd | Manufacture of mos type transistor |
JPS57124476A (en) * | 1981-01-26 | 1982-08-03 | Toshiba Corp | Manufacture of semiconductor device |
-
1983
- 1983-03-23 JP JP58048128A patent/JPH0644572B2/ja not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55125649A (en) * | 1979-03-22 | 1980-09-27 | Nec Corp | Production of semiconductor integrated circuit |
JPS57121278A (en) * | 1981-01-20 | 1982-07-28 | Sanyo Electric Co Ltd | Manufacture of mos type transistor |
JPS57124476A (en) * | 1981-01-26 | 1982-08-03 | Toshiba Corp | Manufacture of semiconductor device |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61187370A (ja) * | 1985-02-15 | 1986-08-21 | Toshiba Corp | Mosfetの製造方法 |
JPS6229169A (ja) * | 1985-07-30 | 1987-02-07 | Sony Corp | Mos半導体装置の製造方法 |
JPS62134974A (ja) * | 1985-12-04 | 1987-06-18 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | 電界効果素子 |
JPS62274776A (ja) * | 1986-05-23 | 1987-11-28 | Hitachi Ltd | 半導体装置 |
JPS63260079A (ja) * | 1987-04-16 | 1988-10-27 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
JPH01179364A (ja) * | 1987-12-29 | 1989-07-17 | Nippon Telegr & Teleph Corp <Ntt> | Mis型トランジスタ及びその製法 |
JPH02181934A (ja) * | 1989-01-07 | 1990-07-16 | Mitsubishi Electric Corp | Mis型半導体装置およびその製造方法 |
JPH0613582A (ja) * | 1992-03-27 | 1994-01-21 | Internatl Business Mach Corp <Ibm> | 薄膜疑似プレーナpfetデバイスを作製する方法 |
JPH0964363A (ja) * | 1995-06-16 | 1997-03-07 | Matsushita Electric Ind Co Ltd | Mos型半導体装置およびその製造方法 |
JP2006196493A (ja) * | 2005-01-11 | 2006-07-27 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH0644572B2 (ja) | 1994-06-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4149307A (en) | Process for fabricating insulated-gate field-effect transistors with self-aligned contacts | |
JP2707977B2 (ja) | Mos型半導体装置およびその製造方法 | |
US5013678A (en) | Method of making an integrated circuit comprising load resistors arranged on the field oxide zones which separate the active transistor zones | |
JPH0348457A (ja) | 半導体装置およびその製造方法 | |
JPS59172775A (ja) | 半導体装置とその製造方法 | |
EP0030147A1 (en) | Method for manufacturing a semiconductor integrated circuit | |
JP2633873B2 (ja) | 半導体BiCMOS装置の製造方法 | |
JPS63219152A (ja) | Mos集積回路の製造方法 | |
JPS60217657A (ja) | 半導体集積回路装置の製造方法 | |
JPS6360549B2 (ja) | ||
JP3088556B2 (ja) | 半導体装置の製法 | |
JPS61267365A (ja) | 半導体装置 | |
JPH01264265A (ja) | 半導体装置およびその製造方法 | |
JPS63241965A (ja) | 絶縁ゲ−ト型電界効果トランジスタおよびその製造方法 | |
JPS62245671A (ja) | 半導体集積回路装置の製造方法 | |
JPH11220127A (ja) | 絶縁ゲート型半導体装置及びその製造方法 | |
JPH09213708A (ja) | ラテラル・バイポーラトランジスタおよびその製造方法 | |
JPH04186733A (ja) | 半導体装置及びその製造方法 | |
JPH10209429A (ja) | Tft型半導体装置及びその製造方法 | |
JP3279827B2 (ja) | Mos型半導体装置の製造方法 | |
JPH0380542A (ja) | 半導体集積回路装置 | |
JPH01155665A (ja) | 半導体集積回路 | |
JPS60128656A (ja) | 半導体装置 | |
JPS6254959A (ja) | Mis型半導体装置の製造方法 | |
JPH05326938A (ja) | 薄膜トランジスタおよびその製造方法 |