JPH0380542A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0380542A JPH0380542A JP21793289A JP21793289A JPH0380542A JP H0380542 A JPH0380542 A JP H0380542A JP 21793289 A JP21793289 A JP 21793289A JP 21793289 A JP21793289 A JP 21793289A JP H0380542 A JPH0380542 A JP H0380542A
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-
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- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はチタンシリサイド膜を電極又は配線として有す
る半導体集積回路装置に関し、特に、高い信頼性を有し
素子特性のばらつきの少ない半導体集積回路装置に関す
る。
る半導体集積回路装置に関し、特に、高い信頼性を有し
素子特性のばらつきの少ない半導体集積回路装置に関す
る。
従来、この種の半導体集積回路装置においてはｒ ＩＥ
３Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ
ＤｅｖｉｃｅｓＪ１４１〜１４９ベージｖｏｌＥＤ−３
２Ｎｏ２Ｆｅｂｒｕａｒｙ１９８５に記載されている様
に、ＭＯＳ）ランジスタのンースドレイン領域のシリコ
ン表面に、及びゲート電極として用いられている多結晶
シリコン表面にチタンシリサイド膜が形成されている。
３Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ
ＤｅｖｉｃｅｓＪ１４１〜１４９ベージｖｏｌＥＤ−３
２Ｎｏ２Ｆｅｂｒｕａｒｙ１９８５に記載されている様
に、ＭＯＳ）ランジスタのンースドレイン領域のシリコ
ン表面に、及びゲート電極として用いられている多結晶
シリコン表面にチタンシリサイド膜が形成されている。
しかし、この半導体集積回路装置においては、その製造
工程中に９００〜１０００℃の熱処理が加わるために、
チタンシリサイド膜が島状に変形され、層抵抗値が高く
なると共に大きくバラつくという問題点があった。（例
えばＶＬＳＩ Ｍｕｌｔｉｌｅ−ｖｅｌｌｎｔｅｒｃｏ
ｎｎｅｃｔｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ Ｊｕｎｅ
１５〜１６．１９８７のＰｒｏｃｅｅｄｉｎｇ、ページ
４７０〜４７９を参照）。
工程中に９００〜１０００℃の熱処理が加わるために、
チタンシリサイド膜が島状に変形され、層抵抗値が高く
なると共に大きくバラつくという問題点があった。（例
えばＶＬＳＩ Ｍｕｌｔｉｌｅ−ｖｅｌｌｎｔｅｒｃｏ
ｎｎｅｃｔｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ Ｊｕｎｅ
１５〜１６．１９８７のＰｒｏｃｅｅｄｉｎｇ、ページ
４７０〜４７９を参照）。
ソコで、この問題を解決するために、Ｊ、Ｅｌｅｃ−ｔ
ｒｏｃｈｅｍ、５ＯＣ３３（１９８７）Ｐ ４２３に記
載されている様、Ｔ ｉ Ｂ ２又はＴｉＣをという安
定な化合物を組成として含むチタンシリサイド膜が提案
されている。このチタンシリサイド膜では９００〜１０
００℃の熱処理を加えても、島状に変形せず層抵抗値は
安定しており、素子特性のバラつきの少ない半導体集積
回路装置が得られていた。
ｒｏｃｈｅｍ、５ＯＣ３３（１９８７）Ｐ ４２３に記
載されている様、Ｔ ｉ Ｂ ２又はＴｉＣをという安
定な化合物を組成として含むチタンシリサイド膜が提案
されている。このチタンシリサイド膜では９００〜１０
００℃の熱処理を加えても、島状に変形せず層抵抗値は
安定しており、素子特性のバラつきの少ない半導体集積
回路装置が得られていた。
上述した従来の半導体集積回路装置では、ＭＯＳトラン
ジスタのソース、ドレイン領域のシリコン表面及びゲー
ト電極としても用いられている多結晶シリコン表面に、
ＴｉＢ２又はＴｉＣが含まれたチタンシリサイド膜が用
いられている。
ジスタのソース、ドレイン領域のシリコン表面及びゲー
ト電極としても用いられている多結晶シリコン表面に、
ＴｉＢ２又はＴｉＣが含まれたチタンシリサイド膜が用
いられている。
この半導体集積回路装置は製造工程中の９００〜１００
０℃の熱処理が加わるため、チタンシリサイド膜中から
ポロンスは炭素がＳｉ基板中へ拡散して、Ｐ型拡散層又
は欠陥準位が形成される。
０℃の熱処理が加わるため、チタンシリサイド膜中から
ポロンスは炭素がＳｉ基板中へ拡散して、Ｐ型拡散層又
は欠陥準位が形成される。
したがって、この半導体集積回路装置は特性が悪いとい
う欠点がある。
う欠点がある。
〔課題を解決するための手段〕
上述した従来の半導体集積回路装置に対し、本発明にお
いてはチタンシリサイド膜中にチタン酸化物を含んでい
る。
いてはチタンシリサイド膜中にチタン酸化物を含んでい
る。
本発明の半導体集積回路装置は、不純物拡散層と、多結
晶シリコンから威る電極又は配線と、少なくとも不純物
拡散層表面又は多結晶シリコンから成る電極または、配
線表面に形成したチタンシリサイド膜とを備えている半
導体集積回路装置において、チタンシリサイド膜内部に
チタン酸化物を有している。
晶シリコンから威る電極又は配線と、少なくとも不純物
拡散層表面又は多結晶シリコンから成る電極または、配
線表面に形成したチタンシリサイド膜とを備えている半
導体集積回路装置において、チタンシリサイド膜内部に
チタン酸化物を有している。
本発明の発明者は、純粋なチタンシリサイド膜内部にチ
タン酸化物が含まれていると、純粋なチタンシリサイド
膜に比べて耐熱性が向上することを見出した。第６図に
その効果を示す。これは膜厚１０００人のチタンシリサ
イドにおいて、酸素濃度を１０″〜１０２１（１）−３
と変えて、調べた結果を示したものである。ＸＰＳによ
り調べた結果、酸素はチタンと結合し、酸化チタンを形
成している。このサンプルを９００℃、１時間の窒素雰
囲気熱処理した場合の層抵抗値の変化を示す。
タン酸化物が含まれていると、純粋なチタンシリサイド
膜に比べて耐熱性が向上することを見出した。第６図に
その効果を示す。これは膜厚１０００人のチタンシリサ
イドにおいて、酸素濃度を１０″〜１０２１（１）−３
と変えて、調べた結果を示したものである。ＸＰＳによ
り調べた結果、酸素はチタンと結合し、酸化チタンを形
成している。このサンプルを９００℃、１時間の窒素雰
囲気熱処理した場合の層抵抗値の変化を示す。
これから、わかる様に酸素含有率が１０１９〜１０１９
ｃｍ−３の間では、熱処理により層抵抗値の変化はほと
んどない。
ｃｍ−３の間では、熱処理により層抵抗値の変化はほと
んどない。
しかし、酸素含有率が５ Ｘ １０ ”ａｎ−３以上で
はＴｉ５ｉｚ膜の層抵抗値は急激に増加する。
はＴｉ５ｉｚ膜の層抵抗値は急激に増加する。
したがって、酸素含有率０．５〜５原子％のＴｉシリサ
イド膜は実用的といえる。
イド膜は実用的といえる。
また、酸素はＳｉ中へ拡散しても、ポロンや炭素のよう
に悪影響はない。
に悪影響はない。
以上の事から、チタン酸化物を膜内部に含有するチタン
シリサイド膜を不純物拡散層表面に又は多結晶シリコン
から戒る電極表面に又は配線表面に備えた半導体集積回
路装置を形成する場合、その製造工程中に熱処理工程が
加わっても、このチタンシリサイド膜の層抵抗値が高く
なると共にバラつきが大きくなるという問題は発生しな
い。また、特性の劣化及び信頼性は問題ない。
シリサイド膜を不純物拡散層表面に又は多結晶シリコン
から戒る電極表面に又は配線表面に備えた半導体集積回
路装置を形成する場合、その製造工程中に熱処理工程が
加わっても、このチタンシリサイド膜の層抵抗値が高く
なると共にバラつきが大きくなるという問題は発生しな
い。また、特性の劣化及び信頼性は問題ない。
第１図（ａ）〜（ｇ）は本発明の第１の実施例であるポ
リシリゲート上及びシリコン拡散層表面上にチタンシリ
サイド膜を有するＭＯＳ）ランジスタの製造方法を説明
するための縦断面図である。
リシリゲート上及びシリコン拡散層表面上にチタンシリ
サイド膜を有するＭＯＳ）ランジスタの製造方法を説明
するための縦断面図である。
第１図（ａ）に示す様に、面方位（１００）、比抵抗ｌ
ＯΩ−印のＰ型Ｓｉ基板１０上にチャンネルストッパ１
１を形成後、選択酸化法によりフィールド酸化膜１２が
形成される。
ＯΩ−印のＰ型Ｓｉ基板１０上にチャンネルストッパ１
１を形成後、選択酸化法によりフィールド酸化膜１２が
形成される。
次に第１図（ｂ）に示す様に、フィールド酸化膜１２以
外の活性領域にゲートシリコン酸化膜１４を２００人の
膜厚に形成し、その上にゲート電極として多結晶シリコ
ン１５が温度６００℃、ソースガスとしてＳｉＨ４を用
いた熱ＣＶＤ法により４０００人の膜厚に形成される。
外の活性領域にゲートシリコン酸化膜１４を２００人の
膜厚に形成し、その上にゲート電極として多結晶シリコ
ン１５が温度６００℃、ソースガスとしてＳｉＨ４を用
いた熱ＣＶＤ法により４０００人の膜厚に形成される。
この多結晶シリコン１５中にＰ ｏ Ｃ４２３を用いた
８２０℃、１時間の熱拡散によりＰがドープされ６０Ω
／口の抵抗値に大設定された後、ＣＦ。
８２０℃、１時間の熱拡散によりＰがドープされ６０Ω
／口の抵抗値に大設定された後、ＣＦ。
ガスを用いたりアクティブイオンエツチング法によりパ
ターンニングされてゲート長Ｉμｍのゲート電極が形成
される。
ターンニングされてゲート長Ｉμｍのゲート電極が形成
される。
次に、多結晶シリコン１５をマスクとする自己整合法に
よりＰイオンがエネルギー３０ＫｅＶドーズ量３ Ｘ
１０１３ｃｍ−”の条件のもとで、Ｐ型Ｓｉ基板１０に
注入して、Ｎ−拡散層１３が形成され、９００℃、１０
分の熱処理が加えられる。
よりＰイオンがエネルギー３０ＫｅＶドーズ量３ Ｘ
１０１３ｃｍ−”の条件のもとで、Ｐ型Ｓｉ基板１０に
注入して、Ｎ−拡散層１３が形成され、９００℃、１０
分の熱処理が加えられる。
次に、第１図（Ｃ）に示す様に、ソースガスとしてＳｉ
Ｈ４，０２を用い、温度が４００℃の熱ＣＶＤ法により
シリコン酸化膜が基板全面に形成され、そのｆｆ１ｃＦ
、ガスを用いた、リアクティブイオンエツチング法によ
り、エッチバックされ、サイドウオールシリコン酸化膜
１６が形成される。次に、Ａｓイオンがエネルギー７０
ＫｅＶ、 ドーズ量３Ｘ １０ ”ｃｍ−２の条件の
もとで、基板に注され、Ｎ＋拡散層１７が形成され、９
００℃、３０分の熱処理が加えられる。
Ｈ４，０２を用い、温度が４００℃の熱ＣＶＤ法により
シリコン酸化膜が基板全面に形成され、そのｆｆ１ｃＦ
、ガスを用いた、リアクティブイオンエツチング法によ
り、エッチバックされ、サイドウオールシリコン酸化膜
１６が形成される。次に、Ａｓイオンがエネルギー７０
ＫｅＶ、 ドーズ量３Ｘ １０ ”ｃｍ−２の条件の
もとで、基板に注され、Ｎ＋拡散層１７が形成され、９
００℃、３０分の熱処理が加えられる。
次に第１図（ｄ）に示す様に、酸素が１０ａｔ％含有さ
れたチタンターゲットを用いた、ＤＣマグネトロンスパ
ッタ装置により、基板全面にチタン膜１８が８０ＯＡの
膜厚に形成される。
れたチタンターゲットを用いた、ＤＣマグネトロンスパ
ッタ装置により、基板全面にチタン膜１８が８０ＯＡの
膜厚に形成される。
続いて、この基板が、６５０℃、Ｎ２雰囲気中で、１０
分間アニールされ、Ｎ＋拡散層１７表面、及び多結晶シ
リコン１５表面にチタンシリサイド膜１９が形威される
。その後、アンモニア水と過酸化水素水との体積比が１
：１：５の溶液により余剰Ｔｉが除去され、第１図（ｅ
）に示すように選択的にチタンシリサイド膜１９が膜厚
１０００人に形成される。
分間アニールされ、Ｎ＋拡散層１７表面、及び多結晶シ
リコン１５表面にチタンシリサイド膜１９が形威される
。その後、アンモニア水と過酸化水素水との体積比が１
：１：５の溶液により余剰Ｔｉが除去され、第１図（ｅ
）に示すように選択的にチタンシリサイド膜１９が膜厚
１０００人に形成される。
この様に形威されたチタンシリサイド膜１９中の酸素濃
度の膜深さ依存性を第２図に示す。膜中には均一に酸素
が含有されている。
度の膜深さ依存性を第２図に示す。膜中には均一に酸素
が含有されている。
次）、：、１１図（「）に示すようにソースガストシて
、Ｓ ｉ Ｈｌ、 ０２を用い温度が４ｏｏ℃の熱ＣＶ
Ｄ法により、シリコン酸化膜（２０）が基板全面に１０
０ＯＡの膜厚に形成され、続いてソースガスとしてｓ
ｉＨｔ、Ｂ２Ｈ６，ＰＨ４，０２を用い温度が４００℃
の熱ＣＶＤ法によりボロンリンガラス膜（２１）が基板
全面に６０００人の膜厚に形成される。続いて、温度９
００℃雰囲気Ｎ２の熱処理が３０分間加えられ、ポロン
リンガラス膜（２１）がリフローされ、段差が軽減され
る。
、Ｓ ｉ Ｈｌ、 ０２を用い温度が４ｏｏ℃の熱ＣＶ
Ｄ法により、シリコン酸化膜（２０）が基板全面に１０
０ＯＡの膜厚に形成され、続いてソースガスとしてｓ
ｉＨｔ、Ｂ２Ｈ６，ＰＨ４，０２を用い温度が４００℃
の熱ＣＶＤ法によりボロンリンガラス膜（２１）が基板
全面に６０００人の膜厚に形成される。続いて、温度９
００℃雰囲気Ｎ２の熱処理が３０分間加えられ、ポロン
リンガラス膜（２１）がリフローされ、段差が軽減され
る。
次に、第１図（ｇ）に示すように、ＣＨＦ３，０２ガス
を用いたりアクティブイオンエツチング法により、コン
タクト穴がポロンリンガラス膜２１゜シリコン酸化膜２
０に形成される。続いてＤＣマグネトロンスパッタ装置
により、バリアメタルとしてタングステンシリサイド２
２が１０００大の膜厚に形威され、次にシリコン含有ア
ルミ膜２３が６０００人の膜厚に形成されて、リアクテ
ィブイオンエツチング法によりパターンニングされる。
を用いたりアクティブイオンエツチング法により、コン
タクト穴がポロンリンガラス膜２１゜シリコン酸化膜２
０に形成される。続いてＤＣマグネトロンスパッタ装置
により、バリアメタルとしてタングステンシリサイド２
２が１０００大の膜厚に形威され、次にシリコン含有ア
ルミ膜２３が６０００人の膜厚に形成されて、リアクテ
ィブイオンエツチング法によりパターンニングされる。
このように製造されたＭＯＳ）ランジスタにおいては、
チタンシリサイド膜中に酸素が含有され、この酸素はチ
タンと結合している。したがって、第１図（ｆ）で説明
した工程で行った９００℃。
チタンシリサイド膜中に酸素が含有され、この酸素はチ
タンと結合している。したがって、第１図（ｆ）で説明
した工程で行った９００℃。
３０分間の熱処理によってもチタンシリサイド膜の層抵
抗値は高くならず又バラつかない。また、このＭＯＳ）
ランジスタの特性をボロン又は炭素が含有されたチタン
シリサイド膜を用いたＭＯＳトランジスタと比較する。
抗値は高くならず又バラつかない。また、このＭＯＳ）
ランジスタの特性をボロン又は炭素が含有されたチタン
シリサイド膜を用いたＭＯＳトランジスタと比較する。
第３図（ａ）にはゲート電位と基板電位との差が＋５Ｖ
及びソースとドレインの電位差が＋５ｖの状態でのドレ
イン電流値を示す。この値は大きい程、トランジスタの
駆動力が大きいことを示す。
及びソースとドレインの電位差が＋５ｖの状態でのドレ
イン電流値を示す。この値は大きい程、トランジスタの
駆動力が大きいことを示す。
また、第３図（ｂ）にはこのＭＯＳ）ランジスタを６万
４千個並列接続された大規模回路で、ゲート電位と基板
電位を接地し、ドレイン拡散層とソース拡散層に５■か
げた場合のリーク電流値を示す。
４千個並列接続された大規模回路で、ゲート電位と基板
電位を接地し、ドレイン拡散層とソース拡散層に５■か
げた場合のリーク電流値を示す。
この値は、小さい程拡散層領域に欠陥準位が少ないこと
を示す。
を示す。
この第３図（ａ）、 （ｂ）かられかる様に酸素含有の
チタンシリサイド膜を用いたＭＯＳ）ランジスタの特性
が最も優れていることがわかる。
チタンシリサイド膜を用いたＭＯＳ）ランジスタの特性
が最も優れていることがわかる。
第４図（ａ） −（ｇ）は本発明の第２の実施例である
ポリシリゲート上及びシリコン拡散層表面上にチタンシ
リサイド膜を有するＭＯＳ）ランジスタの製造方法を説
明するための縦断面図である。
ポリシリゲート上及びシリコン拡散層表面上にチタンシ
リサイド膜を有するＭＯＳ）ランジスタの製造方法を説
明するための縦断面図である。
第１の実施例との違いは、チタンシリサイド膜中の酸素
含有量が不均一であることである。
含有量が不均一であることである。
第４図（ａ）に示す様に、面方位１００．比抵抗１０Ω
−印のＰ型Ｓｉ基板１１０上にチャンネルストッパ１１
１を形成後、選択酸化法によりフィールド酸化膜１１２
が形成される。
−印のＰ型Ｓｉ基板１１０上にチャンネルストッパ１１
１を形成後、選択酸化法によりフィールド酸化膜１１２
が形成される。
次に第４図（ｂ）に示す様に、フィールド酸化膜１１２
以外の活性領域にゲートシリコン酸化膜１１４を２００
人の膜厚に形威し、その上にゲート電極として多結晶シ
リコン１１５が温度６００℃、ソースガスとしてＳ ｉ
Ｈ４を用いた熱ＣＶＤ法により４０００Ａの膜厚に形
威される。この多結晶シリコン１１５中にＰＯ（１３を
用いた８２０℃、１時間の熱拡散によりＰがドープされ
６０Ω／口の抵抗値に大設定された後、ＣＦ、ガスを用
いたリアクティブイオンエツチング法によりパターンニ
ングされてゲート長１μｍのゲート電極が形成される。
以外の活性領域にゲートシリコン酸化膜１１４を２００
人の膜厚に形威し、その上にゲート電極として多結晶シ
リコン１１５が温度６００℃、ソースガスとしてＳ ｉ
Ｈ４を用いた熱ＣＶＤ法により４０００Ａの膜厚に形
威される。この多結晶シリコン１１５中にＰＯ（１３を
用いた８２０℃、１時間の熱拡散によりＰがドープされ
６０Ω／口の抵抗値に大設定された後、ＣＦ、ガスを用
いたリアクティブイオンエツチング法によりパターンニ
ングされてゲート長１μｍのゲート電極が形成される。
次に、多結晶シリコン１１５をマスクとする自己整合法
によりＰイオンがエネルギー３０ Ｋ ｅ Ｖドーズ量
３ Ｘ １０ ”ａｍ−２の条件のもとで、Ｐ型Ｓｉ基
板１１０に注入して、Ｎ−拡散層１１３が形成され、９
００℃、１０分の熱処理が加えられる。
によりＰイオンがエネルギー３０ Ｋ ｅ Ｖドーズ量
３ Ｘ １０ ”ａｍ−２の条件のもとで、Ｐ型Ｓｉ基
板１１０に注入して、Ｎ−拡散層１１３が形成され、９
００℃、１０分の熱処理が加えられる。
次に、第４図（Ｃ）に示す様に、ソースガスとしてＳ
ｉＨ４１０２を用い、温度が４００℃の熱ＣＶＤ法によ
りシリコン酸化膜が基板全面に形成され、その後ＣＦ
ｓガスを用いた、リアクティブイオンエツチング法によ
り、エッチバックされ、サイドウオールシリコン酸化膜
１６が形成される。次に、Ａｓイオンがエネルギー７０
ＫｅＶ、 ドーズ量３Ｘ １０ ｌ５ｃｍ−２の条件
のもとで、基板に注され、Ｎ＋拡散層１１７が形成され
、９００℃、３０分の熱処理が加えられる。
ｉＨ４１０２を用い、温度が４００℃の熱ＣＶＤ法によ
りシリコン酸化膜が基板全面に形成され、その後ＣＦ
ｓガスを用いた、リアクティブイオンエツチング法によ
り、エッチバックされ、サイドウオールシリコン酸化膜
１６が形成される。次に、Ａｓイオンがエネルギー７０
ＫｅＶ、 ドーズ量３Ｘ １０ ｌ５ｃｍ−２の条件
のもとで、基板に注され、Ｎ＋拡散層１１７が形成され
、９００℃、３０分の熱処理が加えられる。
次に第４図（ｄ）に示す様に、酸素含有率が１１００Ｐ
Ｐのチタンターゲットを用いた、ＤＣマグネトロスパッ
タ装置により、基板全面にチタン膜１１８が７００人の
膜厚に形成される。
Ｐのチタンターゲットを用いた、ＤＣマグネトロスパッ
タ装置により、基板全面にチタン膜１１８が７００人の
膜厚に形成される。
続いて、この基板が、６５０℃、Ｎ２雰囲気中で、１０
分間アニールされ、Ｎ＋拡散層１１７表面、及び多結晶
シリコン１１５表面にチタンシリサイド膜１１９が形成
される。その後、アンモニア水と過酸化水素水との体積
比が１：１：５の溶液により余剰Ｔｉが除去され、第４
図（ｅ）に示すように選択的にチタンシリサイド膜１１
９が膜厚１０００人に形成される。
分間アニールされ、Ｎ＋拡散層１１７表面、及び多結晶
シリコン１１５表面にチタンシリサイド膜１１９が形成
される。その後、アンモニア水と過酸化水素水との体積
比が１：１：５の溶液により余剰Ｔｉが除去され、第４
図（ｅ）に示すように選択的にチタンシリサイド膜１１
９が膜厚１０００人に形成される。
次に酸素イオンがエネルギー１０ＫｅＶドーズｆｋ５
Ｘ １０１４ｃｍ ”で基板全面に注入される。その後
の熱処理によりチタンシリサイド中の酸素濃度の分布は
変化せず、第５図に示す通りである。
Ｘ １０１４ｃｍ ”で基板全面に注入される。その後
の熱処理によりチタンシリサイド中の酸素濃度の分布は
変化せず、第５図に示す通りである。
次に、第４図（ｆ）に示すように、ソースガスとして、
Ｓ ｉＨ４ｐ Ｏ２を用い、温度が４００℃の熱ＣＶＤ
法により、シリコン酸化膜（１２０）が基板全面に１０
００人の膜厚に形成され、続いてソースガスとしてＳ
ｉＨ４，Ｂ２Ｈ４，ＰＨ４，Ｏ□を用い温度が４００℃
の熱ＣＶＤ法によりポロンリンガラス膜（１２１）が基
板全面に６０００人の膜厚に形成される。続いて、温度
９００℃、雰囲気Ｎ２の熱処理が３０分間加えられ、ポ
ロンリンガラス膜（１２１）がリフローされ段差が軽減
される。
Ｓ ｉＨ４ｐ Ｏ２を用い、温度が４００℃の熱ＣＶＤ
法により、シリコン酸化膜（１２０）が基板全面に１０
００人の膜厚に形成され、続いてソースガスとしてＳ
ｉＨ４，Ｂ２Ｈ４，ＰＨ４，Ｏ□を用い温度が４００℃
の熱ＣＶＤ法によりポロンリンガラス膜（１２１）が基
板全面に６０００人の膜厚に形成される。続いて、温度
９００℃、雰囲気Ｎ２の熱処理が３０分間加えられ、ポ
ロンリンガラス膜（１２１）がリフローされ段差が軽減
される。
次に、第４図（ｇ）に示すようにＣＨＦ８．０２ガスを
用いたりアクティブイオンエツチング法により、コンタ
クト穴がポロンリンガラス膜２１．シリコン酸化膜１２
０に形成される。続いて、ＤＣマグネトロンスパッタ装
置により、バリアメタルとしてタングステンシリサイド
１２２が１０００人の膜厚に形成され、次にシリコン含
有アルミ膜１２３が６０００人の膜厚に形成されて、リ
アクティブイオンエツチング法によりパターンニングさ
れる。
用いたりアクティブイオンエツチング法により、コンタ
クト穴がポロンリンガラス膜２１．シリコン酸化膜１２
０に形成される。続いて、ＤＣマグネトロンスパッタ装
置により、バリアメタルとしてタングステンシリサイド
１２２が１０００人の膜厚に形成され、次にシリコン含
有アルミ膜１２３が６０００人の膜厚に形成されて、リ
アクティブイオンエツチング法によりパターンニングさ
れる。
第１の実施例で製造されたＭＯＳ）ランジスタにおいて
は、酸素濃度が１０ａｔ％のチタンターゲットを用いて
いるため、基板全面にチタンを形威し熱処理を加えチタ
ンシリサイドを形成し、余剰チタンを除去した後、フィ
ールド酸化膜上に除去されないチタン酸化物が残ったり
したが、この第２の実施例では１００Ｐ、ＰＭと高純度
のターゲットを用いてチタンを形成しているため、この
ようなチタン酸化物が残ったりしない。
は、酸素濃度が１０ａｔ％のチタンターゲットを用いて
いるため、基板全面にチタンを形威し熱処理を加えチタ
ンシリサイドを形成し、余剰チタンを除去した後、フィ
ールド酸化膜上に除去されないチタン酸化物が残ったり
したが、この第２の実施例では１００Ｐ、ＰＭと高純度
のターゲットを用いてチタンを形成しているため、この
ようなチタン酸化物が残ったりしない。
したがって、第１の実施例に比べ半導体集積回路装置の
歩留りが向上するという利点がある。
歩留りが向上するという利点がある。
また、このチタンシリサイド膜は熱処理が加えられても
、第１の実施例と同様層抵抗値は高くならず、又バラつ
かない。更に、ＭＯＳ）ランジスタの特性についても同
様の特性を示す。
、第１の実施例と同様層抵抗値は高くならず、又バラつ
かない。更に、ＭＯＳ）ランジスタの特性についても同
様の特性を示す。
以上説明したように本発明は、不純物拡散層表面に又は
多結晶シリコンから成る電極又は配線表面にチタンシリ
サイド膜を備えている半導体集積回路装置において、こ
のチタンシリサイド膜内部に組成としてチタン酸化物を
含有することにより、チタンシリサイド膜の耐熱性を向
上せしめる効果を有する。また、従来、用いられていた
チタンボロン、炭化チタン含有のチタンシリサイドを有
する半導体集積回路装置よりも特性が向上するという効
果も有する。
多結晶シリコンから成る電極又は配線表面にチタンシリ
サイド膜を備えている半導体集積回路装置において、こ
のチタンシリサイド膜内部に組成としてチタン酸化物を
含有することにより、チタンシリサイド膜の耐熱性を向
上せしめる効果を有する。また、従来、用いられていた
チタンボロン、炭化チタン含有のチタンシリサイドを有
する半導体集積回路装置よりも特性が向上するという効
果も有する。
従って、この半導体集積回路装置の製造工程中に加わる
熱処理によって、チタンシリサイド膜の層抵抗値の均一
化は生じにくく、又、特性も向上するため、高い性能を
もった半導体集積回路装置が得られるという効果がある
。
熱処理によって、チタンシリサイド膜の層抵抗値の均一
化は生じにくく、又、特性も向上するため、高い性能を
もった半導体集積回路装置が得られるという効果がある
。
第１図（ａ）〜（ｇ）は本発明の第１の実施例であるＭ
ＯＳ）ランジスタの製造工程を説明するための縦断面図
である。第２図は第１の実施例で形成されたチタンシリ
サイド膜中の酸素濃度分布を示す図である。第３図（ａ
）、 （ｂ）は本発明の詳細な説明するための図である
。第４図（ａ）〜（ｇ）は本発明の第２の実施例である
ＭＯＳ）ランジスタの製造工程を説明するための縦断面
図である。第５図は本発明の第２の実施例で形成された
チタンシリサイド膜中の酸素濃度分布である。第６図は
本発明の詳細な説明するための図である。 １０・・・・・・Ｐ型Ｓｉ基板、１１・・・・・・チャ
ンネルストッパー １２・・・・・・フィールド酸化膜
、１３・・・・・・Ｎ−拡散層、１４・・・・・・ゲー
ト酸化膜、１５・・・・・・多結晶シリコン、１６・・
・・・・サイドウオール酸化膜、１７・・・・・・Ｎ＋
拡散層、１８・・・・・・チタン膜、１９・・・・・・
チタンシリサイド膜、２０・・・・・・シリコン酸化膜
、 ２１・・・・・・ボロンリンガラス膜、２２・・
・・・・タングステンシリサイド膜、２３・・・・・・
シリコン含有アルミ膜、１１０・・・・・・Ｐ型Ｓｉ基
板、１１１・・・・・・チャンネルストッパー １１２
・・・・・・フィールド酸化膜、１１３・・・・・・Ｎ
−拡散層、１１４・・・・・・ゲート酸化膜、１１５・
・・・・・多結晶シリコン、１１６・・・・・・サイド
ウオール酸化膜、１１７・・・・・・Ｎ＋拡散層、１１
８・・・・・・チタン膜、１１９・・・用チタンシリサ
イド膜、１２ｏ・・・・・・シリコン酸化膜、１２１・
・・・・・ボロンリンガラス膜、１２２・・・・・・タ
ングステンシリサイド膜、２３・・・・・・シリコン含
有アルミ膜。
ＯＳ）ランジスタの製造工程を説明するための縦断面図
である。第２図は第１の実施例で形成されたチタンシリ
サイド膜中の酸素濃度分布を示す図である。第３図（ａ
）、 （ｂ）は本発明の詳細な説明するための図である
。第４図（ａ）〜（ｇ）は本発明の第２の実施例である
ＭＯＳ）ランジスタの製造工程を説明するための縦断面
図である。第５図は本発明の第２の実施例で形成された
チタンシリサイド膜中の酸素濃度分布である。第６図は
本発明の詳細な説明するための図である。 １０・・・・・・Ｐ型Ｓｉ基板、１１・・・・・・チャ
ンネルストッパー １２・・・・・・フィールド酸化膜
、１３・・・・・・Ｎ−拡散層、１４・・・・・・ゲー
ト酸化膜、１５・・・・・・多結晶シリコン、１６・・
・・・・サイドウオール酸化膜、１７・・・・・・Ｎ＋
拡散層、１８・・・・・・チタン膜、１９・・・・・・
チタンシリサイド膜、２０・・・・・・シリコン酸化膜
、 ２１・・・・・・ボロンリンガラス膜、２２・・
・・・・タングステンシリサイド膜、２３・・・・・・
シリコン含有アルミ膜、１１０・・・・・・Ｐ型Ｓｉ基
板、１１１・・・・・・チャンネルストッパー １１２
・・・・・・フィールド酸化膜、１１３・・・・・・Ｎ
−拡散層、１１４・・・・・・ゲート酸化膜、１１５・
・・・・・多結晶シリコン、１１６・・・・・・サイド
ウオール酸化膜、１１７・・・・・・Ｎ＋拡散層、１１
８・・・・・・チタン膜、１１９・・・用チタンシリサ
イド膜、１２ｏ・・・・・・シリコン酸化膜、１２１・
・・・・・ボロンリンガラス膜、１２２・・・・・・タ
ングステンシリサイド膜、２３・・・・・・シリコン含
有アルミ膜。
Claims (2)
- （１）チタン酸化物を組成として含むチタンシリサイド
膜を電極又は配線として有することを特徴とする半導体
集積回路装置 - （２）前記チタンシリサイド膜は１０＾１＾９〜１０＾
２＾１ｃｍ＾−＾３の濃度の酸素を含んでいることを特
徴とする請求項１記載の半導体集積回路装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1217932A JP2616034B2 (ja) | 1989-08-23 | 1989-08-23 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1217932A JP2616034B2 (ja) | 1989-08-23 | 1989-08-23 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0380542A true JPH0380542A (ja) | 1991-04-05 |
| JP2616034B2 JP2616034B2 (ja) | 1997-06-04 |
Family
ID=16711974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1217932A Expired - Fee Related JP2616034B2 (ja) | 1989-08-23 | 1989-08-23 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2616034B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0637092A (ja) * | 1992-05-30 | 1994-02-10 | Samsung Electron Co Ltd | 二重構造のシリサイド層を有する半導体装置及びその製造方法 |
| US5587331A (en) * | 1992-12-19 | 1996-12-24 | Goldstar Electron Co., Ltd. | Method of forming a contact hole for a metal line in a semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61108132A (ja) * | 1984-11-01 | 1986-05-26 | Mitsubishi Metal Corp | 金属珪化物基複合材料の製造法 |
| JPS6393110A (ja) * | 1986-03-07 | 1988-04-23 | テキサス インスツルメンツ インコ−ポレイテツド | 集積回路装置の製造方法 |
-
1989
- 1989-08-23 JP JP1217932A patent/JP2616034B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61108132A (ja) * | 1984-11-01 | 1986-05-26 | Mitsubishi Metal Corp | 金属珪化物基複合材料の製造法 |
| JPS6393110A (ja) * | 1986-03-07 | 1988-04-23 | テキサス インスツルメンツ インコ−ポレイテツド | 集積回路装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0637092A (ja) * | 1992-05-30 | 1994-02-10 | Samsung Electron Co Ltd | 二重構造のシリサイド層を有する半導体装置及びその製造方法 |
| US5587331A (en) * | 1992-12-19 | 1996-12-24 | Goldstar Electron Co., Ltd. | Method of forming a contact hole for a metal line in a semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2616034B2 (ja) | 1997-06-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |