JPS5982766A - 半導体装置 - Google Patents
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- JPS5982766A JPS5982766A JP19247782A JP19247782A JPS5982766A JP S5982766 A JPS5982766 A JP S5982766A JP 19247782 A JP19247782 A JP 19247782A JP 19247782 A JP19247782 A JP 19247782A JP S5982766 A JPS5982766 A JP S5982766A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置に関し、詳しくは、チャネル内の不
純物濃度がソース側では高くドレイン側では低くなるよ
うな傾斜を持った半導体装置に関する。
純物濃度がソース側では高くドレイン側では低くなるよ
うな傾斜を持った半導体装置に関する。
周知のように、従来のＭＯＳ Ｆ ＥＴのチャネル部の
不純物濃度分布は、一般にソースからトレーｙへ向って
均一であり、かつ深さ方向の不純物分布はほぼガウス分
布で近似できた。すなわち、チャネル部のソース近傍で
も、チャネル部中央でもあるいはドレーン近傍でも、不
純物濃度、および不純物濃度の深さ方向分布はほぼ同一
であり、したがってＭＯＳＦＥＴの動作特性は対称であ
った。
不純物濃度分布は、一般にソースからトレーｙへ向って
均一であり、かつ深さ方向の不純物分布はほぼガウス分
布で近似できた。すなわち、チャネル部のソース近傍で
も、チャネル部中央でもあるいはドレーン近傍でも、不
純物濃度、および不純物濃度の深さ方向分布はほぼ同一
であり、したがってＭＯＳＦＥＴの動作特性は対称であ
った。
このために、いわゆる比例縮少側（５ｃａｌｅ−ｄｏｕ
ｎｐｒｌｎｃｉｐｌｅ ： ＲｌＨｌＤｅｎｎａｒｄ
ｅｔ ａｌ、 ＩＥ３Ｊ。
ｎｐｒｌｎｃｉｐｌｅ ： ＲｌＨｌＤｅｎｎａｒｄ
ｅｔ ａｌ、 ＩＥ３Ｊ。
５ｏｌｉｄ−ｓｔ、ｃｔｒｃｕｉｔｓ ５Ｃ−９、２５
６（１９７４）、）によって、寸法を１′／、！ｃ倍に
すると、素子の動作速度はに倍に、また消費電力はｌ／
ＩＣ２倍になると考えられていた。しかし、本発明者ら
の検討により、この法則は必ずしも成り立たない事が明
らかになった。（Ｙ、Ｗａｄａ ｅｔ ａｌ、 Ｍｔｃ
ｒｏｅｌｅｃｔｒｏｎ。
６（１９７４）、）によって、寸法を１′／、！ｃ倍に
すると、素子の動作速度はに倍に、また消費電力はｌ／
ＩＣ２倍になると考えられていた。しかし、本発明者ら
の検討により、この法則は必ずしも成り立たない事が明
らかになった。（Ｙ、Ｗａｄａ ｅｔ ａｌ、 Ｍｔｃ
ｒｏｅｌｅｃｔｒｏｎ。
Ｒｅ１ｉｃｂ、２１（２１，１５９（１９８１） 、
）第１図は不純物濃度（ＮＡ）と電界効果移動度（μｍ
）との関係を示したものである。比例縮少側では、寸法
を１７ｋ にすると、チャネル部の不純物濃度Ｎ□を
に倍する必要があり、この時に移動度μ２Ｉは不変であ
るという前提に基づいて計算が行なわれているが、実際
には第１図に示したように不純物濃度１０１６ａｍ””
以上で移動度μ、８が大幅に減少するため、素子の動作
速度はに倍より小さくなってしまう。この点さらに詳述
すると、素子の動作速度の指標であるゲイン定数βは、
次式で表わされる。
）第１図は不純物濃度（ＮＡ）と電界効果移動度（μｍ
）との関係を示したものである。比例縮少側では、寸法
を１７ｋ にすると、チャネル部の不純物濃度Ｎ□を
に倍する必要があり、この時に移動度μ２Ｉは不変であ
るという前提に基づいて計算が行なわれているが、実際
には第１図に示したように不純物濃度１０１６ａｍ””
以上で移動度μ、８が大幅に減少するため、素子の動作
速度はに倍より小さくなってしまう。この点さらに詳述
すると、素子の動作速度の指標であるゲイン定数βは、
次式で表わされる。
ここで、Ｗｅｆｆ、Ｌｅｆｆはそれぞれ実効チャネル幅
および実効チャネル長、ｋｏｘはゲート酸化膜の比誘電
率、 ｔｏは真空の誘電率、ｔｏｘは酸化膜の膜厚を表
わす。したがって、比例縮少側に従がってｔｏｘを１／
ｋ に薄くしても第１図に示したようにチャネル部の不
純物濃度ＮＡをに倍すると、μＦ。
および実効チャネル長、ｋｏｘはゲート酸化膜の比誘電
率、 ｔｏは真空の誘電率、ｔｏｘは酸化膜の膜厚を表
わす。したがって、比例縮少側に従がってｔｏｘを１／
ｋ に薄くしても第１図に示したようにチャネル部の不
純物濃度ＮＡをに倍すると、μＦ。
が小さくなり、ゲイン定数βは、ｋ倍にはならなくなる
。したがって、動作速度はに倍より小さくなり、比例縮
少側が成立しなくなる。
。したがって、動作速度はに倍より小さくなり、比例縮
少側が成立しなくなる。
チャネル領域にある程度の不純物濃度分布を持たせると
いう考え方は、たとえばＤＳＡ−ＭＯＳ（ＹＨａｙａｓ
ｈｉ ｅｔ ａｌ、 Ｊａｐａｎ＋Ｊ＋Ａｐｐｌ＋Ｐｈ
ｙｓ＋小朋状」±づ、１６３（１９７７）、小口状あっ
たが、素子寸法が縮小されるにしたがい、２つの問題点
が顕著になってきた。
いう考え方は、たとえばＤＳＡ−ＭＯＳ（ＹＨａｙａｓ
ｈｉ ｅｔ ａｌ、 Ｊａｐａｎ＋Ｊ＋Ａｐｐｌ＋Ｐｈ
ｙｓ＋小朋状」±づ、１６３（１９７７）、小口状あっ
たが、素子寸法が縮小されるにしたがい、２つの問題点
が顕著になってきた。
（１） ゲート長が短かくなると、ソースからのみ基
板と同じ導電型を与える不純物を拡散する事が著るしく
困難である。したがってＤ Ｓ ＡＭＯＳを作製する事
が出来なくなってくる。
板と同じ導電型を与える不純物を拡散する事が著るしく
困難である。したがってＤ Ｓ ＡＭＯＳを作製する事
が出来なくなってくる。
（２）チャネル領域ばかりでなく、ソース領域の下部に
も拡散が行なわれるため、ソースの接合容量が著るしく
増大し、素子の特性が劣化する。
も拡散が行なわれるため、ソースの接合容量が著るしく
増大し、素子の特性が劣化する。
本発明はこのような従来技術の問題点を解決するために
なされたもので、μ１．が大きく、がっ、動作速度が比
例縮少側で定まる速度より早い半導体装置を提供するこ
とである。
なされたもので、μ１．が大きく、がっ、動作速度が比
例縮少側で定まる速度より早い半導体装置を提供するこ
とである。
上記目的な達成するため、本発明はチャネルの濃度分布
に勾配を持たせることによって、チャネル部に不純物濃
度による電界分布を生じさせるものである。
に勾配を持たせることによって、チャネル部に不純物濃
度による電界分布を生じさせるものである。
チャネル部に不純物濃度分布を設けると、電界分布が生
ずる理由は、同一のバイアスなゲートに印加した場合で
も、チャネルの不純物濃度によりバンドの曲り方が変わ
るためである。すなわち、高濃度部分ではバンドの曲り
方が小さくまた低濃度部分ではバンドの曲り方が大きい
ため、この間に７エルミレベルの傾きが生じ、したがっ
て、ソース側の不純物濃度がドレイン側より高ければ、
ソースからドレーンに向って電界分布が生ずる。
ずる理由は、同一のバイアスなゲートに印加した場合で
も、チャネルの不純物濃度によりバンドの曲り方が変わ
るためである。すなわち、高濃度部分ではバンドの曲り
方が小さくまた低濃度部分ではバンドの曲り方が大きい
ため、この間に７エルミレベルの傾きが生じ、したがっ
て、ソース側の不純物濃度がドレイン側より高ければ、
ソースからドレーンに向って電界分布が生ずる。
この電界の大きさは、チャネルの不純物濃度により変る
が、０．２〜０．５ｖ程度となる。
が、０．２〜０．５ｖ程度となる。
このようなチャネル部分の不純物濃度分布によって、Ｍ
ＯＳＦＥＴの動作速度、あるいはゲイン定数は著るしく
大きくなる。
ＯＳＦＥＴの動作速度、あるいはゲイン定数は著るしく
大きくなる。
以下本発明を実施例に基づき詳細に説明する。
実施例 １゜
まず、第２図（ａ）に示すように、ｐ型（１００）面、
１０Ω・ａｍのシリコン基板ｌ上に、厚さ２０Ωｍの熱
酸化膜２および化学堆積法（Ｃｈｅｍｉ ｃａｌＶａｐ
ｏｒ Ｄｅｐｏｓｉｔｉｏｎ法、以下ＣＶＤ法と略記）
により厚さ５０ ｎｍの窒化シリコン膜３を堆積し、ホ
トエッチ法により所定の活性領域となるべき部分以外の
上記窒化シリコン膜３を反応性スパッタエッチにより除
去し、窒化シリコン膜３を除去した部分にチャネル・ス
トッパとしてボロ／イオンＢ＋を６０ｋｅｖで５×ｌｏ
１２ｃｍ１２打込み、１０．００℃のスチーム雰囲気中
で酸化してフィールド酸化膜４を厚さ０．６μｍ成長さ
せた。
１０Ω・ａｍのシリコン基板ｌ上に、厚さ２０Ωｍの熱
酸化膜２および化学堆積法（Ｃｈｅｍｉ ｃａｌＶａｐ
ｏｒ Ｄｅｐｏｓｉｔｉｏｎ法、以下ＣＶＤ法と略記）
により厚さ５０ ｎｍの窒化シリコン膜３を堆積し、ホ
トエッチ法により所定の活性領域となるべき部分以外の
上記窒化シリコン膜３を反応性スパッタエッチにより除
去し、窒化シリコン膜３を除去した部分にチャネル・ス
トッパとしてボロ／イオンＢ＋を６０ｋｅｖで５×ｌｏ
１２ｃｍ１２打込み、１０．００℃のスチーム雰囲気中
で酸化してフィールド酸化膜４を厚さ０．６μｍ成長さ
せた。
第２図（′ｂ）に示すように、１８０ ”０に加熱した
リン酸溶液中で約２０分間処理をする事により上記窒化
シリコン膜３を除去し、さらに５チ弗酸水溶液中で６０
秒間エッチして上記熱酸化膜２を除去シタ後、１０００
℃のドライ酸素雰囲気中で酸化し、ゲート酸化膜５を厚
さ２０ ｎｍに成長させ、加速電圧３０ ｋｅＶでボロ
ンイオンＢ”、０．１μｍφの収束イオン線を用い、横
方向に濃度勾配のあるチャネルドープ層６を形成した。
リン酸溶液中で約２０分間処理をする事により上記窒化
シリコン膜３を除去し、さらに５チ弗酸水溶液中で６０
秒間エッチして上記熱酸化膜２を除去シタ後、１０００
℃のドライ酸素雰囲気中で酸化し、ゲート酸化膜５を厚
さ２０ ｎｍに成長させ、加速電圧３０ ｋｅＶでボロ
ンイオンＢ”、０．１μｍφの収束イオン線を用い、横
方向に濃度勾配のあるチャネルドープ層６を形成した。
上記チャネルドープ層６は最も高濃度部分でｌ Ｘ Ｉ
Ｏ１３ａｍ−２に相当する量、また最も低濃度部分で
は、ｌ Ｘ １０”Ｃｍ に相当する量のＢ＋を打込
んで形成した。
Ｏ１３ａｍ−２に相当する量、また最も低濃度部分で
は、ｌ Ｘ １０”Ｃｍ に相当する量のＢ＋を打込
んで形成した。
ｐ ｏ ｌｙ ＳｔをＣＶＤ法で厚さ９．３５μｍｔ、
Ｚ堆積し、熱拡散法によって上記ｐｏｌｙｓｉ膜にリン
をドープし、ホトエッチ法により加工して第２図（ｃｌ
に示すようにゲート７を形成し、ゲート耐圧を向上させ
るために上記ゲート７０表面を酸化してゲートの上およ
び基板ｌ上に厚さ３０ ｎｍＯ熱酸化膜８を成長させ、
ヒ素イオン打込んだ。さらに、ＣＶＤ法により厚さ０．
５μｍのＰＳＧ膜９を堆積し、窒素雰囲気中で９５０℃
、２０分間加熱して、ヒ素打込み層をアニールにし、ソ
ースｌＯおよびドレーン１１を形成した。ホトエッチ法
によってコンタクトを形成し、さらに、周知の蒸着法と
ホトエツチングによってアルミニウム配線１２の形成と
４５０℃３０分間の水素アニールによる界面準位の実質
的除去を行なってＭＯＳＦＥＴを完成させた。
Ｚ堆積し、熱拡散法によって上記ｐｏｌｙｓｉ膜にリン
をドープし、ホトエッチ法により加工して第２図（ｃｌ
に示すようにゲート７を形成し、ゲート耐圧を向上させ
るために上記ゲート７０表面を酸化してゲートの上およ
び基板ｌ上に厚さ３０ ｎｍＯ熱酸化膜８を成長させ、
ヒ素イオン打込んだ。さらに、ＣＶＤ法により厚さ０．
５μｍのＰＳＧ膜９を堆積し、窒素雰囲気中で９５０℃
、２０分間加熱して、ヒ素打込み層をアニールにし、ソ
ースｌＯおよびドレーン１１を形成した。ホトエッチ法
によってコンタクトを形成し、さらに、周知の蒸着法と
ホトエツチングによってアルミニウム配線１２の形成と
４５０℃３０分間の水素アニールによる界面準位の実質
的除去を行なってＭＯＳＦＥＴを完成させた。
このようにして形成したＭＯＳＦＥＴにおいてチャネル
６のソース端で表面濃度Ｉ Ｘ １０１７ｃｍ−３また
ドレーン端でｌ、 ８ Ｘ ｌ Ｏ” ０ｍ３であった
。ソース・ドレーン間隙０．８μｍのＭＯＳＦＥＴにつ
いて、耐圧およびゲイン定数を求めたところ、耐圧７ｖ
、ゲイン定数２００μｓとなり、従来の構造を持ったＭ
Ｏ８半導体装置の場合の！５ Ｖ 、 １２０μｓに約
４０％の性能向上が得られた。
６のソース端で表面濃度Ｉ Ｘ １０１７ｃｍ−３また
ドレーン端でｌ、 ８ Ｘ ｌ Ｏ” ０ｍ３であった
。ソース・ドレーン間隙０．８μｍのＭＯＳＦＥＴにつ
いて、耐圧およびゲイン定数を求めたところ、耐圧７ｖ
、ゲイン定数２００μｓとなり、従来の構造を持ったＭ
Ｏ８半導体装置の場合の！５ Ｖ 、 １２０μｓに約
４０％の性能向上が得られた。
実施例 ２゜
実施例１においては濃度勾配を持ったチャネルドープ領
域をゲート酸化膜成長後に形成したが、本実施例では、
ゲート導電体形成後にチャネルドープ領域を形成した。
域をゲート酸化膜成長後に形成したが、本実施例では、
ゲート導電体形成後にチャネルドープ領域を形成した。
まず、第３図（ａ）に示すようにｐ型（１００）面、１
０Ω・ｃｍのシリコンウェーハ２１上に厚さ３５Ωｍの
ゲート酸化膜２２、厚さ０．６μｍのフィールド酸化膜
２３、厚さ０．３μｍ、タングステンよりなるゲート２
４を形成した。つぎに上記タングステン・ゲート２４上
から、０．１μｍφに収束させたＢ＋イオｙビームを、
１８０ ｋｅＶに加速して打込み、チャネル領域に、濃
度勾配を持ったチャネルドープ領域２５を形成した。上
記チャネルドープ領域２５のソース側のボロン濃度は５
Ｘ １０”Ｃｍ１− ドレーン側のボロン濃度はｌ
Ｘ １０”ａｍ−３とした。
０Ω・ｃｍのシリコンウェーハ２１上に厚さ３５Ωｍの
ゲート酸化膜２２、厚さ０．６μｍのフィールド酸化膜
２３、厚さ０．３μｍ、タングステンよりなるゲート２
４を形成した。つぎに上記タングステン・ゲート２４上
から、０．１μｍφに収束させたＢ＋イオｙビームを、
１８０ ｋｅＶに加速して打込み、チャネル領域に、濃
度勾配を持ったチャネルドープ領域２５を形成した。上
記チャネルドープ領域２５のソース側のボロン濃度は５
Ｘ １０”Ｃｍ１− ドレーン側のボロン濃度はｌ
Ｘ １０”ａｍ−３とした。
第３図（ｂｌに示したように、ヒ素打込みにより、ソー
ス２６、ドレーン２７を形成後厚さ０．６μｍのＰＳＧ
膜２８をＣＶＤ法により堆積し、コンタクトおよびアル
ミニウム配線２９を形成した。ソース２６とドレーン２
７の間隔０．６μｍのＭＯＳ耐 ＦＥＴの場合、飯田６Ｖ、ゲイン定数２５０μｓといつ
値が得られ、従来の素子に比較し、約５０チの性能向上
が認められた。
ス２６、ドレーン２７を形成後厚さ０．６μｍのＰＳＧ
膜２８をＣＶＤ法により堆積し、コンタクトおよびアル
ミニウム配線２９を形成した。ソース２６とドレーン２
７の間隔０．６μｍのＭＯＳ耐 ＦＥＴの場合、飯田６Ｖ、ゲイン定数２５０μｓといつ
値が得られ、従来の素子に比較し、約５０チの性能向上
が認められた。
実施例 ３゜
本実施例においては、濃度勾配を持ったチャネルドープ
領域を持つＭＯＳＦＥＴよりなるＭＯ８ＩＣの一例を示
す。第４図はこの一例で、インバータ４０１段からなる
リング発振器の一部を示したものである。ロード・トラ
ンジスタ３１およびドライバ・トランジスタ３２はいず
れも、濃度勾配を持ったチャネル・ドープ領域を持つＭ
ＯＳＦＥＴからなる。このようなリング発振器の一段当
りの遅延時間は約０．３ｎＳと、同一寸法の従来技術に
よるリング発振器の０．５ｎＳに比べ、約４０−の性能
改善が示された。
領域を持つＭＯＳＦＥＴよりなるＭＯ８ＩＣの一例を示
す。第４図はこの一例で、インバータ４０１段からなる
リング発振器の一部を示したものである。ロード・トラ
ンジスタ３１およびドライバ・トランジスタ３２はいず
れも、濃度勾配を持ったチャネル・ドープ領域を持つＭ
ＯＳＦＥＴからなる。このようなリング発振器の一段当
りの遅延時間は約０．３ｎＳと、同一寸法の従来技術に
よるリング発振器の０．５ｎＳに比べ、約４０−の性能
改善が示された。
上記のように、本発明は、チャネルドープ領域の不純物
濃度が、ソース側では高く、ドレイン側では低くなるよ
うに傾斜を持って連続的に変化している点に特徴がある
。
濃度が、ソース側では高く、ドレイン側では低くなるよ
うに傾斜を持って連続的に変化している点に特徴がある
。
チャネルドープ領域の不純物濃度は、ソース側からドレ
イン側へ直線的に低下しても勿論よいが、曲線的に変化
しても支障はない。このような濃度勾配のプロファイル
は、上記実施例において使用した、非常に細い直径を有
するイオンビームを用いてイオン打込みを行なうことに
より、所望の形状に容易に形成することができる。また
、打込み深さも通常は同一にならず、濃度の高いソース
側がドレイン側より深くなるのがふつうである。
イン側へ直線的に低下しても勿論よいが、曲線的に変化
しても支障はない。このような濃度勾配のプロファイル
は、上記実施例において使用した、非常に細い直径を有
するイオンビームを用いてイオン打込みを行なうことに
より、所望の形状に容易に形成することができる。また
、打込み深さも通常は同一にならず、濃度の高いソース
側がドレイン側より深くなるのがふつうである。
以上の説明から明らかなように、本発明によれば、濃度
勾配を持ったチャネルドープ領域を有しているため、耐
圧、ゲイン定数等の性能を従来に比べ大幅に改善できる
効果がある。
勾配を持ったチャネルドープ領域を有しているため、耐
圧、ゲイン定数等の性能を従来に比べ大幅に改善できる
効果がある。
その他にも以下のようなデバイスおよび集積回路特性上
の利点を生ずることができる。
の利点を生ずることができる。
（１） 素子の耐圧が向上する。
（２）下記式（２）で示される基板効果定数αを小さく
できる。
できる。
（３）ゲイン定数が比例縮少係数により大きくなり、か
つ素子耐圧が向上するため、一層の素子寸法縮少が可能
なため高密度化が可能である。
つ素子耐圧が向上するため、一層の素子寸法縮少が可能
なため高密度化が可能である。
第１図は、不純物濃度と電界効果移動度の関係を示す曲
線図。 第２図および第１図は、それぞれ本発明の異なる実施例
を示す工程図、第４図は本発明の他の実施例を示す回路
図である。 １．２１・・・・・・・・・基板 ５．２２・・・・・・・・・ゲート酸化膜４．２３・・
・・・・・・・フィールド酸化膜７．２４・・・・・・
・・・ゲート導電体９．２８・・・・・・・・・ＰＳＧ
膜 ６．２５・・・・・・・・・濃度勾配を持つチャネル・
ドープ領域 １０．２６・・・・・・・・・ソース １１．２７・・・・・・・・・ドレーン１２．２９・・
・・・・・・・アルミニウム配線率 １ 図 千含七、物 １ノｌ ｔｃｍ’ノ 第 ２ 習
線図。 第２図および第１図は、それぞれ本発明の異なる実施例
を示す工程図、第４図は本発明の他の実施例を示す回路
図である。 １．２１・・・・・・・・・基板 ５．２２・・・・・・・・・ゲート酸化膜４．２３・・
・・・・・・・フィールド酸化膜７．２４・・・・・・
・・・ゲート導電体９．２８・・・・・・・・・ＰＳＧ
膜 ６．２５・・・・・・・・・濃度勾配を持つチャネル・
ドープ領域 １０．２６・・・・・・・・・ソース １１．２７・・・・・・・・・ドレーン１２．２９・・
・・・・・・・アルミニウム配線率 １ 図 千含七、物 １ノｌ ｔｃｍ’ノ 第 ２ 習
Claims (1)
- 半導体基板の表面領域内に所望の間隔をもって形成され
たソースおよびドレインと、上記半導体基板上に絶縁膜
を介して形成されたゲートと、上記半導体基板の表面領
域内の上記ソースとドレイン間に形成されたチャネル領
域を少なくともそなえ、該チャネル領域の不純物濃度は
、上記ソース側が高く、上記ドレイン側が低くなるよう
に順次異なっていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19247782A JPS5982766A (ja) | 1982-11-04 | 1982-11-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19247782A JPS5982766A (ja) | 1982-11-04 | 1982-11-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5982766A true JPS5982766A (ja) | 1984-05-12 |
Family
ID=16291937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19247782A Pending JPS5982766A (ja) | 1982-11-04 | 1982-11-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5982766A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61229348A (ja) * | 1985-04-03 | 1986-10-13 | Rohm Co Ltd | 半導体装置 |
| WO1996016432A3 (en) * | 1994-11-16 | 1996-08-15 | Matsushita Electric Ind Co Ltd | Channel or source/drain structure of mosfet and method for fabricating the same |
| US5830788A (en) * | 1996-06-21 | 1998-11-03 | Matsushita Electric Industrial Co., Ltd. | Method for forming complementary MOS device having asymmetric region in channel region |
-
1982
- 1982-11-04 JP JP19247782A patent/JPS5982766A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61229348A (ja) * | 1985-04-03 | 1986-10-13 | Rohm Co Ltd | 半導体装置 |
| WO1996016432A3 (en) * | 1994-11-16 | 1996-08-15 | Matsushita Electric Ind Co Ltd | Channel or source/drain structure of mosfet and method for fabricating the same |
| US6031272A (en) * | 1994-11-16 | 2000-02-29 | Matsushita Electric Industrial Co., Ltd. | MOS type semiconductor device having an impurity diffusion layer with a nonuniform impurity concentration profile in a channel region |
| US6355963B1 (en) | 1994-11-16 | 2002-03-12 | Matsushita Electric Industrial Co., Ltd. | MOS type semiconductor device having an impurity diffusion layer |
| US5830788A (en) * | 1996-06-21 | 1998-11-03 | Matsushita Electric Industrial Co., Ltd. | Method for forming complementary MOS device having asymmetric region in channel region |
| US6031268A (en) * | 1996-06-21 | 2000-02-29 | Matsushita Electric Industrial Co., Ltd. | Complementary semiconductor device and method for producing the same |
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