JPH0878684A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0878684A JPH0878684A JP7159686A JP15968695A JPH0878684A JP H0878684 A JPH0878684 A JP H0878684A JP 7159686 A JP7159686 A JP 7159686A JP 15968695 A JP15968695 A JP 15968695A JP H0878684 A JPH0878684 A JP H0878684A
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Abstract
(57)【要約】
【目的】 ゲートドレイン間容量が小さく、ショートチ
ャネル効果に強くかつ駆動力が大きい半導体装置を提供
する。 【構成】 ソース／ドレインに高濃度拡散層１５しかな
いシングルドレイン構造である。そのために駆動力が非
常に大きい。またＬ型側壁１４下で接合が浅くなるため
にショートチャネル効果に強い。さらに高濃度拡散層１
５上のゲート酸化膜１２が厚いために駆動力を減少させ
ることなくゲートドレイン間容量だけを減少させること
ができる。
ャネル効果に強くかつ駆動力が大きい半導体装置を提供
する。 【構成】 ソース／ドレインに高濃度拡散層１５しかな
いシングルドレイン構造である。そのために駆動力が非
常に大きい。またＬ型側壁１４下で接合が浅くなるため
にショートチャネル効果に強い。さらに高濃度拡散層１
５上のゲート酸化膜１２が厚いために駆動力を減少させ
ることなくゲートドレイン間容量だけを減少させること
ができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関する。
造方法に関する。
【０００２】
【従来の技術】超大規模集積回路装置（ＶＬＳＩ）にお
いては、低消費電力で動作するように、電源電圧の低化
が試みられつつある。電源電圧の低下に伴い、駆動力の
低下に起因する遅延時間の増加が深刻な問題となってき
ている。
いては、低消費電力で動作するように、電源電圧の低化
が試みられつつある。電源電圧の低下に伴い、駆動力の
低下に起因する遅延時間の増加が深刻な問題となってき
ている。
【０００３】低電源電圧で、従来構造のＣＭＯＳデバイ
スを高速に動作させるには、 （１）ゲート絶縁膜の薄膜化 （２）実効チャネル長の減少（シングルドレイン構造の
採用） （３）寄生効果（ゲート抵抗、接合／ミラー容量等）の
低減 （４）しきい値電圧の低下 等の対応策が考えられる。
スを高速に動作させるには、 （１）ゲート絶縁膜の薄膜化 （２）実効チャネル長の減少（シングルドレイン構造の
採用） （３）寄生効果（ゲート抵抗、接合／ミラー容量等）の
低減 （４）しきい値電圧の低下 等の対応策が考えられる。
【０００４】低電源電圧で動作するとき、ゲートによる
電界が小さくなるため、リーク電流が流れにくい。その
ため、通常電圧で動作する場合に比較して、薄いゲート
絶縁膜が使用できる（１）。また、ドレイン電圧が小さ
くなる、ホットキャリアによる劣化やショートチャネル
効果が改善される。このため、サブハーフミクロンデバ
イスで従来使用されていたＬＤＤ構造に代えて、シング
ルドレイン構造を使用できる（２）。このこは、駆動力
の大幅な改善を招く。
電界が小さくなるため、リーク電流が流れにくい。その
ため、通常電圧で動作する場合に比較して、薄いゲート
絶縁膜が使用できる（１）。また、ドレイン電圧が小さ
くなる、ホットキャリアによる劣化やショートチャネル
効果が改善される。このため、サブハーフミクロンデバ
イスで従来使用されていたＬＤＤ構造に代えて、シング
ルドレイン構造を使用できる（２）。このこは、駆動力
の大幅な改善を招く。
【０００５】しかしながら、上記（１）及び（２）の効
果を大きくすれば、ミラー容量であるゲートドレインオ
ーバラップ容量が増大し、その回路動作（遅延時間、消
費電力）に占める割合は非常に大きくなる。従って、低
電圧動作においては、上記（１）及び（２）の効果を取
り入れ、かつ、ゲートドレインオーバラップ容量の小さ
いデバイス構造が望まれている（３）。
果を大きくすれば、ミラー容量であるゲートドレインオ
ーバラップ容量が増大し、その回路動作（遅延時間、消
費電力）に占める割合は非常に大きくなる。従って、低
電圧動作においては、上記（１）及び（２）の効果を取
り入れ、かつ、ゲートドレインオーバラップ容量の小さ
いデバイス構造が望まれている（３）。
【０００６】ゲートドレインオーバラップＬＤＤの寄生
容量を低減させた構造として、I.E.E.E 1991 I.E.D.M.
Technical Digest pp541-544 K.Kurimoto 等によってＴ
型ゲート構造が提案されている。
容量を低減させた構造として、I.E.E.E 1991 I.E.D.M.
Technical Digest pp541-544 K.Kurimoto 等によってＴ
型ゲート構造が提案されている。
【０００７】
【発明が解決しようとする課題】しかしながら、上記Ｔ
型ゲート構造を有する半導体装置は、サブハーフミクロ
ン領域以下の微細な半導体装置には適していない。上記
従来のＭＯＳＦＥＴ装置によれば、ゲート電極の側面に
形成される側壁酸化膜が、ソース／ドレイン形成のため
イオン注入のマスクとして機能するため、ソース／ドレ
インの位置が外側にずれて形成される。このため、実効
チャネル長が増加するので、ＮｃｈＭＯＳＦＥＴトラン
ジスタの駆動力が低下する。
型ゲート構造を有する半導体装置は、サブハーフミクロ
ン領域以下の微細な半導体装置には適していない。上記
従来のＭＯＳＦＥＴ装置によれば、ゲート電極の側面に
形成される側壁酸化膜が、ソース／ドレイン形成のため
イオン注入のマスクとして機能するため、ソース／ドレ
インの位置が外側にずれて形成される。このため、実効
チャネル長が増加するので、ＮｃｈＭＯＳＦＥＴトラン
ジスタの駆動力が低下する。
【０００８】また、上記文献に示された半導体装置の製
造方法によれば、ＬＤＤ注入後に、ウエット酸素雰囲気
中で８５０℃６０分の熱処理を行うことにより、Ｐ（リ
ン）がドープされたポリシリコンゲート電極の表面を酸
化し、ゲートバーズビークを形成している。この方法に
は、以下の２つの問題点がある。
造方法によれば、ＬＤＤ注入後に、ウエット酸素雰囲気
中で８５０℃６０分の熱処理を行うことにより、Ｐ（リ
ン）がドープされたポリシリコンゲート電極の表面を酸
化し、ゲートバーズビークを形成している。この方法に
は、以下の２つの問題点がある。
【０００９】（１）ＬＤＤ注入後の８５０℃数１０分の
熱処理により、ＬＤＤ層が縦横方向に拡散し、ショート
チャネル効果による劣化が起きやすくなる。
熱処理により、ＬＤＤ層が縦横方向に拡散し、ショート
チャネル効果による劣化が起きやすくなる。
【００１０】（２）デュアルゲート技術への適用が困難
である。
である。
【００１１】本発明は、上記事情に鑑みて成されたもの
であり、その目的とするところは、駆動力の劣化やショ
ートチャネル効果の増加を招かずに、ゲートオーバラッ
プ容量を減少させた半導体装置及びその製造方法を提供
することにある。
であり、その目的とするところは、駆動力の劣化やショ
ートチャネル効果の増加を招かずに、ゲートオーバラッ
プ容量を減少させた半導体装置及びその製造方法を提供
することにある。
【００１２】
【課題を解決するための手段】本発明の半導体装置は、
第１導電型の半導体基板と、該半導体基板の一主面の選
択された領域上に形成されたゲート絶縁膜と、該ゲート
絶縁膜上に形成されたゲート電極と、該半導体基板中の
第２導電型高濃度不純物拡散層から形成されたソース／
ドレイン領域と、を備えた半導体装置であって、該ゲー
ト絶縁膜の両端部は、該ゲート絶縁膜の中央部より厚
く、該ソース／ドレイン領域は、該ゲート絶縁膜の該両
端部の下に位置する第１部分と、該第１部分の厚さ以上
の厚さを持つ第２部分とを含んでおり、しかも、該第１
部分の不純物濃度は、該第２部分の不純物濃度に実質的
に等しく、そのことにより上記目的が達成される。
第１導電型の半導体基板と、該半導体基板の一主面の選
択された領域上に形成されたゲート絶縁膜と、該ゲート
絶縁膜上に形成されたゲート電極と、該半導体基板中の
第２導電型高濃度不純物拡散層から形成されたソース／
ドレイン領域と、を備えた半導体装置であって、該ゲー
ト絶縁膜の両端部は、該ゲート絶縁膜の中央部より厚
く、該ソース／ドレイン領域は、該ゲート絶縁膜の該両
端部の下に位置する第１部分と、該第１部分の厚さ以上
の厚さを持つ第２部分とを含んでおり、しかも、該第１
部分の不純物濃度は、該第２部分の不純物濃度に実質的
に等しく、そのことにより上記目的が達成される。
【００１３】前記第１部分不純物濃度は、１×１０19ｃ
ｍ-3から１×１０20ｃｍ-3の範囲内にあることが好まし
い。
ｍ-3から１×１０20ｃｍ-3の範囲内にあることが好まし
い。
【００１４】ある実施態様では、前記ゲート電極の側面
に形成されたＬ型側壁を更に備えており、前記ソース／
ドレイン領域の前記第１部分は、該Ｌ型側壁の下にまで
広がっている。
に形成されたＬ型側壁を更に備えており、前記ソース／
ドレイン領域の前記第１部分は、該Ｌ型側壁の下にまで
広がっている。
【００１５】ある実施態様では、前記Ｌ型側壁の底部の
膜厚は、側部の膜厚より厚い。
膜厚は、側部の膜厚より厚い。
【００１６】前記ゲート電極は、アモルファスシリコン
膜及び多結晶シリコン膜を含む積層構造体から形成され
ていてもよい。前記半導体基板は、ＳＯＩ基板であって
もよい。
膜及び多結晶シリコン膜を含む積層構造体から形成され
ていてもよい。前記半導体基板は、ＳＯＩ基板であって
もよい。
【００１７】本発明の半導体装置の製造方法は、第１導
電型半導体基板上にゲート絶縁膜を形成する工程と、酸
化種を通しにくい絶縁膜で側面の上部が選択的に覆われ
たゲート電極を該ゲート絶縁膜上に形成する工程と、該
ゲート電極の側面の露出部分に熱酸化膜を成長させ、該
ゲート絶縁膜の端部を該ゲート絶縁膜の中央部より厚く
する酸化工程と、該ゲート絶縁膜の該両端部の下に位置
する第１部分と、該第１部分の厚さ以上の厚さを持つ第
２部分とを含んでおり、しかも、該第１部分の不純物濃
度が、該第２部分の不純物濃度に実質的に等しいソース
／ドレイン領域を該半導体基板中に形成する工程と、を
包含しており、そのことにより上記目的が達成される。
電型半導体基板上にゲート絶縁膜を形成する工程と、酸
化種を通しにくい絶縁膜で側面の上部が選択的に覆われ
たゲート電極を該ゲート絶縁膜上に形成する工程と、該
ゲート電極の側面の露出部分に熱酸化膜を成長させ、該
ゲート絶縁膜の端部を該ゲート絶縁膜の中央部より厚く
する酸化工程と、該ゲート絶縁膜の該両端部の下に位置
する第１部分と、該第１部分の厚さ以上の厚さを持つ第
２部分とを含んでおり、しかも、該第１部分の不純物濃
度が、該第２部分の不純物濃度に実質的に等しいソース
／ドレイン領域を該半導体基板中に形成する工程と、を
包含しており、そのことにより上記目的が達成される。
【００１８】前記ゲート電極を形成する工程は、前記ゲ
ート絶縁膜上に導電性膜を堆積する工程と、該導電性膜
上に前記ゲート電極の位置及び形状を規定するフォトレ
ジストを形成する工程と、垂直方向に強い異方性を持つ
エッチングにより、該フォトレジストをマスクとして、
該導電性膜の露出部分を選択的に除去する工程と、該フ
ォトレジストを除去する工程と、酸化種を通しにくい絶
縁膜を堆積する工程と、垂直方向に強い異方性を持つエ
ッチングにより、該絶縁膜及び該導電性膜をエッチバッ
クし、それによって、該絶縁膜の一部を該ゲート電極の
側面に残置する工程と、を包含していてもよい。
ート絶縁膜上に導電性膜を堆積する工程と、該導電性膜
上に前記ゲート電極の位置及び形状を規定するフォトレ
ジストを形成する工程と、垂直方向に強い異方性を持つ
エッチングにより、該フォトレジストをマスクとして、
該導電性膜の露出部分を選択的に除去する工程と、該フ
ォトレジストを除去する工程と、酸化種を通しにくい絶
縁膜を堆積する工程と、垂直方向に強い異方性を持つエ
ッチングにより、該絶縁膜及び該導電性膜をエッチバッ
クし、それによって、該絶縁膜の一部を該ゲート電極の
側面に残置する工程と、を包含していてもよい。
【００１９】前記導電性膜を堆積する工程は、多結晶シ
リコン膜を前記ゲート絶縁膜上に堆積する工程と、該多
結晶シリコン膜上にアモルファスシリコン膜を堆積する
工程と、含んでいてもよい。
リコン膜を前記ゲート絶縁膜上に堆積する工程と、該多
結晶シリコン膜上にアモルファスシリコン膜を堆積する
工程と、含んでいてもよい。
【００２０】ある実施態様では、前記導電性膜の露出部
分を選択的に除去する工程は、前記アモルファスシリコ
ン膜及び多結晶シリコン膜の一部を除去する工程を含
む。
分を選択的に除去する工程は、前記アモルファスシリコ
ン膜及び多結晶シリコン膜の一部を除去する工程を含
む。
【００２１】前記導電性膜を堆積する工程は、第１導電
性層を前記ゲート絶縁膜上に堆積する工程と、酸化膜を
該第１導電性層上に形成する工程と、該酸化膜上に第２
導電性層を堆積する工程とを含んでいてもよい。
性層を前記ゲート絶縁膜上に堆積する工程と、酸化膜を
該第１導電性層上に形成する工程と、該酸化膜上に第２
導電性層を堆積する工程とを含んでいてもよい。
【００２２】前記第２導電性層は、アモルファスシリコ
ンから形成されていることが好ましい。
ンから形成されていることが好ましい。
【００２３】前記導電性膜を堆積する工程は、第１導電
性層を前記ゲート絶縁膜上に堆積する工程と、不純物が
ドーピングされた第２導電性層を該第１導電性層上に形
成する工程と、第３導電性層を該第２導電性層上に堆積
する工程と、含んでいてもよい。
性層を前記ゲート絶縁膜上に堆積する工程と、不純物が
ドーピングされた第２導電性層を該第１導電性層上に形
成する工程と、第３導電性層を該第２導電性層上に堆積
する工程と、含んでいてもよい。
【００２４】本発明の他の半導体装置の製造方法は、半
導体装置の製造方法第１導電型半導体基板上にゲート絶
縁膜を形成する工程と、ゲート電極を該ゲート絶縁膜上
に形成する工程と、水蒸気及び水素を実質的に含まない
酸素雰囲気中で酸化する第１工程、及び水蒸気及び水素
を含んだ酸素雰囲気中で酸化する第２工程を含む酸化工
程であって、該ゲート絶縁膜の端部を該ゲート絶縁膜の
中央部より厚くする酸化工程と、該ゲート絶縁膜の該両
端部の下に位置する第１部分と、該第１部分の厚さ以上
の厚さを持つ第２部分とを含んでおり、しかも、該第１
部分の不純物濃度が、該第２部分の不純物濃度に実質的
に等しいソース／ドレイン領域を該半導体基板中に形成
する工程とを包含し、そのことにより上記目的が達成さ
れる。
導体装置の製造方法第１導電型半導体基板上にゲート絶
縁膜を形成する工程と、ゲート電極を該ゲート絶縁膜上
に形成する工程と、水蒸気及び水素を実質的に含まない
酸素雰囲気中で酸化する第１工程、及び水蒸気及び水素
を含んだ酸素雰囲気中で酸化する第２工程を含む酸化工
程であって、該ゲート絶縁膜の端部を該ゲート絶縁膜の
中央部より厚くする酸化工程と、該ゲート絶縁膜の該両
端部の下に位置する第１部分と、該第１部分の厚さ以上
の厚さを持つ第２部分とを含んでおり、しかも、該第１
部分の不純物濃度が、該第２部分の不純物濃度に実質的
に等しいソース／ドレイン領域を該半導体基板中に形成
する工程とを包含し、そのことにより上記目的が達成さ
れる。
【００２５】本発明の他の半導体装置の製造方法は、第
１導電型半導体基板上にゲート絶縁膜を形成する工程
と、ゲート電極を該ゲート絶縁膜上に形成する工程と、
該半導体基板上の露出する部分、及び該ゲート電極の側
面に存在する酸化膜を等方性エッチングにより除去する
工程と、該酸化膜の除去により露出した表面にシリコン
窒化膜を形成する工程と、該ゲート絶縁膜の端部を該ゲ
ート絶縁膜の中央部より厚くする酸化工程と、該ゲート
絶縁膜の該両端部の下に位置する第１部分と、該第１部
分の厚さ以上の厚さを持つ第２部分とを含んでおり、し
かも、該第１部分の不純物濃度が、該第２部分の不純物
濃度に実質的に等しいソース／ドレイン領域を該半導体
基板中に形成する工程とを包含し、そのことにより上記
目的が達成される。
１導電型半導体基板上にゲート絶縁膜を形成する工程
と、ゲート電極を該ゲート絶縁膜上に形成する工程と、
該半導体基板上の露出する部分、及び該ゲート電極の側
面に存在する酸化膜を等方性エッチングにより除去する
工程と、該酸化膜の除去により露出した表面にシリコン
窒化膜を形成する工程と、該ゲート絶縁膜の端部を該ゲ
ート絶縁膜の中央部より厚くする酸化工程と、該ゲート
絶縁膜の該両端部の下に位置する第１部分と、該第１部
分の厚さ以上の厚さを持つ第２部分とを含んでおり、し
かも、該第１部分の不純物濃度が、該第２部分の不純物
濃度に実質的に等しいソース／ドレイン領域を該半導体
基板中に形成する工程とを包含し、そのことにより上記
目的が達成される。
【００２６】前記シリコン窒化膜を形成する工程は、前
記半導体基板の主面の法線に対して斜めに、窒素イオン
を注入した後、窒素雰囲気中でアニールする工程、を包
含してもよい。
記半導体基板の主面の法線に対して斜めに、窒素イオン
を注入した後、窒素雰囲気中でアニールする工程、を包
含してもよい。
【００２７】本発明の他の半導体装置の製造方法は、第
１導電型半導体基板上に、シリコン酸化膜、シリコン窒
化膜及びシリコン酸化膜の３層構造を持つゲート絶縁膜
を形成する工程と、該半導体基板上に形成された該ゲー
ト絶縁膜の少なくとも該シリコン窒化膜を除去すること
なく、ゲート電極を該ゲート絶縁膜上に形成する工程
と、該ゲート絶縁膜の端部を該ゲート絶縁膜の中央部よ
り厚くする酸化工程と、該ゲート絶縁膜の該両端部の下
に位置する第１部分と、該第１部分の厚さ以上の厚さを
持つ第２部分とを含んでおり、しかも、該第１部分の不
純物濃度が、該第２部分の不純物濃度に実質的に等しい
ソース／ドレイン領域を該半導体基板中に形成する工程
とを包含し、そのことにより上記目的が達成される。
１導電型半導体基板上に、シリコン酸化膜、シリコン窒
化膜及びシリコン酸化膜の３層構造を持つゲート絶縁膜
を形成する工程と、該半導体基板上に形成された該ゲー
ト絶縁膜の少なくとも該シリコン窒化膜を除去すること
なく、ゲート電極を該ゲート絶縁膜上に形成する工程
と、該ゲート絶縁膜の端部を該ゲート絶縁膜の中央部よ
り厚くする酸化工程と、該ゲート絶縁膜の該両端部の下
に位置する第１部分と、該第１部分の厚さ以上の厚さを
持つ第２部分とを含んでおり、しかも、該第１部分の不
純物濃度が、該第２部分の不純物濃度に実質的に等しい
ソース／ドレイン領域を該半導体基板中に形成する工程
とを包含し、そのことにより上記目的が達成される。
【００２８】本発明の他の半導体装置の製造方法は、第
１導電型半導体基板上にシリコン酸化膜、シリコン窒化
膜、シリコン酸化膜の３層からなるゲート絶縁膜を形成
する工程と、前記ゲート絶縁膜上に導電性膜を堆積する
工程と、前記導電性膜上のゲート電極になる所定の位置
にフォトレジストをパターニングする工程と、前記フォ
トレジストをマスクとして、前記ゲート絶縁膜と前記導
電性膜からなる多層膜を選択的に垂直方向に強い異方性
エッチングにより前記ゲート絶縁膜が露出するまでエッ
チングする工程と、酸素雰囲気中で酸化する工程と、該
ゲート絶縁膜の該両端部の下に位置する第１部分と、該
第１部分の厚さ以上の厚さを持つ第２部分とを含んでお
り、しかも、該第１部分の不純物濃度が、該第２部分の
不純物濃度に実質的に等しいソース／ドレイン領域を該
半導体基板中に形成する工程と、を包含し、そのことに
より上記目的が達成される。
１導電型半導体基板上にシリコン酸化膜、シリコン窒化
膜、シリコン酸化膜の３層からなるゲート絶縁膜を形成
する工程と、前記ゲート絶縁膜上に導電性膜を堆積する
工程と、前記導電性膜上のゲート電極になる所定の位置
にフォトレジストをパターニングする工程と、前記フォ
トレジストをマスクとして、前記ゲート絶縁膜と前記導
電性膜からなる多層膜を選択的に垂直方向に強い異方性
エッチングにより前記ゲート絶縁膜が露出するまでエッ
チングする工程と、酸素雰囲気中で酸化する工程と、該
ゲート絶縁膜の該両端部の下に位置する第１部分と、該
第１部分の厚さ以上の厚さを持つ第２部分とを含んでお
り、しかも、該第１部分の不純物濃度が、該第２部分の
不純物濃度に実質的に等しいソース／ドレイン領域を該
半導体基板中に形成する工程と、を包含し、そのことに
より上記目的が達成される。
【００２９】本発明の他の半導体装置の製造方法は、第
１導電型半導体基板上にゲート絶縁膜を形成する工程
と、該ゲート絶縁膜上にゲート電極を形成する工程と、
該ゲート電極の側面にＬ型導電性膜と、該Ｌ型導電性膜
の凹部に設けられた酸化種を通しにくい絶縁膜とを形成
する工程と、該Ｌ型導電性膜の側面のうち該絶縁膜に覆
われていない部分を酸化し、さらに該ゲート絶縁膜の端
部を前記ゲート絶縁膜の中央部より厚くする酸化工程
と、該ゲート絶縁膜の該両端部の下に位置する第１部分
と、該第１部分の厚さ以上の厚さを持つ第２部分とを含
んでおり、しかも、該第１部分の不純物濃度が、該第２
部分の不純物濃度に実質的に等しいソース／ドレイン領
域を該半導体基板中に形成する工程とを包含し、そのこ
とにより上記目的が達成される。
１導電型半導体基板上にゲート絶縁膜を形成する工程
と、該ゲート絶縁膜上にゲート電極を形成する工程と、
該ゲート電極の側面にＬ型導電性膜と、該Ｌ型導電性膜
の凹部に設けられた酸化種を通しにくい絶縁膜とを形成
する工程と、該Ｌ型導電性膜の側面のうち該絶縁膜に覆
われていない部分を酸化し、さらに該ゲート絶縁膜の端
部を前記ゲート絶縁膜の中央部より厚くする酸化工程
と、該ゲート絶縁膜の該両端部の下に位置する第１部分
と、該第１部分の厚さ以上の厚さを持つ第２部分とを含
んでおり、しかも、該第１部分の不純物濃度が、該第２
部分の不純物濃度に実質的に等しいソース／ドレイン領
域を該半導体基板中に形成する工程とを包含し、そのこ
とにより上記目的が達成される。
【００３０】ある実施態様では、前記ゲート電極を形成
する工程は、不純物がドーピングされていない第１の導
電性膜を前記ゲート絶縁膜上に堆積する工程と、該第１
の導電性膜上に前記ゲート電極の位置及び形状を規定す
るフォトレジストを形成する工程と、該フォトレジスト
をマスクとして、垂直方向に強い異方性を持つエッチン
グにより、該第１の導電性膜の露出部分を選択的に除去
する工程と、を包含しており、前記Ｌ型導電性膜及び前
記酸化種を通しにくい絶縁膜を形成する工程は、該ゲー
ト電極及び前記半導体基板上に、第２導電型不純物がド
ーピングされた第２の導電性膜を堆積する工程と、酸化
種を通しにくい絶縁膜を該第２の導電性膜上に堆積する
工程と、垂直方向に強い異方性を持つエッチングによ
り、該酸化種を通しにくい絶縁膜及び該第２の導電性膜
をエッチバックし、該Ｌ型導電性膜及び該酸化種を通し
にくい絶縁膜の一部を該ゲート電極の側面に残置する工
程とを包含している。
する工程は、不純物がドーピングされていない第１の導
電性膜を前記ゲート絶縁膜上に堆積する工程と、該第１
の導電性膜上に前記ゲート電極の位置及び形状を規定す
るフォトレジストを形成する工程と、該フォトレジスト
をマスクとして、垂直方向に強い異方性を持つエッチン
グにより、該第１の導電性膜の露出部分を選択的に除去
する工程と、を包含しており、前記Ｌ型導電性膜及び前
記酸化種を通しにくい絶縁膜を形成する工程は、該ゲー
ト電極及び前記半導体基板上に、第２導電型不純物がド
ーピングされた第２の導電性膜を堆積する工程と、酸化
種を通しにくい絶縁膜を該第２の導電性膜上に堆積する
工程と、垂直方向に強い異方性を持つエッチングによ
り、該酸化種を通しにくい絶縁膜及び該第２の導電性膜
をエッチバックし、該Ｌ型導電性膜及び該酸化種を通し
にくい絶縁膜の一部を該ゲート電極の側面に残置する工
程とを包含している。
【００３１】本発明の他の半導体装置の製造方法は、第
１導電型半導体基板上にゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜上に、イオンがドーピングされた
第１の導電性膜とイオンがドーピングされていない第２
の導電性膜からなる多層膜から構成されるゲート電極を
形成する工程と、前記ゲート電極の側部に前記第１の導
電性膜の側部に成長する酸化膜が前記第２の導電性膜の
側部に成長する酸化膜より厚くなるようなＬ型側壁酸化
膜を形成し、さらに前記ゲート絶縁膜の端部が前記ゲー
ト絶縁膜の中央部より厚くなるような酸化工程と、前記
基板上のソース／ドレイン領域に第２導電型の高濃度拡
散層と前記Ｌ型側壁下で浅い接合を有する第２導電型の
高濃度拡散層を形成する工程とを包含し、そのことによ
り、上記目的が達成される。
１導電型半導体基板上にゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜上に、イオンがドーピングされた
第１の導電性膜とイオンがドーピングされていない第２
の導電性膜からなる多層膜から構成されるゲート電極を
形成する工程と、前記ゲート電極の側部に前記第１の導
電性膜の側部に成長する酸化膜が前記第２の導電性膜の
側部に成長する酸化膜より厚くなるようなＬ型側壁酸化
膜を形成し、さらに前記ゲート絶縁膜の端部が前記ゲー
ト絶縁膜の中央部より厚くなるような酸化工程と、前記
基板上のソース／ドレイン領域に第２導電型の高濃度拡
散層と前記Ｌ型側壁下で浅い接合を有する第２導電型の
高濃度拡散層を形成する工程とを包含し、そのことによ
り、上記目的が達成される。
【００３２】本発明の他の半導体装置の製造方法は、第
１導電型半導体基板上にゲート絶縁膜を形成する工程
と、第２導電型不純物がドーピングされた第１の導電性
膜を下層として有し、不純物がドープされていない第２
の導電性膜を上層として有するゲート電極を該ゲート絶
縁膜上に形成する工程と、熱酸化により、該ゲート電極
の該第１の導電性膜の側面及び該第２の導電性膜の側面
にＬ型側壁酸化膜を形成し、さらに該ゲート絶縁膜の端
部を前記ゲート絶縁膜の中央部より厚くする酸化工程
と、該ゲート絶縁膜の該両端部及び該Ｌ型側壁酸化膜の
下に位置する第１部分と、該第１部分の厚さ以上の厚さ
を持ち第２部分とを含んでおり、しかも、該第１部分の
不純物濃度が、該第２部分の不純物濃度に実質的に等し
いソース／ドレイン領域を該半導体基板中に形成する工
程と、を包含し、そのことにより上記目的が達成され
る。
１導電型半導体基板上にゲート絶縁膜を形成する工程
と、第２導電型不純物がドーピングされた第１の導電性
膜を下層として有し、不純物がドープされていない第２
の導電性膜を上層として有するゲート電極を該ゲート絶
縁膜上に形成する工程と、熱酸化により、該ゲート電極
の該第１の導電性膜の側面及び該第２の導電性膜の側面
にＬ型側壁酸化膜を形成し、さらに該ゲート絶縁膜の端
部を前記ゲート絶縁膜の中央部より厚くする酸化工程
と、該ゲート絶縁膜の該両端部及び該Ｌ型側壁酸化膜の
下に位置する第１部分と、該第１部分の厚さ以上の厚さ
を持ち第２部分とを含んでおり、しかも、該第１部分の
不純物濃度が、該第２部分の不純物濃度に実質的に等し
いソース／ドレイン領域を該半導体基板中に形成する工
程と、を包含し、そのことにより上記目的が達成され
る。
【００３３】本発明の他の半導体装置の製造方法は、第
１導電型半導体基板上にゲート絶縁膜を形成する工程
と、第１導電型のイオンがドーピングされた第１の導電
性膜とイオンがドーピングされていない第２の導電性膜
とを該ゲート絶縁膜上に堆積する工程と、該第２の導電
性膜上に第３の導電性膜を堆積する工程と、該ゲート絶
縁膜と前記第１の導電性膜と該第２の導電性膜と該第３
の導電性膜からなる多層膜上に、ゲート電極の位置及び
形状を規定するフォトレジストを形成する工程と、該フ
ォトレジストをマスクとして、選択的に垂直方向に強い
異方性エッチングにより該多層膜を該ゲート絶縁膜が露
出するまでエッチングする工程と、該半導体基板及び該
ゲート電極上に絶縁膜を堆積する工程と、選択的に垂直
方向に強い異方性を持つエッチングにより、該絶縁膜を
該ゲート電極の側壁に残置させる工程と、該ゲート電極
の側部に前記第１の導電性膜の側部に成長する酸化膜が
前記第２の導電性膜の側部に成長する酸化膜より厚くな
り、さらに前記ゲート絶縁膜の端部が前記ゲート絶縁膜
の中央部より厚くなるような酸化工程と、イオン注入法
により、前記基板上のソース／ドレイン領域に第２導電
型の高濃度拡散層を形成する工程と、選択的に垂直方向
に強い異方性を持つエッチングにより、該半導体基板の
ソース／ドレイン領域が露出させる工程と、該半導体基
板のソース／ドレイン領域をシリサイド化する工程と、
該第３の導電性膜を選択的にエッチングする工程と、イ
オン注入法により、該ゲート電極に第２導電型のイオン
をドーピングする工程とを包含し、そのことにより上記
目的が達成される。
１導電型半導体基板上にゲート絶縁膜を形成する工程
と、第１導電型のイオンがドーピングされた第１の導電
性膜とイオンがドーピングされていない第２の導電性膜
とを該ゲート絶縁膜上に堆積する工程と、該第２の導電
性膜上に第３の導電性膜を堆積する工程と、該ゲート絶
縁膜と前記第１の導電性膜と該第２の導電性膜と該第３
の導電性膜からなる多層膜上に、ゲート電極の位置及び
形状を規定するフォトレジストを形成する工程と、該フ
ォトレジストをマスクとして、選択的に垂直方向に強い
異方性エッチングにより該多層膜を該ゲート絶縁膜が露
出するまでエッチングする工程と、該半導体基板及び該
ゲート電極上に絶縁膜を堆積する工程と、選択的に垂直
方向に強い異方性を持つエッチングにより、該絶縁膜を
該ゲート電極の側壁に残置させる工程と、該ゲート電極
の側部に前記第１の導電性膜の側部に成長する酸化膜が
前記第２の導電性膜の側部に成長する酸化膜より厚くな
り、さらに前記ゲート絶縁膜の端部が前記ゲート絶縁膜
の中央部より厚くなるような酸化工程と、イオン注入法
により、前記基板上のソース／ドレイン領域に第２導電
型の高濃度拡散層を形成する工程と、選択的に垂直方向
に強い異方性を持つエッチングにより、該半導体基板の
ソース／ドレイン領域が露出させる工程と、該半導体基
板のソース／ドレイン領域をシリサイド化する工程と、
該第３の導電性膜を選択的にエッチングする工程と、イ
オン注入法により、該ゲート電極に第２導電型のイオン
をドーピングする工程とを包含し、そのことにより上記
目的が達成される。
【００３４】本発明の他の半導体装置の製造方法は、第
２導電型半導体基板の一主面に素子分離領域を形成する
工程と、前記素子分離領域で分離された特定の島領域に
第１導電型ウエルを形成する工程と、前記第２導電型基
板上と前記第１導電型ウエル領域上にゲート絶縁膜を形
成する工程とを有し、イオン注入法により、第１導電型
基板上のソース／ドレイン領域に第２導電型の高濃度拡
散層を形成する工程のかわりに、前記第１導電型ウエル
領域上に選択的に形成された第１のイオン注入マスクを
マスクとして、イオン注入法により、前記第２導電型基
板上のソース／ドレイン領域に第１導電型の高濃度拡散
層を形成する工程と、前記第２導電型基板上に選択的に
形成された第２のイオン注入マスクをマスクとして、前
記第１導電型ウエル領域上のソース／ドレイン領域に第
２導電型の高濃度拡散層を形成する工程とを包含し、そ
のことにより上記目的が達成される。
２導電型半導体基板の一主面に素子分離領域を形成する
工程と、前記素子分離領域で分離された特定の島領域に
第１導電型ウエルを形成する工程と、前記第２導電型基
板上と前記第１導電型ウエル領域上にゲート絶縁膜を形
成する工程とを有し、イオン注入法により、第１導電型
基板上のソース／ドレイン領域に第２導電型の高濃度拡
散層を形成する工程のかわりに、前記第１導電型ウエル
領域上に選択的に形成された第１のイオン注入マスクを
マスクとして、イオン注入法により、前記第２導電型基
板上のソース／ドレイン領域に第１導電型の高濃度拡散
層を形成する工程と、前記第２導電型基板上に選択的に
形成された第２のイオン注入マスクをマスクとして、前
記第１導電型ウエル領域上のソース／ドレイン領域に第
２導電型の高濃度拡散層を形成する工程とを包含し、そ
のことにより上記目的が達成される。
【００３５】本発明の他の半導体装置の製造方法は、第
１導電型半導体基板の一主面に素子分離領域を形成する
工程と、該素子分離領域で分離された特定の島領域に第
２導電型ウエルを形成する工程と、イオン注入法によ
り、該基板表面近傍に第２導電型の埋め込みチャネル層
を、該ウエル領域表面近傍に第２導電型のしきい値電圧
制御層を形成する工程と、該基板上と前記ウエル領域上
にゲート絶縁膜を形成する工程と、該ゲート絶縁膜上に
第１の導電性膜と第１の絶縁膜を堆積する工程と、該ゲ
ート絶縁膜と該第１の導電性膜と該第１の絶縁膜からな
る多層膜のゲート電極になる所定の位置にフォトレジス
トをパターニングする工程と、該フォトレジストをマス
クとして、該ゲート絶縁膜と該第１の導電性膜と該第１
の絶縁膜からなる多層膜を選択的に垂直方向に強い異方
性エッチングにより該ゲート絶縁膜が露出するまでエッ
チングする工程と、該ウエル領域上に選択的に形成され
たイオン注入マスクをマスクとして、イオン注入法によ
り、該基板上のソース／ドレイン領域に第２導電型の高
濃度拡散層を形成する工程と、選択的に該第１の絶縁膜
をエッチングする工程と、該基板、該ウエル及び該ゲー
ト電極上に第２の絶縁膜を堆積する工程と、選択的に垂
直方向に強い異方性エッチングにより該第２の絶縁膜を
該ゲート電極の側壁に残置させる工程と、イオン注入法
により、該ウエル領域上のソース／ドレイン領域に第１
導電型の高濃度拡散層を形成し、同時に該ゲート電極に
第１導電型のイオンをドーピングする工程とをを包含
し、そのことにより上記目的が達成される。
１導電型半導体基板の一主面に素子分離領域を形成する
工程と、該素子分離領域で分離された特定の島領域に第
２導電型ウエルを形成する工程と、イオン注入法によ
り、該基板表面近傍に第２導電型の埋め込みチャネル層
を、該ウエル領域表面近傍に第２導電型のしきい値電圧
制御層を形成する工程と、該基板上と前記ウエル領域上
にゲート絶縁膜を形成する工程と、該ゲート絶縁膜上に
第１の導電性膜と第１の絶縁膜を堆積する工程と、該ゲ
ート絶縁膜と該第１の導電性膜と該第１の絶縁膜からな
る多層膜のゲート電極になる所定の位置にフォトレジス
トをパターニングする工程と、該フォトレジストをマス
クとして、該ゲート絶縁膜と該第１の導電性膜と該第１
の絶縁膜からなる多層膜を選択的に垂直方向に強い異方
性エッチングにより該ゲート絶縁膜が露出するまでエッ
チングする工程と、該ウエル領域上に選択的に形成され
たイオン注入マスクをマスクとして、イオン注入法によ
り、該基板上のソース／ドレイン領域に第２導電型の高
濃度拡散層を形成する工程と、選択的に該第１の絶縁膜
をエッチングする工程と、該基板、該ウエル及び該ゲー
ト電極上に第２の絶縁膜を堆積する工程と、選択的に垂
直方向に強い異方性エッチングにより該第２の絶縁膜を
該ゲート電極の側壁に残置させる工程と、イオン注入法
により、該ウエル領域上のソース／ドレイン領域に第１
導電型の高濃度拡散層を形成し、同時に該ゲート電極に
第１導電型のイオンをドーピングする工程とをを包含
し、そのことにより上記目的が達成される。
【００３６】前記半導体基板上のソース／ドレイン領域
に第２導電型の高濃度拡散層を形成する前に、イオン注
入法により、前記ウエル領域のソース／ドレイン領域に
第１導電型の低濃度拡散層を形成し、該半導体基板のソ
ース／ドレイン領域に第１導電型のパンチスルーストッ
パ層を形成する工程を包含してもよい。
に第２導電型の高濃度拡散層を形成する前に、イオン注
入法により、前記ウエル領域のソース／ドレイン領域に
第１導電型の低濃度拡散層を形成し、該半導体基板のソ
ース／ドレイン領域に第１導電型のパンチスルーストッ
パ層を形成する工程を包含してもよい。
【００３７】本発明の他の半導体装置の製造方法は、第
１導電型半導体基板の一主面に素子分離領域を形成する
工程と、該素子分離領域で分離された特定の島領域に第
２導電型ウエルを形成する工程と、イオン注入法によ
り、該基板表面近傍に第２導電型の埋め込みチャネル層
を、該ウエル領域表面近傍に第２導電型のしきい値電圧
制御層を形成する工程と、該基板上と該ウエル領域上に
ゲート絶縁膜を形成する工程と、該ゲート絶縁膜上に第
１導電型のイオンがドーピングされた第１の導電性膜と
イオンがドーピングされていない第２の導電性膜とを堆
積する工程と、該第２の導電性膜上に第１の絶縁膜を堆
積する工程と、該ゲート絶縁膜と該第１の導電性膜と該
第２の導電性膜と該第１の絶縁膜からなる多層膜のゲー
ト電極になる所定の位置にフォトレジストをパターニン
グする工程と、該フォトレジストをマスクとして、該ゲ
ート絶縁膜と該第１の導電性膜と該第２の導電性膜と該
第１の絶縁膜からなる多層膜を選択的に垂直方向に強い
異方性エッチングにより該ゲート絶縁膜が露出するまで
エッチングする工程と、該ゲート電極の側部に該第１の
導電性膜の側部に成長する酸化膜が該第２の導電性膜の
側部に成長する酸化膜より厚くなり、さらに該ゲート絶
縁膜の端部が該ゲート絶縁膜の中央部より厚くなるよう
な酸化工程と、該ウエル領域上に選択的に形成されたイ
オン注入マスクをマスクとして、イオン注入法により、
該基板上のソース／ドレイン領域に第２導電型の高濃度
拡散層を形成する工程と、選択的に該第１の絶縁膜をエ
ッチングする工程と、該半導体基板、該ウエル及び該ゲ
ート電極上に第２の絶縁膜を堆積する工程と、選択的に
垂直方向に強い異方性エッチングにより該第２の絶縁膜
を該ゲート電極の側壁に残置させる工程と、イオン注入
法により、該ウエル領域上のソース／ドレイン領域に第
１導電型の高濃度拡散層を形成し、同時に該ゲート電極
に第１導電型のイオンをドーピングする工程とを包含
し、そのことにより上記目的が達成される。
１導電型半導体基板の一主面に素子分離領域を形成する
工程と、該素子分離領域で分離された特定の島領域に第
２導電型ウエルを形成する工程と、イオン注入法によ
り、該基板表面近傍に第２導電型の埋め込みチャネル層
を、該ウエル領域表面近傍に第２導電型のしきい値電圧
制御層を形成する工程と、該基板上と該ウエル領域上に
ゲート絶縁膜を形成する工程と、該ゲート絶縁膜上に第
１導電型のイオンがドーピングされた第１の導電性膜と
イオンがドーピングされていない第２の導電性膜とを堆
積する工程と、該第２の導電性膜上に第１の絶縁膜を堆
積する工程と、該ゲート絶縁膜と該第１の導電性膜と該
第２の導電性膜と該第１の絶縁膜からなる多層膜のゲー
ト電極になる所定の位置にフォトレジストをパターニン
グする工程と、該フォトレジストをマスクとして、該ゲ
ート絶縁膜と該第１の導電性膜と該第２の導電性膜と該
第１の絶縁膜からなる多層膜を選択的に垂直方向に強い
異方性エッチングにより該ゲート絶縁膜が露出するまで
エッチングする工程と、該ゲート電極の側部に該第１の
導電性膜の側部に成長する酸化膜が該第２の導電性膜の
側部に成長する酸化膜より厚くなり、さらに該ゲート絶
縁膜の端部が該ゲート絶縁膜の中央部より厚くなるよう
な酸化工程と、該ウエル領域上に選択的に形成されたイ
オン注入マスクをマスクとして、イオン注入法により、
該基板上のソース／ドレイン領域に第２導電型の高濃度
拡散層を形成する工程と、選択的に該第１の絶縁膜をエ
ッチングする工程と、該半導体基板、該ウエル及び該ゲ
ート電極上に第２の絶縁膜を堆積する工程と、選択的に
垂直方向に強い異方性エッチングにより該第２の絶縁膜
を該ゲート電極の側壁に残置させる工程と、イオン注入
法により、該ウエル領域上のソース／ドレイン領域に第
１導電型の高濃度拡散層を形成し、同時に該ゲート電極
に第１導電型のイオンをドーピングする工程とを包含
し、そのことにより上記目的が達成される。
【００３８】
【実施例】以下に、図面を参照しながら、本発明による
半導体装置およびその製造方法の実施例を説明する。
半導体装置およびその製造方法の実施例を説明する。
【００３９】（半導体装置の実施例１）図１は、本発明
の半導体装置の第１の実施例の断面図である。図１の半
導体装置は、Ｐ型半導体基板１１、Ｐ型半導体基板１１
上に形成されたゲート酸化膜１２、ゲート酸化膜１２を
介して設けられたゲート電極１３、ゲート電極１３の側
面部に形成されたＬ型側壁酸化膜１４、及びＰ型半導体
基板１１のソース／ドレイン領域に設けられたＮ型高濃
度ソース／ドレイン拡散層１５を備えている。
の半導体装置の第１の実施例の断面図である。図１の半
導体装置は、Ｐ型半導体基板１１、Ｐ型半導体基板１１
上に形成されたゲート酸化膜１２、ゲート酸化膜１２を
介して設けられたゲート電極１３、ゲート電極１３の側
面部に形成されたＬ型側壁酸化膜１４、及びＰ型半導体
基板１１のソース／ドレイン領域に設けられたＮ型高濃
度ソース／ドレイン拡散層１５を備えている。
【００４０】ゲート酸化膜１２の両端部は、中央部より
も厚く形成されている。例えば、中央部の厚さが６ｎｍ
の場合、両端部の厚さは、１０〜５０ｎｍ程度に設定さ
れる。ゲート電極の幅（チャネル長方向に沿って計測し
たディメンジョン）が、例えば、３００ｎｍの場合、ゲ
ート酸化膜１２の比較的に厚い両端部の各幅（チャネル
長方向に沿って計測したディメンジョン）は、２０〜７
０ｎｍ程度であり、厚さの比較的に薄い平坦な中央部の
幅（チャネル長方向に沿って計測したディメンジョン）
は、１６０〜２６０ｎｍである。
も厚く形成されている。例えば、中央部の厚さが６ｎｍ
の場合、両端部の厚さは、１０〜５０ｎｍ程度に設定さ
れる。ゲート電極の幅（チャネル長方向に沿って計測し
たディメンジョン）が、例えば、３００ｎｍの場合、ゲ
ート酸化膜１２の比較的に厚い両端部の各幅（チャネル
長方向に沿って計測したディメンジョン）は、２０〜７
０ｎｍ程度であり、厚さの比較的に薄い平坦な中央部の
幅（チャネル長方向に沿って計測したディメンジョン）
は、１６０〜２６０ｎｍである。
【００４１】ゲート酸化膜１２の厚い両端部及びＬ型側
壁酸化膜１４の下部における高濃度ソース・ドレイン拡
散層１５の接合深さ（層厚）Ｄ１は、それ以外の領域に
おける高濃度ソース・ドレイン拡散層１５の接合深さ
（層厚）Ｄ２よりも浅く形成されている。このため、ソ
ース・ドレイン拡散層１５からの延びる電界のチャネル
方向への広がりが効果的に抑えられ、微細なＭＯＳＦＥ
Ｔに特有の閾値電圧（Ｖｔ）の低下が効果的に抑制され
る。接合深さＤ１は、５０〜１００ｎｍの範囲内にある
ことが好ましく、接合深さＤ２は、１００〜１５０ｎｍ
の範囲内にあることが好ましい。
壁酸化膜１４の下部における高濃度ソース・ドレイン拡
散層１５の接合深さ（層厚）Ｄ１は、それ以外の領域に
おける高濃度ソース・ドレイン拡散層１５の接合深さ
（層厚）Ｄ２よりも浅く形成されている。このため、ソ
ース・ドレイン拡散層１５からの延びる電界のチャネル
方向への広がりが効果的に抑えられ、微細なＭＯＳＦＥ
Ｔに特有の閾値電圧（Ｖｔ）の低下が効果的に抑制され
る。接合深さＤ１は、５０〜１００ｎｍの範囲内にある
ことが好ましく、接合深さＤ２は、１００〜１５０ｎｍ
の範囲内にあることが好ましい。
【００４２】なお、高濃度ソース・ドレイン拡散層１５
のうち接合深さＤ１を持つ部分の不純物濃度は、１×１
０19ｃｍ-3〜１×１０20ｃｍ-3であり、接合深さＤ２の
部分の不純物濃度に実質的に等しい。ＬＤＤの不純物濃
度は、通常、１×１０18ｃｍ-3１〜１×１０19ｃｍ-3以
下であるので、接合深さＤ１の部分は、ＬＤＤとは異な
る。ＬＤＤではなく、高濃度ソース・ドレイン拡散層１
５の端部が、ゲート酸化膜１２の両端の厚い部分の下面
にまで延びていることにより、ドレイン電流を下げるこ
となく、ゲートドレイン間容量とゲートソース間容量を
減少させることができる。
のうち接合深さＤ１を持つ部分の不純物濃度は、１×１
０19ｃｍ-3〜１×１０20ｃｍ-3であり、接合深さＤ２の
部分の不純物濃度に実質的に等しい。ＬＤＤの不純物濃
度は、通常、１×１０18ｃｍ-3１〜１×１０19ｃｍ-3以
下であるので、接合深さＤ１の部分は、ＬＤＤとは異な
る。ＬＤＤではなく、高濃度ソース・ドレイン拡散層１
５の端部が、ゲート酸化膜１２の両端の厚い部分の下面
にまで延びていることにより、ドレイン電流を下げるこ
となく、ゲートドレイン間容量とゲートソース間容量を
減少させることができる。
【００４３】（半導体装置の実施例２）図２は、本発明
による半導体装置の第２の実施例の断面図である。図２
の半導体装置は、Ｐ型半導体基板２１、Ｐ型半導体基板
２１上に形成されたゲート酸化膜２２、ゲート酸化膜２
２を介して設けられたゲート電極２３、及びＰ型半導体
基板２１のソース／ドレイン領域に設けられたＮ型高濃
度ソース／ドレイン拡散層２４とを備えている。
による半導体装置の第２の実施例の断面図である。図２
の半導体装置は、Ｐ型半導体基板２１、Ｐ型半導体基板
２１上に形成されたゲート酸化膜２２、ゲート酸化膜２
２を介して設けられたゲート電極２３、及びＰ型半導体
基板２１のソース／ドレイン領域に設けられたＮ型高濃
度ソース／ドレイン拡散層２４とを備えている。
【００４４】図２の実施例で特徴的なことは、ゲート電
極２３が多結晶シリコン膜２３ｂとアモルファスシリコ
ン膜２３ａの２層から構成されていることである。アモ
ルファスシリコン膜２３ａの存在により、デュアルゲー
ト技術で問題となる多結晶シリコン膜２３ｂから半導体
基板２１へのＢ（ボロン）の突き抜けを効果的に防止す
ることができる。なお、上記２層から構成されたゲート
電極自体は、1990 Digest of the Intl. Symposium on
VLSI Technology pp111-112 H.-H. Tseng 等に記載され
ている。
極２３が多結晶シリコン膜２３ｂとアモルファスシリコ
ン膜２３ａの２層から構成されていることである。アモ
ルファスシリコン膜２３ａの存在により、デュアルゲー
ト技術で問題となる多結晶シリコン膜２３ｂから半導体
基板２１へのＢ（ボロン）の突き抜けを効果的に防止す
ることができる。なお、上記２層から構成されたゲート
電極自体は、1990 Digest of the Intl. Symposium on
VLSI Technology pp111-112 H.-H. Tseng 等に記載され
ている。
【００４５】本実施例でも、実施例１と同様に、高濃度
ソース・ドレイン拡散層２４がゲート酸化膜２２の両端
の厚い部分の下面にまで延びていることにより、ドレイ
ン電流を下げることなくゲートドレイン間容量とゲート
ソース間容量を減少させることができる。
ソース・ドレイン拡散層２４がゲート酸化膜２２の両端
の厚い部分の下面にまで延びていることにより、ドレイ
ン電流を下げることなくゲートドレイン間容量とゲート
ソース間容量を減少させることができる。
【００４６】（半導体装置の実施例３）図３は、本発明
による半導体装置の第３の実施例の断面図である。図３
の半導体装置は、ＳＯＩ基板３１、ＳＯＩ基板３１上に
形成されたゲート酸化膜３２、ゲート酸化膜３２を介し
て設けられたゲート電極３３、及びＳＯＩ基板３１のソ
ース／ドレイン領域に設けられたＮ型高濃度ソース／ド
レイン拡散層３４を備えている。
による半導体装置の第３の実施例の断面図である。図３
の半導体装置は、ＳＯＩ基板３１、ＳＯＩ基板３１上に
形成されたゲート酸化膜３２、ゲート酸化膜３２を介し
て設けられたゲート電極３３、及びＳＯＩ基板３１のソ
ース／ドレイン領域に設けられたＮ型高濃度ソース／ド
レイン拡散層３４を備えている。
【００４７】図３の実施例で特徴的なことは、高濃度ソ
ース・ドレイン拡散層３４がゲート酸化膜３２の両端の
厚い部分の下面に延びていることにより、ドレイン電流
を下げることなくゲートドレイン間容量とゲートソース
間容量を減少させることができる。ＳＯＩ構造の基板に
形成したＭＯＳＦＥＴでは、遅延時間に占める接合容量
の割合がゲート容量に比較して非常に小さく、低電圧動
作においてミラー容量であるゲートドレイン間容量の遅
延時間に占める割合は非常に大きい。従って、ＳＯＩ構
造の基板に形成したＭＯＳＦＥＴがＴ型ゲート構造を採
用していると、ゲートドレイン間容量を減少できるので
遅延時間の改善効果は非常に大きい。
ース・ドレイン拡散層３４がゲート酸化膜３２の両端の
厚い部分の下面に延びていることにより、ドレイン電流
を下げることなくゲートドレイン間容量とゲートソース
間容量を減少させることができる。ＳＯＩ構造の基板に
形成したＭＯＳＦＥＴでは、遅延時間に占める接合容量
の割合がゲート容量に比較して非常に小さく、低電圧動
作においてミラー容量であるゲートドレイン間容量の遅
延時間に占める割合は非常に大きい。従って、ＳＯＩ構
造の基板に形成したＭＯＳＦＥＴがＴ型ゲート構造を採
用していると、ゲートドレイン間容量を減少できるので
遅延時間の改善効果は非常に大きい。
【００４８】（半導体装置の製造方法１）図４（ａ）か
ら図４（ｇ）を参照しながら、本発明による半導体装置
の製造方法の実施例を説明する。
ら図４（ｇ）を参照しながら、本発明による半導体装置
の製造方法の実施例を説明する。
【００４９】まず、図４（ａ）を参照する。Ｐ型半導体
基板上1101にゲート酸化膜1102を８ｎｍ程度に形成した
後、ゲート酸化膜1102上にアンドープ多結晶シリコン膜
1103を膜厚３３０ｎｍ程度に堆積する。その後、多結晶
シリコン膜1103上の選択された領域上に、ゲート電極11
06の形状及び位置を規定するパターンを持つフォトレジ
スト1104を形成する。
基板上1101にゲート酸化膜1102を８ｎｍ程度に形成した
後、ゲート酸化膜1102上にアンドープ多結晶シリコン膜
1103を膜厚３３０ｎｍ程度に堆積する。その後、多結晶
シリコン膜1103上の選択された領域上に、ゲート電極11
06の形状及び位置を規定するパターンを持つフォトレジ
スト1104を形成する。
【００５０】次に、図４（ｂ）に示すように、フォトレ
ジスト1104をマスクとして、垂直方向に強い異方性を持
つエッチング工程を行う。このエッチング工程によっ
て、多結晶シリコン膜1103のうちゲート電極1106となる
部分以外の部分が９０ｎｍ程度の厚さにまでエッチング
される。
ジスト1104をマスクとして、垂直方向に強い異方性を持
つエッチング工程を行う。このエッチング工程によっ
て、多結晶シリコン膜1103のうちゲート電極1106となる
部分以外の部分が９０ｎｍ程度の厚さにまでエッチング
される。
【００５１】図４（ｃ）に示すように、フォトレジスト
1104を除去した後、酸化種を通しにくい膜としてシリコ
ン窒化膜（厚さ：５ｎｍ程度）1105を多結晶シリコン膜
1103上に堆積する。
1104を除去した後、酸化種を通しにくい膜としてシリコ
ン窒化膜（厚さ：５ｎｍ程度）1105を多結晶シリコン膜
1103上に堆積する。
【００５２】図４（ｄ）に示すように、ゲート酸化膜11
02と多結晶シリコン膜1103とシリコン窒化膜1105からな
る多層膜を、垂直方向に強い異方性持つエッチング工程
により、エッチングする。エッチングは、シリコン窒化
膜1105がゲート電極1106の側面に残置し、しかも、ゲー
ト酸化膜1102が露出するように行う。この結果、ゲート
電極1106が形成される。この段階において、ゲート電極
1106の側面の上部は、シリコン窒化膜1105により覆われ
ているが、側面の下部は露出している。露出する側面の
高さは、約９０ｎｍである。
02と多結晶シリコン膜1103とシリコン窒化膜1105からな
る多層膜を、垂直方向に強い異方性持つエッチング工程
により、エッチングする。エッチングは、シリコン窒化
膜1105がゲート電極1106の側面に残置し、しかも、ゲー
ト酸化膜1102が露出するように行う。この結果、ゲート
電極1106が形成される。この段階において、ゲート電極
1106の側面の上部は、シリコン窒化膜1105により覆われ
ているが、側面の下部は露出している。露出する側面の
高さは、約９０ｎｍである。
【００５３】次に、ｗｅｔ雰囲気中で８５０℃、７０分
の熱酸化工程を行い、それによって、図４（ｅ）に示す
ように、シリコン窒化膜1105に覆われていないゲート電
極1106の側面に熱酸化膜1107を６０ｎｍ程度成長させ
る。熱酸化膜1107は、熱酸化前のゲート側面の位置から
水平方向の外側へ３０ｎｍ程度成長し、内側へも３０ｎ
ｍ程度成長する。なお、この熱酸化工程によって、基板
1101の主面に対して垂直な方向に沿って測定して６０ｎ
ｍ程度の厚さの酸化膜1107が基板1101上にも成長する。
以下、この熱酸化工程で形成された酸化膜の厚さを、
「再酸化膜厚」と定義する。本実施例では、再酸化膜厚
は、約６０ｎｍである。
の熱酸化工程を行い、それによって、図４（ｅ）に示す
ように、シリコン窒化膜1105に覆われていないゲート電
極1106の側面に熱酸化膜1107を６０ｎｍ程度成長させ
る。熱酸化膜1107は、熱酸化前のゲート側面の位置から
水平方向の外側へ３０ｎｍ程度成長し、内側へも３０ｎ
ｍ程度成長する。なお、この熱酸化工程によって、基板
1101の主面に対して垂直な方向に沿って測定して６０ｎ
ｍ程度の厚さの酸化膜1107が基板1101上にも成長する。
以下、この熱酸化工程で形成された酸化膜の厚さを、
「再酸化膜厚」と定義する。本実施例では、再酸化膜厚
は、約６０ｎｍである。
【００５４】次に、図４（ｆ）に示すように、垂直方向
に強い異方性を持つエッチング工程により、酸化膜1107
をその上面から６０ｎｍ程度エッチングする。シリコン
窒化膜1105の下における、ゲート電極1106の側面の酸化
膜1107の厚さ（基板の主面に平行な方向に測定した長
さ）は、３０ｎｍ程度になる。
に強い異方性を持つエッチング工程により、酸化膜1107
をその上面から６０ｎｍ程度エッチングする。シリコン
窒化膜1105の下における、ゲート電極1106の側面の酸化
膜1107の厚さ（基板の主面に平行な方向に測定した長
さ）は、３０ｎｍ程度になる。
【００５５】図４（ｇ）に示すように、Ｎ型の不純物イ
オンとして、例えば、Ａｓイオンを注入エネルギー８０
ＫｅＶ、注入ドーズ量６×１５ｃｍ-2程度で基板1101中
に注入した後、８５０℃の熱処理工程を行う。こうし
て、Ｐ型基板1101のソース／ドレイン領域にＮ型高濃度
拡散層1108を形成する。Ｎ型高濃度拡散層1108は、Ｌ型
側壁の下の領域では、他の領域におけるよりも浅い接合
を有する。これは、Ｌ型側壁を透過して基板1101中に至
る不純物イオンが、酸化膜1107のうち平坦で比較的に薄
い部分を透過して基板1101中に至る不純物イオンよりも
浅い位置に分布するためである。イオン注入後の熱処理
によって、不純物イオンは縦及び横方向に拡散するた
め、Ｌ型側壁を透過して基板1101中に至る不純物イオン
は、ゲート電極の中央の直下領域にむけて拡散する。
オンとして、例えば、Ａｓイオンを注入エネルギー８０
ＫｅＶ、注入ドーズ量６×１５ｃｍ-2程度で基板1101中
に注入した後、８５０℃の熱処理工程を行う。こうし
て、Ｐ型基板1101のソース／ドレイン領域にＮ型高濃度
拡散層1108を形成する。Ｎ型高濃度拡散層1108は、Ｌ型
側壁の下の領域では、他の領域におけるよりも浅い接合
を有する。これは、Ｌ型側壁を透過して基板1101中に至
る不純物イオンが、酸化膜1107のうち平坦で比較的に薄
い部分を透過して基板1101中に至る不純物イオンよりも
浅い位置に分布するためである。イオン注入後の熱処理
によって、不純物イオンは縦及び横方向に拡散するた
め、Ｌ型側壁を透過して基板1101中に至る不純物イオン
は、ゲート電極の中央の直下領域にむけて拡散する。
【００５６】Ｎ型高濃度拡散層1108のための不純物イオ
ン注入は、同時に、ゲート電極に対しても行われ、Ｎ型
ポリシリコンゲート電極1106が得られる。
ン注入は、同時に、ゲート電極に対しても行われ、Ｎ型
ポリシリコンゲート電極1106が得られる。
【００５７】なお、図４（ａ）の工程で、アンドープ多
結晶シリコン膜1103の代わりにドープト多結晶シリコン
膜を用いる場合には、図４（ｅ）の工程において、酸化
時間を短くする。これは、ドープト多結晶シリコン膜の
酸化レートがアンドープ多結晶シリコン膜1103の酸化レ
ートよりも大きいためである。酸化時間が短くなると、
基板1101上の酸化膜は、例えば１５ｎｍ程度しか成長し
ないので、図４（ｆ）のエッチング工程を行なう必要が
無くなる。図４（ｆ）のエッチングを行わない場合は、
ゲート電極1106の側面のうちシリコン窒化膜1105に覆わ
れていない部分に位置する酸化膜1107が、ゲート電極の
側面よりも横方向に大きく突き出たまま残置されるた
め、ソース／ドレインのオフセットが大きくなる。この
オフセットの量を小さくするには、図４（ｂ）の工程に
おいて、多結晶シリコン膜1103の厚さを４０ｎｍ程度に
なるまで、エッチングする必要がある。
結晶シリコン膜1103の代わりにドープト多結晶シリコン
膜を用いる場合には、図４（ｅ）の工程において、酸化
時間を短くする。これは、ドープト多結晶シリコン膜の
酸化レートがアンドープ多結晶シリコン膜1103の酸化レ
ートよりも大きいためである。酸化時間が短くなると、
基板1101上の酸化膜は、例えば１５ｎｍ程度しか成長し
ないので、図４（ｆ）のエッチング工程を行なう必要が
無くなる。図４（ｆ）のエッチングを行わない場合は、
ゲート電極1106の側面のうちシリコン窒化膜1105に覆わ
れていない部分に位置する酸化膜1107が、ゲート電極の
側面よりも横方向に大きく突き出たまま残置されるた
め、ソース／ドレインのオフセットが大きくなる。この
オフセットの量を小さくするには、図４（ｂ）の工程に
おいて、多結晶シリコン膜1103の厚さを４０ｎｍ程度に
なるまで、エッチングする必要がある。
【００５８】上記製造方法によれば、図１の半導体装置
を容易に製造することができる。特に、両端で厚さの増
加したゲート酸化膜と、接合深さに段差のある高濃度不
純物拡散層の形成のためのＬ字側壁酸化膜とが、一つの
熱酸化工程で簡単に形成される。
を容易に製造することができる。特に、両端で厚さの増
加したゲート酸化膜と、接合深さに段差のある高濃度不
純物拡散層の形成のためのＬ字側壁酸化膜とが、一つの
熱酸化工程で簡単に形成される。
【００５９】こうして形成された半導体装置と従来の半
導体装置とについて、プロセス／デバイスシミュレーシ
ョンを用いてショートチャネル効果を評価した。以下
に、図面を参照しながら、その評価結果を説明する。
導体装置とについて、プロセス／デバイスシミュレーシ
ョンを用いてショートチャネル効果を評価した。以下
に、図面を参照しながら、その評価結果を説明する。
【００６０】図５（ａ）及び図５（ｂ）は、それぞれ、
本発明のＮｃｈＭＯＳＦＥＴと従来例のＮｃｈＭＯＳＦ
ＥＴについて、各々の不純物濃度プロファイルを示す。
ゲート長は０．２μｍ、酸化膜厚は４ｎｍである。Ｎ型
高濃度ソース／ドレイン拡散層はＡｓイオン注入によ
り、またＶｔ制御はパンチスルーストッパを兼ねてＢイ
オン注入により形成されている。
本発明のＮｃｈＭＯＳＦＥＴと従来例のＮｃｈＭＯＳＦ
ＥＴについて、各々の不純物濃度プロファイルを示す。
ゲート長は０．２μｍ、酸化膜厚は４ｎｍである。Ｎ型
高濃度ソース／ドレイン拡散層はＡｓイオン注入によ
り、またＶｔ制御はパンチスルーストッパを兼ねてＢイ
オン注入により形成されている。
【００６１】図５（ａ）及び図５（ｂ）において、Ｂ濃
度のプロファィル曲線は、基板の下部から上部へ、順
に、１×１０17、２×１０17、４×１０17、１×１
０18、２×１０18、４×１０18（ｃｍ-3）の値を示して
いる。Ａｓ濃度のプロファィル曲線は、ゲート下のチャ
ネル中央部からソース／ドレイン拡散層へ、順に、１×
１０ 17、２×１０17、４×１０17、１×１０18、２×１
０18、４×１０18、１×１０19、２×１０19、４×１０
19、１×１０20（ｃｍ-3）の値を示している。
度のプロファィル曲線は、基板の下部から上部へ、順
に、１×１０17、２×１０17、４×１０17、１×１
０18、２×１０18、４×１０18（ｃｍ-3）の値を示して
いる。Ａｓ濃度のプロファィル曲線は、ゲート下のチャ
ネル中央部からソース／ドレイン拡散層へ、順に、１×
１０ 17、２×１０17、４×１０17、１×１０18、２×１
０18、４×１０18、１×１０19、２×１０19、４×１０
19、１×１０20（ｃｍ-3）の値を示している。
【００６２】図５（ａ）及び図５（ｂ）からわかるよう
に、従来例では、ソース及びドレイン拡散層間が、基板
の深い位置では、あまり離れていないのに対して、本発
明では充分に離れている。さらに、ゲート端でのソース
／ドレイン拡散層の高濃度の部分（１×１０20ｃｍ-3）
の位置は同じであり、実効的なゲート長も、ほぼ同等の
長さである。このことにより、本発明は従来例と比較し
て駆動力を同等に保ったまま、ショートチャネル効果を
飛躍的に改善できる。
に、従来例では、ソース及びドレイン拡散層間が、基板
の深い位置では、あまり離れていないのに対して、本発
明では充分に離れている。さらに、ゲート端でのソース
／ドレイン拡散層の高濃度の部分（１×１０20ｃｍ-3）
の位置は同じであり、実効的なゲート長も、ほぼ同等の
長さである。このことにより、本発明は従来例と比較し
て駆動力を同等に保ったまま、ショートチャネル効果を
飛躍的に改善できる。
【００６３】図６に、図５（ａ）及び図５（ｂ）の不純
物濃度プロファイルを持つ本発明と従来例のＮｃｈＭＯ
ＳＦＥＴについて、そのサブスレッシュールド特性の比
較を示す。横軸はゲート電圧、縦軸はドレイン電圧が
０．１Ｖと１．５Ｖの場合のドレイン電流を示してい
る。しきい値電圧は、ドレイン電流が０．２５ｕＡにな
るゲート電圧である。図６からわかるように従来例では
ドレイン電圧が０．１Ｖと１．５Ｖのしきい値電圧の差
が０．２５Ｖ以上ありショートチャネル効果が非常に劣
化しているが、本発明ではドレイン電圧が０．１Ｖと
１．５Ｖのしきい値電圧の差が０．１０Ｖ程度と非常に
改善している。
物濃度プロファイルを持つ本発明と従来例のＮｃｈＭＯ
ＳＦＥＴについて、そのサブスレッシュールド特性の比
較を示す。横軸はゲート電圧、縦軸はドレイン電圧が
０．１Ｖと１．５Ｖの場合のドレイン電流を示してい
る。しきい値電圧は、ドレイン電流が０．２５ｕＡにな
るゲート電圧である。図６からわかるように従来例では
ドレイン電圧が０．１Ｖと１．５Ｖのしきい値電圧の差
が０．２５Ｖ以上ありショートチャネル効果が非常に劣
化しているが、本発明ではドレイン電圧が０．１Ｖと
１．５Ｖのしきい値電圧の差が０．１０Ｖ程度と非常に
改善している。
【００６４】（半導体装置の製造方法の第２の実施例）
図７（ａ）から図７（ｇ）を参照しながら、本発明によ
る半導体装置の製造方法の他の実施例を説明する。
図７（ａ）から図７（ｇ）を参照しながら、本発明によ
る半導体装置の製造方法の他の実施例を説明する。
【００６５】まず、図７（ａ）に示すように、Ｎ型半導
体基板1201上にゲート酸化膜1202（厚さ：８ｎｍ）を形
成した後、アンドープ多結晶シリコン膜（厚さ：９０ｎ
ｍ）1203と、アモルファスシリコン膜（厚さ：２４０ｎ
ｍ）1204とをゲート酸化膜1202上に堆積する。その後、
多結晶シリコン膜1203上の選択された領域上に、ゲート
電極1207の形状及び位置を規定するパターンを持つフォ
トレジスト1205を形成する。
体基板1201上にゲート酸化膜1202（厚さ：８ｎｍ）を形
成した後、アンドープ多結晶シリコン膜（厚さ：９０ｎ
ｍ）1203と、アモルファスシリコン膜（厚さ：２４０ｎ
ｍ）1204とをゲート酸化膜1202上に堆積する。その後、
多結晶シリコン膜1203上の選択された領域上に、ゲート
電極1207の形状及び位置を規定するパターンを持つフォ
トレジスト1205を形成する。
【００６６】図７（ｂ）に示すように、フォトレジスト
1205をマスクとして、垂直方向に強い異方性を持つエッ
チング工程により、アモルファスシリコン膜1204及び多
結晶シリコン膜1203の露出部分を、膜厚９０ｎｍ程度に
なるまでエッチングする。
1205をマスクとして、垂直方向に強い異方性を持つエッ
チング工程により、アモルファスシリコン膜1204及び多
結晶シリコン膜1203の露出部分を、膜厚９０ｎｍ程度に
なるまでエッチングする。
【００６７】図７（ｃ）に示すように、フォトレジスト
1205を除去した後、酸化種を通しにくい膜としてシリコ
ン窒化膜1206を５ｎｍ程度堆積する。
1205を除去した後、酸化種を通しにくい膜としてシリコ
ン窒化膜1206を５ｎｍ程度堆積する。
【００６８】図７（ｄ）に示すように、ゲート酸化膜12
02と多結晶シリコン膜1203とシリコン窒化膜1206からな
る多層膜を、垂直方向に強い異方性を持つエッチング工
程によりエッチングする。エッチングは、シリコン窒化
膜1206がゲート電極1207の側面に残置し、しかも、ゲー
ト酸化膜1202が露出するように行う。こうして、多結晶
シリコン膜1203ａとアモルファスシリコン膜1204ａとを
有するゲート電極1207が形成される。
02と多結晶シリコン膜1203とシリコン窒化膜1206からな
る多層膜を、垂直方向に強い異方性を持つエッチング工
程によりエッチングする。エッチングは、シリコン窒化
膜1206がゲート電極1207の側面に残置し、しかも、ゲー
ト酸化膜1202が露出するように行う。こうして、多結晶
シリコン膜1203ａとアモルファスシリコン膜1204ａとを
有するゲート電極1207が形成される。
【００６９】図７（ｅ）に示すように、シリコン窒化膜
1206が残置していないゲート電極1207の側部にゲート端
から外側と内側に各々３０ｎｍ、合計６０ｎｍ程度酸化
膜1208を成長させ、同時にゲート酸化膜1202の端部がゲ
ート酸化膜1202の中央部より厚くなるように酸素雰囲気
中で酸化する。この際に基板1201上には６０ｎｍ程度の
酸化膜1208が成長する。このときの酸化条件はｗｅｔ雰
囲気中８５０℃、７０ｍｉｎ程度である。
1206が残置していないゲート電極1207の側部にゲート端
から外側と内側に各々３０ｎｍ、合計６０ｎｍ程度酸化
膜1208を成長させ、同時にゲート酸化膜1202の端部がゲ
ート酸化膜1202の中央部より厚くなるように酸素雰囲気
中で酸化する。この際に基板1201上には６０ｎｍ程度の
酸化膜1208が成長する。このときの酸化条件はｗｅｔ雰
囲気中８５０℃、７０ｍｉｎ程度である。
【００７０】図７（ｆ）に示すように、垂直方向に強い
異方性を持つエッチングにより、酸化膜1208を６０ｎｍ
程度エッチングする。この際シリコン窒化膜1206が残置
していないゲート電極1207の側部の酸化膜1208の厚さは
３０ｎｍ程度になる。
異方性を持つエッチングにより、酸化膜1208を６０ｎｍ
程度エッチングする。この際シリコン窒化膜1206が残置
していないゲート電極1207の側部の酸化膜1208の厚さは
３０ｎｍ程度になる。
【００７１】図７（ｇ）に示すように、Ｐ型の不純物イ
オンとして、例えば、ＢＦ2イオンを注入エネルギー４
０ＫｅＶ、注入ドーズ量４×１５ｃｍ-2程度注入した
後、８５０℃の熱処理工程を加える。こうして、Ｎ型基
板1201にＰ型高濃度拡散層１２０９．とシリコン窒化膜
１２０６が残置していないゲート電極1207の側部の酸化
膜1208下で浅い接合を有するＰ型高濃度拡散層1209を形
成し、同時にゲート電極1207にＢＦ2イオンをドーピン
グしＰ型ポリシリコンゲート電極1207を形成する。
オンとして、例えば、ＢＦ2イオンを注入エネルギー４
０ＫｅＶ、注入ドーズ量４×１５ｃｍ-2程度注入した
後、８５０℃の熱処理工程を加える。こうして、Ｎ型基
板1201にＰ型高濃度拡散層１２０９．とシリコン窒化膜
１２０６が残置していないゲート電極1207の側部の酸化
膜1208下で浅い接合を有するＰ型高濃度拡散層1209を形
成し、同時にゲート電極1207にＢＦ2イオンをドーピン
グしＰ型ポリシリコンゲート電極1207を形成する。
【００７２】なお図７（ａ）の工程において、アンドー
プ多結晶シリコン膜1203の代わりにドープ多結晶シリコ
ン膜を用いると、図７（ｅ）の工程において酸化時間が
短くなるために、基板上に酸化膜が１５ｎｍ程度しか成
長しない。このため、図７（ｆ）の工程を行なう必要は
ない。さらにシリコン窒化膜1206が残置していないゲー
ト電極1207の側部の酸化膜1208によるソース／ドレイン
のオフセットを防ぐために、図７（ｂ）の工程において
ゲート電極1207以外の多結晶シリコン膜1203は４０ｎｍ
程度に残した状態に多結晶シリコン膜1203もエッチング
する必要がある。
プ多結晶シリコン膜1203の代わりにドープ多結晶シリコ
ン膜を用いると、図７（ｅ）の工程において酸化時間が
短くなるために、基板上に酸化膜が１５ｎｍ程度しか成
長しない。このため、図７（ｆ）の工程を行なう必要は
ない。さらにシリコン窒化膜1206が残置していないゲー
ト電極1207の側部の酸化膜1208によるソース／ドレイン
のオフセットを防ぐために、図７（ｂ）の工程において
ゲート電極1207以外の多結晶シリコン膜1203は４０ｎｍ
程度に残した状態に多結晶シリコン膜1203もエッチング
する必要がある。
【００７３】（半導体装置の製造方法の第３の実施例）
図８（ａ）から図８（ｇ）を参照しながら、本発明によ
る半導体装置の製造方法の更に他の実施例を説明する。
図８（ａ）から図８（ｇ）を参照しながら、本発明によ
る半導体装置の製造方法の更に他の実施例を説明する。
【００７４】図８（ａ）に示すように、Ｎ型半導体基板
1301上にゲート酸化膜（厚さ：７ｎｍ程度）1302を形成
した後、ゲート酸化膜1302上にアンドープ多結晶シリコ
ン膜（厚さ：９０ｎｍ程度）1303を堆積する。次に多結
晶シリコン膜1303上に自然酸化膜1304を形成し、アモル
ファスシリコン膜1305を膜厚２４０ｎｍ程度に堆積す
る。自然酸化膜1304は多結晶シリコン膜1303を堆積した
後に大気にさらすことで形成する。自然酸化膜1304の範
囲は２ｎｍから５ｎｍの間にあることが望ましい。
1301上にゲート酸化膜（厚さ：７ｎｍ程度）1302を形成
した後、ゲート酸化膜1302上にアンドープ多結晶シリコ
ン膜（厚さ：９０ｎｍ程度）1303を堆積する。次に多結
晶シリコン膜1303上に自然酸化膜1304を形成し、アモル
ファスシリコン膜1305を膜厚２４０ｎｍ程度に堆積す
る。自然酸化膜1304は多結晶シリコン膜1303を堆積した
後に大気にさらすことで形成する。自然酸化膜1304の範
囲は２ｎｍから５ｎｍの間にあることが望ましい。
【００７５】次に、アモルファスシリコン膜1305上にゲ
ート電極1308の位置及び形状を規定するフォトレジスト
1306を形成する。 図８（ｂ）に示すように、フォトレ
ジスト1306をマスクとして選択的に垂直方向に強い異方
性エッチングにより、ゲート電極1308以外の部分の多結
晶シリコン膜1303を膜厚７０ｎｍ程度残した状態にアモ
ルファスシリコン膜1305及び自然酸化膜1304をエッチン
グする。この際にアモルファスシリコン膜1305と酸化膜
1304のエッチング選択比を大きくし、また酸化膜1304を
エッチングする際にＳｉＯ２を検出することで、多結晶
シリコン膜1303だけを残した状態にエッチングできる。
ート電極1308の位置及び形状を規定するフォトレジスト
1306を形成する。 図８（ｂ）に示すように、フォトレ
ジスト1306をマスクとして選択的に垂直方向に強い異方
性エッチングにより、ゲート電極1308以外の部分の多結
晶シリコン膜1303を膜厚７０ｎｍ程度残した状態にアモ
ルファスシリコン膜1305及び自然酸化膜1304をエッチン
グする。この際にアモルファスシリコン膜1305と酸化膜
1304のエッチング選択比を大きくし、また酸化膜1304を
エッチングする際にＳｉＯ２を検出することで、多結晶
シリコン膜1303だけを残した状態にエッチングできる。
【００７６】図８（ｃ）に示すように、フォトレジスト
1306を除去し、酸化種を通しにくいシリコン窒化膜1307
を５ｎｍ程度堆積する。この後、図８（ｄ）に示すよう
に、ゲート酸化膜1302と多結晶シリコン膜1303とシリコ
ン窒化膜1307からなる多層膜を選択的に垂直方向に強い
異方性を持つエッチングによりシリコン窒化膜1307がゲ
ート電極1308の側面に残置するように、ゲート酸化膜13
02が露出するまでエッチングし、多結晶シリコン膜1303
ａとアモルファスシリコン膜1305ａとを有するゲート電
極1308を形成する。
1306を除去し、酸化種を通しにくいシリコン窒化膜1307
を５ｎｍ程度堆積する。この後、図８（ｄ）に示すよう
に、ゲート酸化膜1302と多結晶シリコン膜1303とシリコ
ン窒化膜1307からなる多層膜を選択的に垂直方向に強い
異方性を持つエッチングによりシリコン窒化膜1307がゲ
ート電極1308の側面に残置するように、ゲート酸化膜13
02が露出するまでエッチングし、多結晶シリコン膜1303
ａとアモルファスシリコン膜1305ａとを有するゲート電
極1308を形成する。
【００７７】図８（ｅ）に示すように、シリコン窒化膜
1307が残置していないゲート電極1308の側部にゲート端
から外側と内側に各々３０ｎｍ、合計６０ｎｍ程度酸化
膜1309を成長させ、同時にゲート酸化膜1302の端部がゲ
ート酸化膜1302の中央部より厚くなるように酸素雰囲気
中で酸化する。この際に基板1301上には６０ｎｍ程度の
酸化膜1309が成長する。このときの酸化条件はｗｅｔ雰
囲気中８５０℃、７０ｍｉｎ程度である。
1307が残置していないゲート電極1308の側部にゲート端
から外側と内側に各々３０ｎｍ、合計６０ｎｍ程度酸化
膜1309を成長させ、同時にゲート酸化膜1302の端部がゲ
ート酸化膜1302の中央部より厚くなるように酸素雰囲気
中で酸化する。この際に基板1301上には６０ｎｍ程度の
酸化膜1309が成長する。このときの酸化条件はｗｅｔ雰
囲気中８５０℃、７０ｍｉｎ程度である。
【００７８】図８（ｆ）に示すように、選択的に垂直方
向に強い異方性エッチングにより、図８（ｅ）の工程で
基板上に成長した酸化膜1309を９０ｎｍ程度エッチング
する。この際シリコン窒化膜1307が残置していないゲー
ト電極1308の側部の酸化膜1309の厚さは３０ｎｍ程度に
なる。
向に強い異方性エッチングにより、図８（ｅ）の工程で
基板上に成長した酸化膜1309を９０ｎｍ程度エッチング
する。この際シリコン窒化膜1307が残置していないゲー
ト電極1308の側部の酸化膜1309の厚さは３０ｎｍ程度に
なる。
【００７９】図８（ｇ）に示すように、Ｐ型の不純物イ
オンとして、例えば、ＢＦ2イオンを注入エネルギー４
０ＫｅＶ、注入ドーズ量４×１５ｃｍ-2程度注入した
後、８５０℃の熱処理工程を加える。こうして、Ｎ型半
導体基板1301にＰ型高濃度拡散層1310を形成し、同時に
ゲート電極1308にＢＦ2イオンをドーピングしＰ型ポリ
シリコンゲート電極1308を形成する。Ｐ型高濃度拡散層
1310は、図１の実施例のＮ型高濃度拡散層１５と同様の
プロファイルを有している。
オンとして、例えば、ＢＦ2イオンを注入エネルギー４
０ＫｅＶ、注入ドーズ量４×１５ｃｍ-2程度注入した
後、８５０℃の熱処理工程を加える。こうして、Ｎ型半
導体基板1301にＰ型高濃度拡散層1310を形成し、同時に
ゲート電極1308にＢＦ2イオンをドーピングしＰ型ポリ
シリコンゲート電極1308を形成する。Ｐ型高濃度拡散層
1310は、図１の実施例のＮ型高濃度拡散層１５と同様の
プロファイルを有している。
【００８０】なお、図８（ａ）の工程においてアンドー
プ多結晶シリコン膜1303の代わりにドープ多結晶シリコ
ン膜を用いる場合には、図８（ｅ）の工程において酸化
時間が短くなるために基板上に酸化膜が１５ｎｍ程度し
か成長しないので、図８（ｆ）の工程を行なう必要はな
い。さらにシリコン窒化膜1307が残置していないゲート
電極1308の側部の酸化膜1309よるソース／ドレインのオ
フセットを防ぐために、図８（ｂ）の工程においてゲー
ト電極1308以外の多結晶シリコン膜1303は４０ｎｍ程度
に残した状態に多結晶シリコン膜1303もエッチングする
必要がある。
プ多結晶シリコン膜1303の代わりにドープ多結晶シリコ
ン膜を用いる場合には、図８（ｅ）の工程において酸化
時間が短くなるために基板上に酸化膜が１５ｎｍ程度し
か成長しないので、図８（ｆ）の工程を行なう必要はな
い。さらにシリコン窒化膜1307が残置していないゲート
電極1308の側部の酸化膜1309よるソース／ドレインのオ
フセットを防ぐために、図８（ｂ）の工程においてゲー
ト電極1308以外の多結晶シリコン膜1303は４０ｎｍ程度
に残した状態に多結晶シリコン膜1303もエッチングする
必要がある。
【００８１】本実施例の製造方法によれば、（１）ゲー
ト電極側壁全面に酸化膜が成長しないために実効チャネ
ル長の低減防止による駆動力の増加、（２）Ｌ型側壁構
造によるショートチャネル効果の抑制、（３）デュアル
ゲート技術で問題となるＰ型ポリシリコンからバルクへ
のＢの突き抜けの効果的な防止の３つの効果が期待でき
る半導体装置をエッチング時に検出されるＳｉＯ２をモ
ニターすることで自己整合的に容易に製造することがで
きる。
ト電極側壁全面に酸化膜が成長しないために実効チャネ
ル長の低減防止による駆動力の増加、（２）Ｌ型側壁構
造によるショートチャネル効果の抑制、（３）デュアル
ゲート技術で問題となるＰ型ポリシリコンからバルクへ
のＢの突き抜けの効果的な防止の３つの効果が期待でき
る半導体装置をエッチング時に検出されるＳｉＯ２をモ
ニターすることで自己整合的に容易に製造することがで
きる。
【００８２】（半導体装置の製造方法の第４の実施例）
図９（ａ）から図９（ｄ）を参照しながら、本発明によ
る半導体装置の製造方法の更に他の実施例を説明する。
図９（ａ）から図９（ｄ）を参照しながら、本発明によ
る半導体装置の製造方法の更に他の実施例を説明する。
【００８３】まず、図９（ａ）を参照する。Ｐ型半導体
基板上1401にゲート酸化膜1402を８ｎｍ程度に形成した
後、ゲート酸化膜1402上にアンドープ多結晶シリコン膜
を膜厚３３０ｎｍ程度に堆積する。その後、多結晶シリ
コン膜上の選択された領域上に、ゲート電極1406の形状
及び位置を規定するパターンを持つフォトレジストを形
成し、垂直方向に強い異方性エッチングにより、ゲート
酸化膜1402が露出するまで多結晶シリコン膜をエッチン
グし、ゲート電極1403を形成する。
基板上1401にゲート酸化膜1402を８ｎｍ程度に形成した
後、ゲート酸化膜1402上にアンドープ多結晶シリコン膜
を膜厚３３０ｎｍ程度に堆積する。その後、多結晶シリ
コン膜上の選択された領域上に、ゲート電極1406の形状
及び位置を規定するパターンを持つフォトレジストを形
成し、垂直方向に強い異方性エッチングにより、ゲート
酸化膜1402が露出するまで多結晶シリコン膜をエッチン
グし、ゲート電極1403を形成する。
【００８４】次に、図９（ｂ）に示すように、水蒸気及
び水素を含まないドライ酸素雰囲気中でゲート電極1403
を、８５０℃で２０分間程度酸化する。この酸化工程に
より、ゲート電極1403の上面及び両側面に側壁酸化膜14
04が形成されるとともに、ゲート酸化膜1402の両端部が
厚くなる。その結果、ゲート電極1403の下面端部は、丸
い形状になる。ドライ酸素雰囲気中での酸化は、ゲート
酸化膜1402の両端部を急峻に厚くするのに適している。
び水素を含まないドライ酸素雰囲気中でゲート電極1403
を、８５０℃で２０分間程度酸化する。この酸化工程に
より、ゲート電極1403の上面及び両側面に側壁酸化膜14
04が形成されるとともに、ゲート酸化膜1402の両端部が
厚くなる。その結果、ゲート電極1403の下面端部は、丸
い形状になる。ドライ酸素雰囲気中での酸化は、ゲート
酸化膜1402の両端部を急峻に厚くするのに適している。
【００８５】次に、水蒸気及び水素を含んだウェト酸素
雰囲気中でゲート電極1403を、８５０℃で１０分間程度
酸化する。この第２回目の酸化工程により、図９（ｃ）
に示すように、ゲート電極1403の下面端部がより酸化さ
れ、ＬＯＣＯＳのバーズビークのような形状を呈する。
これは、ゲート酸化膜1402を介して酸素がゲート電極14
03底部に供給されるためである。ウェト酸素雰囲気中で
の酸化は、基板の主面に平行な方向に酸化を進め、ゲー
ト酸化膜1402の両端部の他より厚い部分の幅を広くす
る。言い換えると、ゲート電極1403の下面中央に向かっ
て「バーズビーク」が長く延びる。
雰囲気中でゲート電極1403を、８５０℃で１０分間程度
酸化する。この第２回目の酸化工程により、図９（ｃ）
に示すように、ゲート電極1403の下面端部がより酸化さ
れ、ＬＯＣＯＳのバーズビークのような形状を呈する。
これは、ゲート酸化膜1402を介して酸素がゲート電極14
03底部に供給されるためである。ウェト酸素雰囲気中で
の酸化は、基板の主面に平行な方向に酸化を進め、ゲー
ト酸化膜1402の両端部の他より厚い部分の幅を広くす
る。言い換えると、ゲート電極1403の下面中央に向かっ
て「バーズビーク」が長く延びる。
【００８６】次に、図９（ｄ）に示すように、Ｎ型の不
純物イオンとして、例えば、Ａｓイオンを注入エネルギ
ー８０ＫｅＶ、注入ドーズ量６×１５ｃｍ-2程度で基板
1401中に注入した後、８５０℃の熱処理工程を行う。こ
うして、Ｐ型基板1401のソース／ドレイン領域にＮ型高
濃度拡散層1405を形成する。このイオン注入によって、
ゲート電極1402にも不純物イオンがドープされる。
純物イオンとして、例えば、Ａｓイオンを注入エネルギ
ー８０ＫｅＶ、注入ドーズ量６×１５ｃｍ-2程度で基板
1401中に注入した後、８５０℃の熱処理工程を行う。こ
うして、Ｐ型基板1401のソース／ドレイン領域にＮ型高
濃度拡散層1405を形成する。このイオン注入によって、
ゲート電極1402にも不純物イオンがドープされる。
【００８７】本製造方法によれば、ドライ酸化によりゲ
ート電極下のバーズビーク酸化膜の高さを高くし、ウエ
ット酸化によりバーズビーク酸化膜を内部にのばす。こ
のために、Ｔ型ゲート構造の半導体装置を歩留り良く製
造することができる。
ート電極下のバーズビーク酸化膜の高さを高くし、ウエ
ット酸化によりバーズビーク酸化膜を内部にのばす。こ
のために、Ｔ型ゲート構造の半導体装置を歩留り良く製
造することができる。
【００８８】（半導体装置の製造方法の第５の実施例）
図１０（ａ）から（ｅ）を参照しながら、本発明による
半導体装置の製造方法の更に他の実施例を説明する。
図１０（ａ）から（ｅ）を参照しながら、本発明による
半導体装置の製造方法の更に他の実施例を説明する。
【００８９】まず、図１０（ａ）を参照する。Ｐ型半導
体基板1501上にゲート酸化膜（厚さ：約８ｎｍ）1502を
介してアンドープ多結晶シリコン膜からなるゲート電極
（厚さ：約３３０ｎｍ）1503を形成する。
体基板1501上にゲート酸化膜（厚さ：約８ｎｍ）1502を
介してアンドープ多結晶シリコン膜からなるゲート電極
（厚さ：約３３０ｎｍ）1503を形成する。
【００９０】図１０（ｂ）に示すように、フッ酸を用い
た等方性のウェットエッチングによって、ゲート電極15
03の端部にあるゲート酸化膜1502をエッチングする。
た等方性のウェットエッチングによって、ゲート電極15
03の端部にあるゲート酸化膜1502をエッチングする。
【００９１】次に、図１０（ｃ）に示すように、基板15
01上のソース／ドレイン領域及びゲート電極1503の表面
に窒素イオンを注入エネルギー２ＫｅＶで、注入ドーズ
量４×１３ｃｍ-2程度注入する。その後、窒素雰囲気中
で８５０℃の熱処理を行うことにより、シリコンと窒素
とが反応し、その結果、基板1501上のソース／ドレイン
領域の表面及びゲート電極1503の表面に、シリコン窒化
膜1504が形成される。次に、酸素雰囲気中でゲート電極
1503を酸化することにより、図１０（ｄ）に示すよう
に、ゲート酸化膜1502の両端部がゲート酸化膜1502の中
央部よりも厚くなる。
01上のソース／ドレイン領域及びゲート電極1503の表面
に窒素イオンを注入エネルギー２ＫｅＶで、注入ドーズ
量４×１３ｃｍ-2程度注入する。その後、窒素雰囲気中
で８５０℃の熱処理を行うことにより、シリコンと窒素
とが反応し、その結果、基板1501上のソース／ドレイン
領域の表面及びゲート電極1503の表面に、シリコン窒化
膜1504が形成される。次に、酸素雰囲気中でゲート電極
1503を酸化することにより、図１０（ｄ）に示すよう
に、ゲート酸化膜1502の両端部がゲート酸化膜1502の中
央部よりも厚くなる。
【００９２】図１０（ｅ）に示すように、Ｎ型の不純物
イオンとして、例えばＡｓイオンを注入エネルギー８０
ＫｅＶ、注入ドーズ量６×１５ｃｍ-2程度注入した後、
８５０℃の熱処理により、Ｐ型1501基板上のソース／ド
レイン領域にＮ型高濃度拡散層1505を形成する。これら
の工程により、同時に、ゲート電極1503にＡｓイオンが
ドーピングされ、Ｎ型ポリシリコンゲート電極1503が形
成される。
イオンとして、例えばＡｓイオンを注入エネルギー８０
ＫｅＶ、注入ドーズ量６×１５ｃｍ-2程度注入した後、
８５０℃の熱処理により、Ｐ型1501基板上のソース／ド
レイン領域にＮ型高濃度拡散層1505を形成する。これら
の工程により、同時に、ゲート電極1503にＡｓイオンが
ドーピングされ、Ｎ型ポリシリコンゲート電極1503が形
成される。
【００９３】本実施例の製造方法によれば、ゲート電極
側壁にシリコン窒化膜が形成されるために、ゲート電極
の側面全域に酸化膜が成長することはない。このため、
実効チャネル長の低減が防止され、駆動力の増加でき
る。さらに、基板表面にシリコン窒化膜が形成されるた
めに、基板表面にも酸化膜が成長しない。このため、ソ
ース／ドレイン形成のためのイオン注入前に、酸化膜エ
ッチング工程が不必要になり、酸化膜エッチング工程に
よる素子分離酸化膜（ＬＯＣＯＳ膜）の薄膜化を防止す
ることができる。
側壁にシリコン窒化膜が形成されるために、ゲート電極
の側面全域に酸化膜が成長することはない。このため、
実効チャネル長の低減が防止され、駆動力の増加でき
る。さらに、基板表面にシリコン窒化膜が形成されるた
めに、基板表面にも酸化膜が成長しない。このため、ソ
ース／ドレイン形成のためのイオン注入前に、酸化膜エ
ッチング工程が不必要になり、酸化膜エッチング工程に
よる素子分離酸化膜（ＬＯＣＯＳ膜）の薄膜化を防止す
ることができる。
【００９４】（半導体装置の製造方法の第６の実施例）
図１１（ａ）から図１１（ｄ）を参照しながら、本発明
による半導体装置の製造方法の更に他の実施例を説明す
る。
図１１（ａ）から図１１（ｄ）を参照しながら、本発明
による半導体装置の製造方法の更に他の実施例を説明す
る。
【００９５】図１１（ａ）に示すように、Ｐ型半導体基
板1601上にシリコン酸化膜／シリコン窒化膜／シリコン
酸化膜の３層からなるゲート酸化膜1602を酸化膜換算で
８ｎｍ程度に形成した後、ゲート酸化膜1602上に多結晶
シリコン膜1603を膜厚３３０ｎｍ程度に堆積する。次
に、多結晶シリコン膜1603上のゲート電極の位置及び形
状を規定するフォトレジスト1604を形成する。
板1601上にシリコン酸化膜／シリコン窒化膜／シリコン
酸化膜の３層からなるゲート酸化膜1602を酸化膜換算で
８ｎｍ程度に形成した後、ゲート酸化膜1602上に多結晶
シリコン膜1603を膜厚３３０ｎｍ程度に堆積する。次
に、多結晶シリコン膜1603上のゲート電極の位置及び形
状を規定するフォトレジスト1604を形成する。
【００９６】次に、図１１（ｂ）に示すように、フォト
レジスト1604をマスクとして、多結晶シリコン膜1603を
垂直方向に強い異方性を持つエッチング工程によりエッ
チングし、ゲート電極1605を形成する。このエッチング
は、ゲート酸化膜1602が露出するまで行う。基板1601が
露出するまでエッチングしないように注意する。
レジスト1604をマスクとして、多結晶シリコン膜1603を
垂直方向に強い異方性を持つエッチング工程によりエッ
チングし、ゲート電極1605を形成する。このエッチング
は、ゲート酸化膜1602が露出するまで行う。基板1601が
露出するまでエッチングしないように注意する。
【００９７】図１１（ｃ）に示すように、酸素雰囲気中
でゲート電極1605を酸化し、ゲート酸化膜1602の両端部
がゲート酸化膜1602の中央部より厚くなるようにする。
この酸化工程で、ゲート電極1605の側面及び上面には酸
化膜1606が形成される。
でゲート電極1605を酸化し、ゲート酸化膜1602の両端部
がゲート酸化膜1602の中央部より厚くなるようにする。
この酸化工程で、ゲート電極1605の側面及び上面には酸
化膜1606が形成される。
【００９８】図１１（ｄ）に示すように、Ｎ型の不純物
イオンとして、例えば、Ａｓイオンを注入エネルギー８
０ＫｅＶ、注入ドーズ量６×１５ｃｍ-2程度注入した
後、８５０℃の熱処理工程を加える。こうして、Ｐ型基
板1601のソース／ドレイン領域にＮ型高濃度拡散層1607
を形成するとともに、ゲート電極1605にＡｓイオンをド
ーピングし、Ｎ型ポリシリコンゲート電極1605を形成す
る。
イオンとして、例えば、Ａｓイオンを注入エネルギー８
０ＫｅＶ、注入ドーズ量６×１５ｃｍ-2程度注入した
後、８５０℃の熱処理工程を加える。こうして、Ｐ型基
板1601のソース／ドレイン領域にＮ型高濃度拡散層1607
を形成するとともに、ゲート電極1605にＡｓイオンをド
ーピングし、Ｎ型ポリシリコンゲート電極1605を形成す
る。
【００９９】本実施例の製造方法によれば、基板表面に
シリコン窒化膜を含む層が形成されるために、基板表面
に酸化膜が成長しない。このため、ソース／ドレイン形
成のためのイオン注入前の酸化膜エッチング工程が不必
要になる。酸化膜エッチング工程による素子分離膜（Ｌ
ＯＣＯＳ膜）の厚さ減少を防止することができる。
シリコン窒化膜を含む層が形成されるために、基板表面
に酸化膜が成長しない。このため、ソース／ドレイン形
成のためのイオン注入前の酸化膜エッチング工程が不必
要になる。酸化膜エッチング工程による素子分離膜（Ｌ
ＯＣＯＳ膜）の厚さ減少を防止することができる。
【０１００】（半導体装置の製造方法の第７の実施例）
図１２（ａ）から図１２（ｅ）を参照しながら、本発明
による半導体装置の製造方法の更に他の実施例を説明す
る。
図１２（ａ）から図１２（ｅ）を参照しながら、本発明
による半導体装置の製造方法の更に他の実施例を説明す
る。
【０１０１】まず、図１２（ａ）に示すように、Ｐ型半
導体基板1701上にゲート酸化膜（厚さ：約８ｎｍ）1702
を介してアンドープの第１多結晶シリコン膜（厚さ：３
３０ｎｍ）からなるゲート電極1703を形成する。
導体基板1701上にゲート酸化膜（厚さ：約８ｎｍ）1702
を介してアンドープの第１多結晶シリコン膜（厚さ：３
３０ｎｍ）からなるゲート電極1703を形成する。
【０１０２】次に、図１２（ｂ）に示すように、Ｐイオ
ンがドーピングされた第２の多結晶シリコン膜1704と酸
化種を通しにくいシリコン窒化膜1705とを、この順序
で、ゲート電極1703及び基板1701上に堆積する。
ンがドーピングされた第２の多結晶シリコン膜1704と酸
化種を通しにくいシリコン窒化膜1705とを、この順序
で、ゲート電極1703及び基板1701上に堆積する。
【０１０３】図１２（ｃ）に示すように、垂直方向に強
い異方性を持つエッチング工程により、シリコン窒化膜
1705と多結晶シリコン膜1704とをエッチバックする。こ
の工程により、ゲート電極1703の側面に第２の多結晶シ
リコン膜1704の一部（Ｌ型の形状）が残置される。第２
の多結晶シリコン膜1704の側面には、シリコン窒化膜17
05の一部が残置される。
い異方性を持つエッチング工程により、シリコン窒化膜
1705と多結晶シリコン膜1704とをエッチバックする。こ
の工程により、ゲート電極1703の側面に第２の多結晶シ
リコン膜1704の一部（Ｌ型の形状）が残置される。第２
の多結晶シリコン膜1704の側面には、シリコン窒化膜17
05の一部が残置される。
【０１０４】次に、酸素雰囲気中で酸化工程を行う。第
２の多結晶シリコン膜1704のＬ型部分のうちシリコン窒
化膜1705に覆われていない部分に、図１２（ｄ）に示す
ように、酸化膜が成長する。酸化膜は、シリコン窒化膜
1705と第２の多結晶シリコン膜1704の境界面（基板主面
に垂直に延びる面）から横方向外側及び内側に、各々３
０ｎｍ成長する。この結果、ゲート酸化膜1702の両端部
がゲート酸化膜1702の中央部より厚くなるとともに、厚
さ１０ｎｍ程度の酸化膜1706が基板上に成長する。酸化
膜1706は、ゲート酸化膜1702に隣接する部分で厚くな
り、実質的なＬ型側壁酸化膜1706が形成される。
２の多結晶シリコン膜1704のＬ型部分のうちシリコン窒
化膜1705に覆われていない部分に、図１２（ｄ）に示す
ように、酸化膜が成長する。酸化膜は、シリコン窒化膜
1705と第２の多結晶シリコン膜1704の境界面（基板主面
に垂直に延びる面）から横方向外側及び内側に、各々３
０ｎｍ成長する。この結果、ゲート酸化膜1702の両端部
がゲート酸化膜1702の中央部より厚くなるとともに、厚
さ１０ｎｍ程度の酸化膜1706が基板上に成長する。酸化
膜1706は、ゲート酸化膜1702に隣接する部分で厚くな
り、実質的なＬ型側壁酸化膜1706が形成される。
【０１０５】この後、図１２（ｅ）に示すように、Ｎ型
の不純物イオンとして、例えば、Ａｓイオンを注入エネ
ルギー８０ＫｅＶ、注入ドーズ量６×１５ｃｍ-2程度注
入した後、さらに８５０℃の熱処理工程を加える。こう
して、Ｐ型基板1701にＮ型高濃度拡散層1707を形成する
ともに、ゲート電極1703にＡｓイオンをドーピングし、
Ｎ型ポリシリコンゲート電極1703ａを形成する。Ｎ型高
濃度拡散層1707は、Ｌ型側壁酸化膜の下で他の部分より
も浅い接合を有する。
の不純物イオンとして、例えば、Ａｓイオンを注入エネ
ルギー８０ＫｅＶ、注入ドーズ量６×１５ｃｍ-2程度注
入した後、さらに８５０℃の熱処理工程を加える。こう
して、Ｐ型基板1701にＮ型高濃度拡散層1707を形成する
ともに、ゲート電極1703にＡｓイオンをドーピングし、
Ｎ型ポリシリコンゲート電極1703ａを形成する。Ｎ型高
濃度拡散層1707は、Ｌ型側壁酸化膜の下で他の部分より
も浅い接合を有する。
【０１０６】本実施例の製造方法によれば、ゲート電極
1703の側面の酸化がシリコン窒化膜1705により部分的に
防止され、しかも、第２の多結晶シリコン膜1704のうち
酸化されない部分がゲート電極1703ａを構成する。その
結果、ゲート電極1703の幅（ゲート長）は、図１２
（ａ）に示されるゲート電極1703の幅（ゲート長）より
も大きくなる。図１２（ａ）に示されるゲート電極1703
の幅（ゲート長）は、ゲート電極の平面レイアウトを規
定するマスクレイヤーにより決定される。最終的なゲー
ト電極1703ａのゲート幅が、マスク寸法よりも大きくな
るため、ゲート酸化膜1702の面積を増加することなく
（ゲート容量を増加することなく）、ゲート電極1703ａ
の電気抵抗を低下することができる。
1703の側面の酸化がシリコン窒化膜1705により部分的に
防止され、しかも、第２の多結晶シリコン膜1704のうち
酸化されない部分がゲート電極1703ａを構成する。その
結果、ゲート電極1703の幅（ゲート長）は、図１２
（ａ）に示されるゲート電極1703の幅（ゲート長）より
も大きくなる。図１２（ａ）に示されるゲート電極1703
の幅（ゲート長）は、ゲート電極の平面レイアウトを規
定するマスクレイヤーにより決定される。最終的なゲー
ト電極1703ａのゲート幅が、マスク寸法よりも大きくな
るため、ゲート酸化膜1702の面積を増加することなく
（ゲート容量を増加することなく）、ゲート電極1703ａ
の電気抵抗を低下することができる。
【０１０７】（半導体装置の製造方法の第８の実施例）
図１３（ａ）から図１３（ｄ）を参照しながら、本発明
による半導体装置の製造方法の更に他の実施例を説明す
る。
図１３（ａ）から図１３（ｄ）を参照しながら、本発明
による半導体装置の製造方法の更に他の実施例を説明す
る。
【０１０８】図１３（ａ）に示すように、Ｐ型半導体基
板1801上にゲート酸化膜（厚さ：約８ｎｍ）1802と、Ｐ
イオンがドーピングされた第１の多結晶シリコン膜（厚
さ：約５０ｎｍ）1803と、アンドープの第２の多結晶シ
リコン膜（厚さ：約２８０ｎｍ）1804とを、この順番で
堆積する。その後、ゲート電極1806の位置及び形状を規
定するフォトレジスト1805を、ゲート酸化膜1802、第１
の多結晶シリコン膜1803及び第２の多結晶シリコン膜18
04からなる多層膜上に形成する。
板1801上にゲート酸化膜（厚さ：約８ｎｍ）1802と、Ｐ
イオンがドーピングされた第１の多結晶シリコン膜（厚
さ：約５０ｎｍ）1803と、アンドープの第２の多結晶シ
リコン膜（厚さ：約２８０ｎｍ）1804とを、この順番で
堆積する。その後、ゲート電極1806の位置及び形状を規
定するフォトレジスト1805を、ゲート酸化膜1802、第１
の多結晶シリコン膜1803及び第２の多結晶シリコン膜18
04からなる多層膜上に形成する。
【０１０９】図１３（ｂ）に示すように、フォトレジス
ト1805をマスクとして、垂直方向に強い異方性を持つエ
ッチング工程により、ゲート酸化膜1802、第１の多結晶
シリコン膜1803及び第２の多結晶シリコン膜1804からな
る多層膜を、ゲート酸化膜1802が露出するまでエッチン
グする。こうして、第１の多結晶シリコン膜1803ａ及び
第２の多結晶シリコン膜1804ａからなるゲート電極1806
を形成する。
ト1805をマスクとして、垂直方向に強い異方性を持つエ
ッチング工程により、ゲート酸化膜1802、第１の多結晶
シリコン膜1803及び第２の多結晶シリコン膜1804からな
る多層膜を、ゲート酸化膜1802が露出するまでエッチン
グする。こうして、第１の多結晶シリコン膜1803ａ及び
第２の多結晶シリコン膜1804ａからなるゲート電極1806
を形成する。
【０１１０】次に、酸素雰囲気中での熱酸化工程によ
り、図１３（ｃ）に示すように、ゲート電極1806の第１
の多結晶シリコン膜1803ａの側面に、外側と内側に各々
３０ｎｍ、合計６０ｎｍ程度酸化膜1807を成長させる。
この熱酸化工程により、同時に、第２の多結晶シリコン
膜1804ａの側面にも、外側と内側に各々７ｎｍ、合計１
４ｎｍ程度の酸化膜1807が成長する。酸化膜は、Ｌ型の
形状をしたＬ型側壁酸化膜1807を構成するとともに、ゲ
ート酸化膜1802の両端部をゲート酸化膜1802の中央部よ
り厚くする。なお、基板1801上にも厚さ１０ｎｍ程度の
酸化膜1807が成長する。
り、図１３（ｃ）に示すように、ゲート電極1806の第１
の多結晶シリコン膜1803ａの側面に、外側と内側に各々
３０ｎｍ、合計６０ｎｍ程度酸化膜1807を成長させる。
この熱酸化工程により、同時に、第２の多結晶シリコン
膜1804ａの側面にも、外側と内側に各々７ｎｍ、合計１
４ｎｍ程度の酸化膜1807が成長する。酸化膜は、Ｌ型の
形状をしたＬ型側壁酸化膜1807を構成するとともに、ゲ
ート酸化膜1802の両端部をゲート酸化膜1802の中央部よ
り厚くする。なお、基板1801上にも厚さ１０ｎｍ程度の
酸化膜1807が成長する。
【０１１１】図１３（ｄ）に示すように、Ｎ型の不純物
イオンとして、例えば、Ａｓイオンを注入エネルギー８
０ＫｅＶ、注入ドーズ量６×１５ｃｍ-2程度注入した
後、８５０℃の熱処理工程を行う。こうして、Ｐ型基板
にＮ型高濃度拡散層1808を形成するとともに、同時に、
ゲート電極1806にＡｓイオンをドーピングしＮ型ポリシ
リコンゲート電極1806ａを形成する。Ｎ型高濃度拡散層
1808は、Ｌ型側壁酸化膜の下で浅い接合を有する。
イオンとして、例えば、Ａｓイオンを注入エネルギー８
０ＫｅＶ、注入ドーズ量６×１５ｃｍ-2程度注入した
後、８５０℃の熱処理工程を行う。こうして、Ｐ型基板
にＮ型高濃度拡散層1808を形成するとともに、同時に、
ゲート電極1806にＡｓイオンをドーピングしＮ型ポリシ
リコンゲート電極1806ａを形成する。Ｎ型高濃度拡散層
1808は、Ｌ型側壁酸化膜の下で浅い接合を有する。
【０１１２】本実施例の製造方法によれば、（１）ゲー
ト電極側壁全面に酸化膜が厚く成長しないために実効チ
ャネル長の増加防止による駆動力の維持、（２）Ｌ型側
壁構造によるショートチャネル効果の抑制の２つの効果
が期待できる半導体装置を現在のＬＳＩ技術を用いて自
己整合的に容易に製造することができる。
ト電極側壁全面に酸化膜が厚く成長しないために実効チ
ャネル長の増加防止による駆動力の維持、（２）Ｌ型側
壁構造によるショートチャネル効果の抑制の２つの効果
が期待できる半導体装置を現在のＬＳＩ技術を用いて自
己整合的に容易に製造することができる。
【０１１３】（半導体装置の製造方法の第９の実施例）
図１４（ａ）から図１４（ｆ）を参照しながら、本発明
による半導体装置の製造方法を説明する。
図１４（ａ）から図１４（ｆ）を参照しながら、本発明
による半導体装置の製造方法を説明する。
【０１１４】まず、図１４（ａ）に示すように、Ｎ型半
導体基板1901上に、ゲート酸化膜（厚さ：約８ｎｍ）19
02と、ゲート酸化膜1902上にＰイオンがドーピングされ
た第１の多結晶シリコン膜（厚さ：約５０ｎｍ）1903
と、アンドープの第２の多結晶シリコン膜（厚さ：約２
８０ｎｍ）1904と、ＴｉＮ膜（厚さ：約５０ｎｍ）1905
とを、この順番で堆積する。ゲート電極1907の位置及び
形状を規定するフォトレジスト1906をＴｉＮ膜1905上に
形成する。
導体基板1901上に、ゲート酸化膜（厚さ：約８ｎｍ）19
02と、ゲート酸化膜1902上にＰイオンがドーピングされ
た第１の多結晶シリコン膜（厚さ：約５０ｎｍ）1903
と、アンドープの第２の多結晶シリコン膜（厚さ：約２
８０ｎｍ）1904と、ＴｉＮ膜（厚さ：約５０ｎｍ）1905
とを、この順番で堆積する。ゲート電極1907の位置及び
形状を規定するフォトレジスト1906をＴｉＮ膜1905上に
形成する。
【０１１５】次に、図１４（ｂ）に示すように、フォト
レジスト1906をマスクとして、垂直方向に強い異方性を
持つエッチング工程により、ゲート酸化膜1902、第１の
多結晶シリコン膜1903、第２の多結晶シリコン膜1904及
びＴｉＮ膜1905からなる多層膜を、ゲート酸化膜1902が
露出するまでエッチングし、ゲート電極1907を形成す
る。
レジスト1906をマスクとして、垂直方向に強い異方性を
持つエッチング工程により、ゲート酸化膜1902、第１の
多結晶シリコン膜1903、第２の多結晶シリコン膜1904及
びＴｉＮ膜1905からなる多層膜を、ゲート酸化膜1902が
露出するまでエッチングし、ゲート電極1907を形成す
る。
【０１１６】図１４（ｃ）に示すように、ゲート側壁19
08となるＨＴＯ膜（厚さ：３０ｎｍ）をゲート電極1907
及び基板1901上に堆積する。
08となるＨＴＯ膜（厚さ：３０ｎｍ）をゲート電極1907
及び基板1901上に堆積する。
【０１１７】図１４（ｄ）に示すように、垂直方向に強
い異方性を持つエッチング工程により、上記多層膜をエ
ッチングし、それによって、ゲート電極1907の側面にＨ
ＴＯ膜を残置させ、ゲート側壁1908を形成する。
い異方性を持つエッチング工程により、上記多層膜をエ
ッチングし、それによって、ゲート電極1907の側面にＨ
ＴＯ膜を残置させ、ゲート側壁1908を形成する。
【０１１８】次に、酸素雰囲気中での熱酸化工程によ
り、ゲート電極1907中の第１多結晶シリコン膜1903ａの
側面に選択的に酸化膜を成長させる。この酸化膜は、側
面から内側に３０ｎｍ程度成長する。第２多結晶シリコ
ン膜1904ａの側面には、側面から内側に７ｎｍ程度酸化
膜が成長する。この結果、ゲート酸化膜1902の端部は、
中央部より厚くなる。なお、この熱酸化工程で、基板上
には１０ｎｍ程度の酸化膜が成長する。
り、ゲート電極1907中の第１多結晶シリコン膜1903ａの
側面に選択的に酸化膜を成長させる。この酸化膜は、側
面から内側に３０ｎｍ程度成長する。第２多結晶シリコ
ン膜1904ａの側面には、側面から内側に７ｎｍ程度酸化
膜が成長する。この結果、ゲート酸化膜1902の端部は、
中央部より厚くなる。なお、この熱酸化工程で、基板上
には１０ｎｍ程度の酸化膜が成長する。
【０１１９】Ｐ型の不純物イオンとして、例えば、ＢＦ
2イオンを注入エネルギー４０ＫｅＶ、注入ドーズ量４
×１５ｃｍ-2程度注入し、Ｎ型基板1901のソース／ドレ
イン領域にＰ型高濃度拡散層1909を形成する。次に、垂
直方向に強い異方性を持つエッチング工程により、基板
1901上の酸化膜を除去し、Ｐ型高濃度拡散層1909の表面
を露出させる。
2イオンを注入エネルギー４０ＫｅＶ、注入ドーズ量４
×１５ｃｍ-2程度注入し、Ｎ型基板1901のソース／ドレ
イン領域にＰ型高濃度拡散層1909を形成する。次に、垂
直方向に強い異方性を持つエッチング工程により、基板
1901上の酸化膜を除去し、Ｐ型高濃度拡散層1909の表面
を露出させる。
【０１２０】この後、図１４（ｅ）に示すように、Ｐ型
高濃度拡散層1909の表面をシリサイド化し、ＣｏＳｉ21
910を形成する。
高濃度拡散層1909の表面をシリサイド化し、ＣｏＳｉ21
910を形成する。
【０１２１】図１４（ｆ）に示すように、ＴｉＮ膜1905
を選択的にエッチングする。Ｎ型の不純物イオンとし
て、例えば、Ｐイオンを注入エネルギー２０ＫｅＶ、注
入ドーズ量６×１０15ｃｍ-2程度注入し、さらに８５０
℃の熱処理工程を加えることで、Ｐ型高濃度拡散層1909
を活性化する。このとき、同時に、ゲート電極1907にＰ
イオンをドーピングし、Ｎ型ポリシリコンゲート電極19
07ｂを形成する。
を選択的にエッチングする。Ｎ型の不純物イオンとし
て、例えば、Ｐイオンを注入エネルギー２０ＫｅＶ、注
入ドーズ量６×１０15ｃｍ-2程度注入し、さらに８５０
℃の熱処理工程を加えることで、Ｐ型高濃度拡散層1909
を活性化する。このとき、同時に、ゲート電極1907にＰ
イオンをドーピングし、Ｎ型ポリシリコンゲート電極19
07ｂを形成する。
【０１２２】シリサイド層ＣｏＳｉ21910はＰイオンに
対するマスクとして機能するため、Ｐ型高濃度拡散層19
09中には、Ｐイオンは注入されない。
対するマスクとして機能するため、Ｐ型高濃度拡散層19
09中には、Ｐイオンは注入されない。
【０１２３】本実施例の製造方法によれば、高濃度拡散
層とポリシリコンゲート電極のドーパントの種類を異な
らしめることができる。
層とポリシリコンゲート電極のドーパントの種類を異な
らしめることができる。
【０１２４】（半導体装置の製造方法の第１０の実施
例）図１５（ａ）から図１５（ｆ）を参照しながら、本
発明による半導体装置の製造方法の更に他の実施例を説
明する。
例）図１５（ａ）から図１５（ｆ）を参照しながら、本
発明による半導体装置の製造方法の更に他の実施例を説
明する。
【０１２５】本実施例では、ＣＭＯＳ構造を持つ半導体
装置を製造する。
装置を製造する。
【０１２６】まず、図１５（ａ）に示すように、Ｐ型半
導体基板2001の一主面に素子分離膜（ＬＯＣＯＳ）2003
を形成した後、ＬＯＣＯＳ2003で分離された特定の島領
域にＮ型ウエル2002を形成する。
導体基板2001の一主面に素子分離膜（ＬＯＣＯＳ）2003
を形成した後、ＬＯＣＯＳ2003で分離された特定の島領
域にＮ型ウエル2002を形成する。
【０１２７】さらにＮ型の不純物イオンとして、例え
ば、Ｐイオンを注入エネルギー２０ＫｅＶ、注入ドーズ
量６×１１ｃｍ-2程度注入することにより、Ｐ型半導体
基板2001の表面近傍にＮ型埋め込みチャネル層2004ａを
形成するともに、Ｎ型ウエル2002領域の表面近傍にＮ型
しきい値電圧制御層2004ｂを形成する。
ば、Ｐイオンを注入エネルギー２０ＫｅＶ、注入ドーズ
量６×１１ｃｍ-2程度注入することにより、Ｐ型半導体
基板2001の表面近傍にＮ型埋め込みチャネル層2004ａを
形成するともに、Ｎ型ウエル2002領域の表面近傍にＮ型
しきい値電圧制御層2004ｂを形成する。
【０１２８】図１５（ｂ）に示すように、Ｐ型半導体基
板2001上にゲート酸化膜（厚さ：８ｎｍ）2005を形成し
た後、ゲート酸化膜2005上にゲート電極2006となる多結
晶シリコン膜（厚さ：３３０ｎｍ程度）及びＨＴＯ膜
（厚さ：５０ｎｍ程度）2007を堆積する。次に、ＨＴＯ
膜上にゲート電極2006の位置及び形状を規定するフォト
レジストを形成する。このフォトレジストをマスクとし
て、垂直方向に強い異方性を持つエッチング工程によ
り、ＨＴＯ膜及び多結晶シリコン膜を、ゲート酸化膜20
05が露出するまでエッチングし、ゲート電極2006を形成
する。
板2001上にゲート酸化膜（厚さ：８ｎｍ）2005を形成し
た後、ゲート酸化膜2005上にゲート電極2006となる多結
晶シリコン膜（厚さ：３３０ｎｍ程度）及びＨＴＯ膜
（厚さ：５０ｎｍ程度）2007を堆積する。次に、ＨＴＯ
膜上にゲート電極2006の位置及び形状を規定するフォト
レジストを形成する。このフォトレジストをマスクとし
て、垂直方向に強い異方性を持つエッチング工程によ
り、ＨＴＯ膜及び多結晶シリコン膜を、ゲート酸化膜20
05が露出するまでエッチングし、ゲート電極2006を形成
する。
【０１２９】図１５（ｃ）に示すように、ＬＤＤ前保護
酸化を行う。これにより、Ｐ型基板2001及びＮ型ウエル
2002上に７ｎｍ程度、ゲート電極2006上に１０ｎｍ程度
のＬ型酸化膜2008を形成する。
酸化を行う。これにより、Ｐ型基板2001及びＮ型ウエル
2002上に７ｎｍ程度、ゲート電極2006上に１０ｎｍ程度
のＬ型酸化膜2008を形成する。
【０１３０】図１５（ｄ）に示すように、Ｐ型の不純物
イオンとして、例えば、ＢＦ2イオンを注入エネルギー
２０ＫｅＶ、注入ドーズ量６×１２ｃｍ-2程度注入する
ことにより、Ｎ型ウエル領域2002にＰ型の低濃度拡散層
2009ｂを、Ｐ型半導体基板2001にＰ型パンチスルースト
ッパ層2009ａを形成する。
イオンとして、例えば、ＢＦ2イオンを注入エネルギー
２０ＫｅＶ、注入ドーズ量６×１２ｃｍ-2程度注入する
ことにより、Ｎ型ウエル領域2002にＰ型の低濃度拡散層
2009ｂを、Ｐ型半導体基板2001にＰ型パンチスルースト
ッパ層2009ａを形成する。
【０１３１】図１５（ｅ）に示すように、ウエル領域20
02上に選択的に形成されたイオン注入マスク2010を用い
て、Ｎ型の不純物イオンとして、例えば、Ａｓイオンを
注入エネルギー６０ＫｅＶ、注入ドーズ量６×１５ｃｍ
-2程度注入し、Ｐ型半導体基板2001にＮ型高濃度拡散層
2011を形成する。このイオン注入に際して、ゲート電極
2006上にはＨＴＯ膜2007があるので、ゲート電極2006に
Ａｓイオンは注入されない。
02上に選択的に形成されたイオン注入マスク2010を用い
て、Ｎ型の不純物イオンとして、例えば、Ａｓイオンを
注入エネルギー６０ＫｅＶ、注入ドーズ量６×１５ｃｍ
-2程度注入し、Ｐ型半導体基板2001にＮ型高濃度拡散層
2011を形成する。このイオン注入に際して、ゲート電極
2006上にはＨＴＯ膜2007があるので、ゲート電極2006に
Ａｓイオンは注入されない。
【０１３２】図１５（ｆ）に示すように、ＨＴＯ膜2007
を選択的にエッチングする。次に、ゲート電極2006及び
基板2001上に、ゲート側壁2012となるＨＴＯ膜（厚さ：
３０ｎｍ程度）を堆積した後、垂直方向に強い異方性を
持つエッチング工程により、ゲート電極2006の側部にＨ
ＴＯ膜を残置させ、ゲート側壁2012を形成する。さらに
Ｐ型の不純物イオンとして、例えば、ＢＦ2イオンを注
入エネルギー４０ＫｅＶ、注入ドーズ量３×１５ｃｍ-2
程度注入し、さらに８５０℃の熱処理工程を加えること
で、Ｎ型ウエル2002にＰ型高濃度拡散層2013を形成する
ともに、ゲート電極2006にＢＦ2イオンをドーピングし
Ｐ型ポリシリコンゲート電極2006を形成する。この際、
Ｐ型半導体基板2001に注入されたＡｓイオンの注入エネ
ルギー及び注入ドーズ量は高いために、ＢＦ2イオンの
影響は相殺される。
を選択的にエッチングする。次に、ゲート電極2006及び
基板2001上に、ゲート側壁2012となるＨＴＯ膜（厚さ：
３０ｎｍ程度）を堆積した後、垂直方向に強い異方性を
持つエッチング工程により、ゲート電極2006の側部にＨ
ＴＯ膜を残置させ、ゲート側壁2012を形成する。さらに
Ｐ型の不純物イオンとして、例えば、ＢＦ2イオンを注
入エネルギー４０ＫｅＶ、注入ドーズ量３×１５ｃｍ-2
程度注入し、さらに８５０℃の熱処理工程を加えること
で、Ｎ型ウエル2002にＰ型高濃度拡散層2013を形成する
ともに、ゲート電極2006にＢＦ2イオンをドーピングし
Ｐ型ポリシリコンゲート電極2006を形成する。この際、
Ｐ型半導体基板2001に注入されたＡｓイオンの注入エネ
ルギー及び注入ドーズ量は高いために、ＢＦ2イオンの
影響は相殺される。
【０１３３】本実施例の半導体装置の製造方法によれ
ば、Ｐ型ポリシリコンシングルゲートを持つ相補型半導
体装置を容易に製造することができる。
ば、Ｐ型ポリシリコンシングルゲートを持つ相補型半導
体装置を容易に製造することができる。
【０１３４】（半導体装置の製造方法の第１１の実施
例）図１６（ａ）から（ｆ）を参照しながら、本発明に
よる半導体装置の製造方法の更に他の実施例を説明す
る。
例）図１６（ａ）から（ｆ）を参照しながら、本発明に
よる半導体装置の製造方法の更に他の実施例を説明す
る。
【０１３５】図１６（ａ）に示すように、まず、Ｐ型半
導体基板2101の一主面にＬＯＣＯＳ2103を形成し、ＬＯ
ＣＯＳ2103で分離された特定の島領域にＮ型ウエル2102
を形成する。
導体基板2101の一主面にＬＯＣＯＳ2103を形成し、ＬＯ
ＣＯＳ2103で分離された特定の島領域にＮ型ウエル2102
を形成する。
【０１３６】さらにＮ型の不純物イオンとして、例え
ば、Ｐイオンを注入エネルギー２０ＫｅＶ、注入ドーズ
量６×１１ｃｍ-2程度注入することにより、Ｐ型基板21
01の表面近傍にＮ型埋め込みチャネル層2104ａを形成す
るとともに、Ｎ型ウエル2102の表面近傍にＮ型しきい値
電圧制御層2104ｂを形成する。
ば、Ｐイオンを注入エネルギー２０ＫｅＶ、注入ドーズ
量６×１１ｃｍ-2程度注入することにより、Ｐ型基板21
01の表面近傍にＮ型埋め込みチャネル層2104ａを形成す
るとともに、Ｎ型ウエル2102の表面近傍にＮ型しきい値
電圧制御層2104ｂを形成する。
【０１３７】図１６（ｂ）に示すように、Ｐ型半導体基
板2101上にゲート酸化膜（厚さ：８ｎｍ）2105を形成し
た後、Ｂイオンがドーピングされた第１多結晶シリコン
膜（厚さ：５０ｎｍ程度）2106、アンドープの第２多結
晶シリコン膜（厚さ：２８０ｎｍ程度）2107、ＨＴＯ膜
（厚さ：５０ｎｍ程度）2108をゲート酸化膜2105上に堆
積する。次に、ＨＴＯ膜2108からなる多層膜上にゲート
電極2109の位置及び形状を規定するフォトレジストを形
成する。フォトレジストをマスクとして、第１の多結晶
シリコン膜2106、第２の多結晶シリコン膜2107及びＨＴ
Ｏ膜2108を垂直方向に強い異方性を持つエッチング工程
により、ゲート酸化膜2105が露出するまでエッチング
し、ゲート電極2109を形成する。
板2101上にゲート酸化膜（厚さ：８ｎｍ）2105を形成し
た後、Ｂイオンがドーピングされた第１多結晶シリコン
膜（厚さ：５０ｎｍ程度）2106、アンドープの第２多結
晶シリコン膜（厚さ：２８０ｎｍ程度）2107、ＨＴＯ膜
（厚さ：５０ｎｍ程度）2108をゲート酸化膜2105上に堆
積する。次に、ＨＴＯ膜2108からなる多層膜上にゲート
電極2109の位置及び形状を規定するフォトレジストを形
成する。フォトレジストをマスクとして、第１の多結晶
シリコン膜2106、第２の多結晶シリコン膜2107及びＨＴ
Ｏ膜2108を垂直方向に強い異方性を持つエッチング工程
により、ゲート酸化膜2105が露出するまでエッチング
し、ゲート電極2109を形成する。
【０１３８】図１６（ｃ）に示すように、酸素雰囲気中
での熱酸化工程により、ゲート電極2109の第１の多結晶
シリコン膜2106の側面にゲート端から外側と内側に各々
３０ｎｍ、合計６０ｎｍ程度の厚さの酸化膜2110を成長
させる。第２の多結晶シリコン膜2107の側面に側面から
外側と内側に各々７ｎｍ、合計１４ｎｍ程度酸化膜2110
を成長する。このとき成長する酸化膜2110は、Ｌ型の形
状をしたＬ型側壁酸化膜2110となり、同時にゲート酸化
膜2105の端部がゲート酸化膜2105の中央部より厚くな
る。この際に基板上には１０ｎｍ程度の酸化膜2110が成
長する。
での熱酸化工程により、ゲート電極2109の第１の多結晶
シリコン膜2106の側面にゲート端から外側と内側に各々
３０ｎｍ、合計６０ｎｍ程度の厚さの酸化膜2110を成長
させる。第２の多結晶シリコン膜2107の側面に側面から
外側と内側に各々７ｎｍ、合計１４ｎｍ程度酸化膜2110
を成長する。このとき成長する酸化膜2110は、Ｌ型の形
状をしたＬ型側壁酸化膜2110となり、同時にゲート酸化
膜2105の端部がゲート酸化膜2105の中央部より厚くな
る。この際に基板上には１０ｎｍ程度の酸化膜2110が成
長する。
【０１３９】図１６（ｄ）に示すように、Ｐ型の不純物
イオンとして、例えば、ＢＦ2イオンを注入エネルギー
２０ＫｅＶ、注入ドーズ量６×１２ｃｍ-2程度注入する
ことにより、Ｎ型ウエル2102領域にＰ型低濃度拡散層21
11ｂを形成し、基板2101にＰ型パンチスルーストッパ層
2111ａを形成する。
イオンとして、例えば、ＢＦ2イオンを注入エネルギー
２０ＫｅＶ、注入ドーズ量６×１２ｃｍ-2程度注入する
ことにより、Ｎ型ウエル2102領域にＰ型低濃度拡散層21
11ｂを形成し、基板2101にＰ型パンチスルーストッパ層
2111ａを形成する。
【０１４０】図１６（ｅ）に示すように、ウエル領域21
02上に選択的に形成されたイオン注入マスク2112をマス
クとして、Ｎ型の不純物イオンとして、例えば、Ａｓイ
オンを注入エネルギー６０ＫｅＶ、注入ドーズ量６×１
５ｃｍ-2程度注入し、Ｐ型基板2101にＮ型高濃度拡散層
2113を形成する。この際、ゲート電極2109上にはＨＴＯ
膜2108があるので、ゲート電極2109にＡｓイオンは注入
されない。
02上に選択的に形成されたイオン注入マスク2112をマス
クとして、Ｎ型の不純物イオンとして、例えば、Ａｓイ
オンを注入エネルギー６０ＫｅＶ、注入ドーズ量６×１
５ｃｍ-2程度注入し、Ｐ型基板2101にＮ型高濃度拡散層
2113を形成する。この際、ゲート電極2109上にはＨＴＯ
膜2108があるので、ゲート電極2109にＡｓイオンは注入
されない。
【０１４１】図１６（ｆ）に示すように、ＨＴＯ膜2108
を選択的にエッチングする。次にゲート電極2109及び基
板2101上にゲート側壁2114となるＨＴＯ膜を膜厚３０ｎ
ｍ程度堆積し、選択的に垂直方向に強い異方性を持つエ
ッチング工程により、ゲート電極2109の側部にＨＴＯ膜
を残置するようにエッチングし、ゲート側壁2114を形成
する。さらにＰ型の不純物イオンとして、例えば、ＢＦ
2イオンを注入エネルギー４０ＫｅＶ、注入ドーズ量３
×１５ｃｍ-2程度イオン注入した後、８５０℃の熱処理
工程を加えることで、Ｎ型ウエル2102にＰ型高濃度拡散
層2115を形成することもに、ゲート電極2109にＢＦ2イ
オンをドーピングしＰ型ポリシリコンゲート電極2109を
形成する。この際、Ｐ型半導体基板2101に注入されたＡ
ｓイオンの注入エネルギー及び注入ドーズ量は高いため
に、ＢＦ2イオンの影響は相殺される。
を選択的にエッチングする。次にゲート電極2109及び基
板2101上にゲート側壁2114となるＨＴＯ膜を膜厚３０ｎ
ｍ程度堆積し、選択的に垂直方向に強い異方性を持つエ
ッチング工程により、ゲート電極2109の側部にＨＴＯ膜
を残置するようにエッチングし、ゲート側壁2114を形成
する。さらにＰ型の不純物イオンとして、例えば、ＢＦ
2イオンを注入エネルギー４０ＫｅＶ、注入ドーズ量３
×１５ｃｍ-2程度イオン注入した後、８５０℃の熱処理
工程を加えることで、Ｎ型ウエル2102にＰ型高濃度拡散
層2115を形成することもに、ゲート電極2109にＢＦ2イ
オンをドーピングしＰ型ポリシリコンゲート電極2109を
形成する。この際、Ｐ型半導体基板2101に注入されたＡ
ｓイオンの注入エネルギー及び注入ドーズ量は高いため
に、ＢＦ2イオンの影響は相殺される。
【０１４２】本実施例の半導体装置の製造方法によれ
ば、Ｐ型ポリシリコンシングルゲートを持つ半導体装置
を容易に製造することができる。
ば、Ｐ型ポリシリコンシングルゲートを持つ半導体装置
を容易に製造することができる。
【０１４３】（半導体装置の製造方法の第１２の実施
例）図１７（ａ）から図１７（ｇ）は、本発明による半
導体装置の製造方法の更に他の実施例を説明する。
例）図１７（ａ）から図１７（ｇ）は、本発明による半
導体装置の製造方法の更に他の実施例を説明する。
【０１４４】まず、図１７（ａ）に示すように、Ｐ型半
導体基板2201の一主面に素子分離膜（ＬＯＣＯＳ）2203
を形成した後、ＬＯＣＯＳ2203で分離された特定の島領
域にＮ型ウエル2202を形成する。Ｐ型半導体基板2201上
にゲート酸化膜（厚さ：８ｎｍ）2204を形成した後、ゲ
ート酸化膜2204上にアンドープ多結晶シリコン膜（厚
さ：３３０ｎｍ程度）2205を堆積し、フォトレジスト22
06を用いて、アンドープ多結晶シリコン膜の一部を薄く
エッチングする。
導体基板2201の一主面に素子分離膜（ＬＯＣＯＳ）2203
を形成した後、ＬＯＣＯＳ2203で分離された特定の島領
域にＮ型ウエル2202を形成する。Ｐ型半導体基板2201上
にゲート酸化膜（厚さ：８ｎｍ）2204を形成した後、ゲ
ート酸化膜2204上にアンドープ多結晶シリコン膜（厚
さ：３３０ｎｍ程度）2205を堆積し、フォトレジスト22
06を用いて、アンドープ多結晶シリコン膜の一部を薄く
エッチングする。
【０１４５】次に、図１７（ｂ）に示すように、半導体
基板2201の上部の全面上にシリコン窒化膜2207を堆積す
る。
基板2201の上部の全面上にシリコン窒化膜2207を堆積す
る。
【０１４６】図１７（ｃ）に示すように、シリコン窒化
膜2207及びアンドープ多結晶シリコン膜をエッチバック
することにより、側面の上部がシリコン窒化膜2207で覆
われたゲート電極2208を形成する。
膜2207及びアンドープ多結晶シリコン膜をエッチバック
することにより、側面の上部がシリコン窒化膜2207で覆
われたゲート電極2208を形成する。
【０１４７】図１７（ｄ）に示すように、熱酸化によ
り、ゲート電極2208の側面にＬ型側壁酸化膜2209を形成
する。
り、ゲート電極2208の側面にＬ型側壁酸化膜2209を形成
する。
【０１４８】図１７（ｅ）に示すように、基板2201上に
成長した酸化膜を薄くエッチングする。
成長した酸化膜を薄くエッチングする。
【０１４９】図１７（ｆ）に示すように、ウエル領域22
02上に選択的に形成されたイオン注入マスクを用いて、
Ｎ型の不純物イオンとして、例えば、Ａｓイオンを注入
エネルギー４０ＫｅＶ、注入ドーズ量６×１０15ｃｍ-2
程度注入し、Ｐ型半導体基板2201にＮ型高濃度拡散層22
10を形成する。
02上に選択的に形成されたイオン注入マスクを用いて、
Ｎ型の不純物イオンとして、例えば、Ａｓイオンを注入
エネルギー４０ＫｅＶ、注入ドーズ量６×１０15ｃｍ-2
程度注入し、Ｐ型半導体基板2201にＮ型高濃度拡散層22
10を形成する。
【０１５０】図１７（ｇ）に示すように、ゲート側壁22
11を形成した後、Ｐ型半導体基板2201上に選択的に形成
されたイオン注入マスクを用いて、Ｐ型の不純物イオン
として、例えば、ＢＦ2イオンを注入エネルギー４０Ｋ
ｅＶ、注入ドーズ量４×１０1 5ｃｍ-2程度注入した後、
８５０℃の熱処理工程を加える。こうして、Ｎ型ウエル
2202にＰ型高濃度拡散層2212を形成するともに、ゲート
電極2208にＢＦ2イオンをドーピングしＰ型ポリシリコ
ンゲート電極を形成する。ゲート側壁2211の厚さを調節
することにより、ＮｃｈＭＯＳＦＥＴの実効チャネル長
（高濃度ソース／ドレイン拡散層2210間の距離）と、Ｐ
ｃｈＭＯＳＦＥＴの実効チャネル長（高濃度ソース／ド
レイン拡散層2212間の距離）とをほぼ同一の長さにする
ことができる。
11を形成した後、Ｐ型半導体基板2201上に選択的に形成
されたイオン注入マスクを用いて、Ｐ型の不純物イオン
として、例えば、ＢＦ2イオンを注入エネルギー４０Ｋ
ｅＶ、注入ドーズ量４×１０1 5ｃｍ-2程度注入した後、
８５０℃の熱処理工程を加える。こうして、Ｎ型ウエル
2202にＰ型高濃度拡散層2212を形成するともに、ゲート
電極2208にＢＦ2イオンをドーピングしＰ型ポリシリコ
ンゲート電極を形成する。ゲート側壁2211の厚さを調節
することにより、ＮｃｈＭＯＳＦＥＴの実効チャネル長
（高濃度ソース／ドレイン拡散層2210間の距離）と、Ｐ
ｃｈＭＯＳＦＥＴの実効チャネル長（高濃度ソース／ド
レイン拡散層2212間の距離）とをほぼ同一の長さにする
ことができる。
【０１５１】このようにして形成された半導体装置と、
従来の半導体装置（従来の半導体装置の製造方法により
製造される半導体装置）とについて、プロセス／デバイ
ス／回路シミュレーションシステムを用いてデバイス特
性及びＣＭＯＳ回路特性の比較を行なった。
従来の半導体装置（従来の半導体装置の製造方法により
製造される半導体装置）とについて、プロセス／デバイ
ス／回路シミュレーションシステムを用いてデバイス特
性及びＣＭＯＳ回路特性の比較を行なった。
【０１５２】ゲート電極2208の側面に成長する酸化膜は
ゲート電極2208の側面を中心としてその両側に同じ厚さ
が成長する。従ってゲート側壁2211の幅は、本発明及び
再酸化膜厚が０ｎｍの場合に６０ｎｍ、再酸化膜厚が２
０ｎｍの場合に５０ｎｍ、再酸化膜厚が４０ｎｍの場合
に４０ｎｍ、再酸化膜厚が３０ｎｍの場合に３０ｎｍに
設定している。
ゲート電極2208の側面を中心としてその両側に同じ厚さ
が成長する。従ってゲート側壁2211の幅は、本発明及び
再酸化膜厚が０ｎｍの場合に６０ｎｍ、再酸化膜厚が２
０ｎｍの場合に５０ｎｍ、再酸化膜厚が４０ｎｍの場合
に４０ｎｍ、再酸化膜厚が３０ｎｍの場合に３０ｎｍに
設定している。
【０１５３】図１８（ａ）及び図１８（ｂ）は、Ｎｃｈ
及びＰｃｈＭＯＳＦＥＴの各々の本実施例と従来例の飽
和電流を示す。横軸は再酸化膜厚、縦軸は１μｍのゲー
ト幅当りの飽和電流値を示している。図１８（ａ）から
わかるようにＮｃｈＭＯＳＦＥＴにおいては本発明では
飽和電流値が再酸化膜厚に依存しないのに対して、従来
例では再酸化膜厚を厚くするほど飽和電流値が低下して
いる。これは従来例ではゲート電極側壁に形成される側
壁酸化膜によりソース／ドレイン注入位置が外側にずれ
実効チャネル長が増加するのに対して、本発明ではゲー
ト電極側壁に側壁酸化膜が形成されないためである。
及びＰｃｈＭＯＳＦＥＴの各々の本実施例と従来例の飽
和電流を示す。横軸は再酸化膜厚、縦軸は１μｍのゲー
ト幅当りの飽和電流値を示している。図１８（ａ）から
わかるようにＮｃｈＭＯＳＦＥＴにおいては本発明では
飽和電流値が再酸化膜厚に依存しないのに対して、従来
例では再酸化膜厚を厚くするほど飽和電流値が低下して
いる。これは従来例ではゲート電極側壁に形成される側
壁酸化膜によりソース／ドレイン注入位置が外側にずれ
実効チャネル長が増加するのに対して、本発明ではゲー
ト電極側壁に側壁酸化膜が形成されないためである。
【０１５４】図１９（ａ）及び図１９（ｂ）に、Ｎｃｈ
及びＰｃｈＭＯＳＦＥＴの各々の本発明と従来例のゲー
トドレイン間容量の比較を示す。横軸は再酸化膜厚、縦
軸は１μｍのゲート幅当りのゲートドレイン間容量であ
り、ドレイン電圧／ゲート電圧＝０．０／１．５Ｖの場
合の値とドレイン電圧／ゲート電圧＝１．５／０．０Ｖ
の場合の値の平均値を示している。図１９からわかるよ
うに本発明及び従来例ともに同等にゲートドレイン間容
量は再酸化膜厚に比例して減少している。
及びＰｃｈＭＯＳＦＥＴの各々の本発明と従来例のゲー
トドレイン間容量の比較を示す。横軸は再酸化膜厚、縦
軸は１μｍのゲート幅当りのゲートドレイン間容量であ
り、ドレイン電圧／ゲート電圧＝０．０／１．５Ｖの場
合の値とドレイン電圧／ゲート電圧＝１．５／０．０Ｖ
の場合の値の平均値を示している。図１９からわかるよ
うに本発明及び従来例ともに同等にゲートドレイン間容
量は再酸化膜厚に比例して減少している。
【０１５５】図２０（ａ）及び図２０（ｂ）に、本発明
と従来例の遅延時間の比較を示す。横軸は再酸化膜厚、
縦軸はファンイン／アウトが１のリングオシレータにお
ける遅延時間を示している。図２０（ａ）は配線負荷容
量が小さい場合、図２０（ｂ）は配線負荷容量が大きい
場合を仮定している。図２０（ａ）からわかるように本
発明及び従来例ともに遅延時間は再酸化膜厚に比例して
減少しているが、従来例ではその改善率が再酸化膜厚が
６０ｎｍの場合に１０％であるのに対して、本発明では
２０％と非常に大きい。また図２０（ｂ）からわかるよ
うに配線負荷容量が大きい場合には、再酸化膜厚を増加
させると本発明では遅延時間は減少するが、従来例では
逆に遅延時間は増加する。
と従来例の遅延時間の比較を示す。横軸は再酸化膜厚、
縦軸はファンイン／アウトが１のリングオシレータにお
ける遅延時間を示している。図２０（ａ）は配線負荷容
量が小さい場合、図２０（ｂ）は配線負荷容量が大きい
場合を仮定している。図２０（ａ）からわかるように本
発明及び従来例ともに遅延時間は再酸化膜厚に比例して
減少しているが、従来例ではその改善率が再酸化膜厚が
６０ｎｍの場合に１０％であるのに対して、本発明では
２０％と非常に大きい。また図２０（ｂ）からわかるよ
うに配線負荷容量が大きい場合には、再酸化膜厚を増加
させると本発明では遅延時間は減少するが、従来例では
逆に遅延時間は増加する。
【０１５６】（半導体装置の製造方法の第１３の実施
例）図２１（ａ）から図２１（ｆ）を参照しながら、本
発明による半導体装置の製造方法の更に他の実施例を説
明する。
例）図２１（ａ）から図２１（ｆ）を参照しながら、本
発明による半導体装置の製造方法の更に他の実施例を説
明する。
【０１５７】まず、図２１（ａ）に示すように、Ｐ型半
導体基板2301の一主面に素子分離膜（ＬＯＣＯＳ）2303
を形成した後、ＬＯＣＯＳ2303で分離された特定の島領
域にＮ型ウエル2302を形成する。Ｐ型半導体基板2301上
にゲート酸化膜（厚さ：７ｎｍ）2305を形成した後、ゲ
ート酸化膜2305上にアンドープ多結晶シリコン膜（厚
さ：５０ｎｍ程度）2305及びアモルファスシリコン膜
（厚さ：２８０ｎｍ）2306を堆積する。
導体基板2301の一主面に素子分離膜（ＬＯＣＯＳ）2303
を形成した後、ＬＯＣＯＳ2303で分離された特定の島領
域にＮ型ウエル2302を形成する。Ｐ型半導体基板2301上
にゲート酸化膜（厚さ：７ｎｍ）2305を形成した後、ゲ
ート酸化膜2305上にアンドープ多結晶シリコン膜（厚
さ：５０ｎｍ程度）2305及びアモルファスシリコン膜
（厚さ：２８０ｎｍ）2306を堆積する。
【０１５８】次に、図２１（ｂ）に示すように、フォト
レジスト2307を用いて、アモルファスシリコン膜2306及
びアンドープ多結晶シリコン膜2305の一部を除去する。
レジスト2307を用いて、アモルファスシリコン膜2306及
びアンドープ多結晶シリコン膜2305の一部を除去する。
【０１５９】フォトレジスト2307を除去した後、酸化種
を通しにくい膜としてシリコン窒化膜を１０ｎｍ程度堆
積する。その後、ゲート酸化膜2304と多結晶シリコン膜
23051203とシリコン窒化膜1206からなる多層膜を、垂直
方向に強い異方性を持つエッチング工程によりエッチン
グする。エッチングは、シリコン窒化膜2309がゲート電
極2308の側面に残置し、しかも、ゲート酸化膜2304が露
出するように行う。こうして、図２１（ｃ）に示すよう
に、多結晶シリコン膜2305ａとアモルファスシリコン膜
2306ａとを有するゲート電極2308が形成される。
を通しにくい膜としてシリコン窒化膜を１０ｎｍ程度堆
積する。その後、ゲート酸化膜2304と多結晶シリコン膜
23051203とシリコン窒化膜1206からなる多層膜を、垂直
方向に強い異方性を持つエッチング工程によりエッチン
グする。エッチングは、シリコン窒化膜2309がゲート電
極2308の側面に残置し、しかも、ゲート酸化膜2304が露
出するように行う。こうして、図２１（ｃ）に示すよう
に、多結晶シリコン膜2305ａとアモルファスシリコン膜
2306ａとを有するゲート電極2308が形成される。
【０１６０】図２１（ｄ）に示すように、シリコン窒化
膜2309が残置していないゲート電極2308の側部にゲート
端から外側と内側に各々３０ｎｍ、合計６０ｎｍ程度酸
化膜1208を成長させ、同時にゲート酸化膜2304の端部が
ゲート酸化膜2304の中央部より厚くなるように酸素雰囲
気中で酸化する。
膜2309が残置していないゲート電極2308の側部にゲート
端から外側と内側に各々３０ｎｍ、合計６０ｎｍ程度酸
化膜1208を成長させ、同時にゲート酸化膜2304の端部が
ゲート酸化膜2304の中央部より厚くなるように酸素雰囲
気中で酸化する。
【０１６１】図２１（ｅ）に示すように、ウエル領域23
02上に選択的に形成されたイオン注入マスクを用いて、
Ｎ型の不純物イオンとして、例えば、Ａｓイオンを注入
エネルギー４０ＫｅＶ、注入ドーズ量６×１０15ｃｍ-2
程度注入し、Ｐ型半導体基板2301にＮ型高濃度拡散層23
10を形成する。
02上に選択的に形成されたイオン注入マスクを用いて、
Ｎ型の不純物イオンとして、例えば、Ａｓイオンを注入
エネルギー４０ＫｅＶ、注入ドーズ量６×１０15ｃｍ-2
程度注入し、Ｐ型半導体基板2301にＮ型高濃度拡散層23
10を形成する。
【０１６２】図２１（ｆ）に示すように、ゲート側壁23
11を形成した後、Ｐ型半導体基板2301上に選択的に形成
されたイオン注入マスクを用いて、Ｐ型の不純物イオン
として、例えば、ＢＦ2イオンを注入エネルギー３０Ｋ
ｅＶ、注入ドーズ量４×１０1 5ｃｍ-2程度注入した後、
８５０℃の熱処理工程を加える。こうして、Ｎ型ウエル
2302にＰ型高濃度拡散層2312を形成するともに、ゲート
電極2308にＢＦ2イオンをドーピングしＰ型ポリシリコ
ンゲート電極を形成する。ゲート側壁2311の厚さを調節
することにより、ＮｃｈＭＯＳＦＥＴの実効チャネル長
（高濃度ソース／ドレイン拡散層2310間の距離）と、Ｐ
ｃｈＭＯＳＦＥＴの実効チャネル長（高濃度ソース／ド
レイン拡散層2312間の距離）とをほぼ同一の長さにする
ことができる。
11を形成した後、Ｐ型半導体基板2301上に選択的に形成
されたイオン注入マスクを用いて、Ｐ型の不純物イオン
として、例えば、ＢＦ2イオンを注入エネルギー３０Ｋ
ｅＶ、注入ドーズ量４×１０1 5ｃｍ-2程度注入した後、
８５０℃の熱処理工程を加える。こうして、Ｎ型ウエル
2302にＰ型高濃度拡散層2312を形成するともに、ゲート
電極2308にＢＦ2イオンをドーピングしＰ型ポリシリコ
ンゲート電極を形成する。ゲート側壁2311の厚さを調節
することにより、ＮｃｈＭＯＳＦＥＴの実効チャネル長
（高濃度ソース／ドレイン拡散層2310間の距離）と、Ｐ
ｃｈＭＯＳＦＥＴの実効チャネル長（高濃度ソース／ド
レイン拡散層2312間の距離）とをほぼ同一の長さにする
ことができる。
【０１６３】ゲート電極2308の側面に成長する酸化膜は
ゲート電極2308の側面を中心としてその両側に同じ厚さ
が成長する。従ってゲート側壁2311の幅は、本発明及び
再酸化膜厚が０ｎｍの場合に６０ｎｍ、再酸化膜厚が２
０ｎｍの場合に５０ｎｍ、再酸化膜厚が４０ｎｍの場合
に４０ｎｍ、再酸化膜厚が３０ｎｍの場合に３０ｎｍに
設定している。
ゲート電極2308の側面を中心としてその両側に同じ厚さ
が成長する。従ってゲート側壁2311の幅は、本発明及び
再酸化膜厚が０ｎｍの場合に６０ｎｍ、再酸化膜厚が２
０ｎｍの場合に５０ｎｍ、再酸化膜厚が４０ｎｍの場合
に４０ｎｍ、再酸化膜厚が３０ｎｍの場合に３０ｎｍに
設定している。
【０１６４】本実施例の製造方法により製造される半導
体装置と従来の半導体装置（本実施例の製造方法におい
て図２１（ｃ）の工程を省略して製造される半導体装
置）のデバイス特性及びＣＭＯＳ回路特性の比較を実際
に製造して行った。
体装置と従来の半導体装置（本実施例の製造方法におい
て図２１（ｃ）の工程を省略して製造される半導体装
置）のデバイス特性及びＣＭＯＳ回路特性の比較を実際
に製造して行った。
【０１６５】図２２に実際に測定されたＮｃｈＭＯＳＦ
ＥＴの本発明と従来例のトランスコンダクタンスの比較
を示す。横軸は再酸化膜厚、縦軸はドレイン電圧及びゲ
ート電圧が１．５Ｖの場合における１ｍｍのゲート幅当
りのトランスコンダクタンスを示している。図２２から
わかるようにＮｃｈＭＯＳＦＥＴにおいては本発明では
トランスコンダクタンス値が再酸化膜厚に依存しないの
に対して、従来例では再酸化膜厚を厚くするほどトラン
スコンダクタンス値が劣化している。これは従来例では
ゲート電極側壁に形成される側壁酸化膜によりソース／
ドレイン注入位置が外側にずれ実効チャネル長が増加
し、ソース／ドレインの接合部のゲート酸化膜が非常に
厚くなり寄生抵抗が増加するのに対して、本発明ではゲ
ート電極側壁に側壁酸化膜が形成されないためである。
ＥＴの本発明と従来例のトランスコンダクタンスの比較
を示す。横軸は再酸化膜厚、縦軸はドレイン電圧及びゲ
ート電圧が１．５Ｖの場合における１ｍｍのゲート幅当
りのトランスコンダクタンスを示している。図２２から
わかるようにＮｃｈＭＯＳＦＥＴにおいては本発明では
トランスコンダクタンス値が再酸化膜厚に依存しないの
に対して、従来例では再酸化膜厚を厚くするほどトラン
スコンダクタンス値が劣化している。これは従来例では
ゲート電極側壁に形成される側壁酸化膜によりソース／
ドレイン注入位置が外側にずれ実効チャネル長が増加
し、ソース／ドレインの接合部のゲート酸化膜が非常に
厚くなり寄生抵抗が増加するのに対して、本発明ではゲ
ート電極側壁に側壁酸化膜が形成されないためである。
【０１６６】図２３に実際に測定されたＮｃｈＭＯＳＦ
ＥＴの本発明と従来例のゲートドレイン間容量の比較を
示す。横軸は再酸化膜厚、縦軸は１μｍのゲート幅当り
のゲートドレイン間容量であり、ドレイン電圧及びゲー
ト電圧は０．０Ｖである。図２３からわかるように本発
明及び従来例ともに同等にゲートドレイン間容量は再酸
化膜厚に比例して減少している。
ＥＴの本発明と従来例のゲートドレイン間容量の比較を
示す。横軸は再酸化膜厚、縦軸は１μｍのゲート幅当り
のゲートドレイン間容量であり、ドレイン電圧及びゲー
ト電圧は０．０Ｖである。図２３からわかるように本発
明及び従来例ともに同等にゲートドレイン間容量は再酸
化膜厚に比例して減少している。
【０１６７】図２４（ａ）及び図２４（ｂ）に、本発明
と従来例のボロンとフッ素のＳＩＭＳ濃度プロファイル
の比較を示す。横軸はウエハ断面におけるＰｃｈＭＯＳ
ＦＥＴのゲート深さ方向の深さ（単位μｍ）を、縦軸は
ボロンとフッ素の濃度を示している。図２４（ａ）及び
図２４（ｂ）からわかるように、従来例ではＳｉ基板中
にボロンがかなりしみだしているのに対して、本発明で
はアモルファスシリコンとポリシリコンの界面にある自
然酸化膜のためにボロンのＳｉ基板中へのしみだしを助
長するフッ素のしみだしを抑制できるために、ボロンの
Ｓｉ基板中へのしみだしはほとんどみられない。
と従来例のボロンとフッ素のＳＩＭＳ濃度プロファイル
の比較を示す。横軸はウエハ断面におけるＰｃｈＭＯＳ
ＦＥＴのゲート深さ方向の深さ（単位μｍ）を、縦軸は
ボロンとフッ素の濃度を示している。図２４（ａ）及び
図２４（ｂ）からわかるように、従来例ではＳｉ基板中
にボロンがかなりしみだしているのに対して、本発明で
はアモルファスシリコンとポリシリコンの界面にある自
然酸化膜のためにボロンのＳｉ基板中へのしみだしを助
長するフッ素のしみだしを抑制できるために、ボロンの
Ｓｉ基板中へのしみだしはほとんどみられない。
【０１６８】図２５に実際に測定された本発明における
サブスレッシュールド特性を示す。横軸はゲート電圧、
縦軸は１μｍのゲート幅当りのドレイン電流を示してい
る。ＮｃｈＭＯＳＦＥＴにおけるドレイン電圧は各々
０．１Ｖ、１．５Ｖ、ＰｃｈＭＯＳＦＥＴにおけるドレ
イン電圧は各々−０．１Ｖ、−１．５Ｖである。図２５
からわかるように、本発明はＮｃｈ、Ｐｃｈともに非常
に良好なサブスレッシュールド特性を示しており、その
サブスレッシュールド係数はＰｃｈで７８ｍＶ／ｄｅ
ｃ、Ｎｃｈで８３ｍＶ／ｄｅｃと非常に小さい値を示し
ており、しきい値電圧はＮｃｈで０．４５Ｖ、Ｐｃｈで
０．３０Ｖと低い値を設定できた。またこの実測された
しきい値電圧はシミュレーションによる値とほぼ一致し
たこと、及びＣ−Ｖ測定によるフラットバンドのシフト
は観測されなかったことの２点より、ボロンのしみだし
はほとんどなかったと結論される。
サブスレッシュールド特性を示す。横軸はゲート電圧、
縦軸は１μｍのゲート幅当りのドレイン電流を示してい
る。ＮｃｈＭＯＳＦＥＴにおけるドレイン電圧は各々
０．１Ｖ、１．５Ｖ、ＰｃｈＭＯＳＦＥＴにおけるドレ
イン電圧は各々−０．１Ｖ、−１．５Ｖである。図２５
からわかるように、本発明はＮｃｈ、Ｐｃｈともに非常
に良好なサブスレッシュールド特性を示しており、その
サブスレッシュールド係数はＰｃｈで７８ｍＶ／ｄｅ
ｃ、Ｎｃｈで８３ｍＶ／ｄｅｃと非常に小さい値を示し
ており、しきい値電圧はＮｃｈで０．４５Ｖ、Ｐｃｈで
０．３０Ｖと低い値を設定できた。またこの実測された
しきい値電圧はシミュレーションによる値とほぼ一致し
たこと、及びＣ−Ｖ測定によるフラットバンドのシフト
は観測されなかったことの２点より、ボロンのしみだし
はほとんどなかったと結論される。
【０１６９】図２６に実際に測定された本発明と従来例
の遅延時間の比較を示す。横軸は再酸化膜厚、縦軸はフ
ァンイン／アウトが１のリングオシレータにおける遅延
時間を示している。図２６からわかるように、従来例で
は再酸化膜厚が２０ｎｍの場合に遅延時間が最小値１０
６ｐｓ／ｓｔａｇｅをとるのに対して、本発明では再酸
化膜厚が４０ｎｍの場合に遅延時間が最小値９３ｐｓ／
ｓｔａｇｅをとる。
の遅延時間の比較を示す。横軸は再酸化膜厚、縦軸はフ
ァンイン／アウトが１のリングオシレータにおける遅延
時間を示している。図２６からわかるように、従来例で
は再酸化膜厚が２０ｎｍの場合に遅延時間が最小値１０
６ｐｓ／ｓｔａｇｅをとるのに対して、本発明では再酸
化膜厚が４０ｎｍの場合に遅延時間が最小値９３ｐｓ／
ｓｔａｇｅをとる。
【０１７０】
【発明の効果】本発明の半導体装置によれば、以下の効
果が得られる。
果が得られる。
【０１７１】（１）Ｌ型ゲート側壁酸化膜下部の高濃度
ソース・ドレイン拡散層の接合深さＤ１が、Ｌ型側壁下
部以外の高濃度ソース・ドレイン拡散層の接合深さＤ２
よりも浅く形成されているため、ソース・ドレイン拡散
層からのポテンシャルのチャネル方向への広がりが効果
的に抑えられ、微細ＭＯＳＦＥＴ特有のＶｔの低下が効
果的に抑制される。
ソース・ドレイン拡散層の接合深さＤ１が、Ｌ型側壁下
部以外の高濃度ソース・ドレイン拡散層の接合深さＤ２
よりも浅く形成されているため、ソース・ドレイン拡散
層からのポテンシャルのチャネル方向への広がりが効果
的に抑えられ、微細ＭＯＳＦＥＴ特有のＶｔの低下が効
果的に抑制される。
【０１７２】（２）高濃度ソース・ドレイン拡散層がゲ
ート酸化膜の両端の厚いゲート酸化膜の下面に拡散して
いることにより、ドレイン電流を下げることなくゲート
ドレイン間容量とゲートソース間容量を減少させること
ができる。
ート酸化膜の両端の厚いゲート酸化膜の下面に拡散して
いることにより、ドレイン電流を下げることなくゲート
ドレイン間容量とゲートソース間容量を減少させること
ができる。
【０１７３】（３）ゲート電極が多結晶シリコンとアモ
ルファスシリコンの２層から構成されていることによ
り、デュアルゲート技術で問題となるＰ型ポリシリコン
からバルクへのＢの突き抜けを効果的に防止する。
ルファスシリコンの２層から構成されていることによ
り、デュアルゲート技術で問題となるＰ型ポリシリコン
からバルクへのＢの突き抜けを効果的に防止する。
【０１７４】（４）ＳＯＩ構造のＭＯＳＦＥＴにおいて
Ｔ型ゲート構造を採用することで、ゲートドレイン間容
量を減少できるので遅延時間の改善効果は非常に大き
い。
Ｔ型ゲート構造を採用することで、ゲートドレイン間容
量を減少できるので遅延時間の改善効果は非常に大き
い。
【０１７５】本発明の半導体装置の製造方法によれば、 （１）実効チャネル長の低減防止による駆動力の増加 （２）Ｌ型側壁構造によるショートチャネル効果の抑制 （３）デュアルゲート技術で問題となるＰ型ポリシリコ
ンからバルクへのＢの突き抜けの効果的な防止 （４）ドライ酸化及びウエット酸化を用いたゲートバー
ズビーク形成によるＴ型ゲート構造の効果的な製造 （５）基板表面の酸化膜成長を防止することにより酸化
膜エッチング時のＬＯＣＯＳ膜減りを防止 （６）ゲート長がマスク寸法よりも大きくなり、大きく
なったゲートの部分の酸化膜厚が厚くなるために、酸化
膜容量を増加させずにゲート抵抗の低減が可能 （７）高濃度拡散層とポリシリコンゲート電極のドーズ
種の種類の相違 （８）Ｐ型シングルポリシリコンゲート電極 等の効果が期待できる半導体装置を現在のＬＳＩ技術を
用いて自己整合的に容易に製造することができる。
ンからバルクへのＢの突き抜けの効果的な防止 （４）ドライ酸化及びウエット酸化を用いたゲートバー
ズビーク形成によるＴ型ゲート構造の効果的な製造 （５）基板表面の酸化膜成長を防止することにより酸化
膜エッチング時のＬＯＣＯＳ膜減りを防止 （６）ゲート長がマスク寸法よりも大きくなり、大きく
なったゲートの部分の酸化膜厚が厚くなるために、酸化
膜容量を増加させずにゲート抵抗の低減が可能 （７）高濃度拡散層とポリシリコンゲート電極のドーズ
種の種類の相違 （８）Ｐ型シングルポリシリコンゲート電極 等の効果が期待できる半導体装置を現在のＬＳＩ技術を
用いて自己整合的に容易に製造することができる。
【図１】本発明の半導体装置の第１の実施例を示す構造
断面図
断面図
【図２】本発明の半導体装置の第２の実施例を示す構造
断面図
断面図
【図３】本発明の半導体装置の第３の実施例を示す構造
断面図
断面図
【図４】（ａ）から（ｇ）は、本発明の半導体装置の製
造方法の第１の実施例を示す製造工程断面図
造方法の第１の実施例を示す製造工程断面図
【図５】（ａ）から（ｂ）は、本発明と従来例のＮｃｈ
ＭＯＳＦＥＴのプロファイルの比較を示す図
ＭＯＳＦＥＴのプロファイルの比較を示す図
【図６】本発明と従来例のサブスレッシュールド特性の
比較を示す図
比較を示す図
【図７】（ａ）から（ｇ）は、本発明の半導体装置の製
造方法の第２の実施例を示す製造工程断面図
造方法の第２の実施例を示す製造工程断面図
【図８】（ａ）から（ｇ）は、本発明の半導体装置の製
造方法の第３の実施例を示す製造工程断面図
造方法の第３の実施例を示す製造工程断面図
【図９】（ａ）から（ｄ）は、本発明の半導体装置の製
造方法の第４の実施例を示す製造工程断面図
造方法の第４の実施例を示す製造工程断面図
【図１０】（ａ）から（ｅ）は、本発明の半導体装置の
製造方法の第５の実施例を示す製造工程断面図
製造方法の第５の実施例を示す製造工程断面図
【図１１】（ａ）から（ｄ）は、本発明の半導体装置の
製造方法の第６の実施例を示す製造工程断面図
製造方法の第６の実施例を示す製造工程断面図
【図１２】（ａ）から（ｅ）は、本発明の半導体装置の
製造方法の第７の実施例を示す製造工程断面図
製造方法の第７の実施例を示す製造工程断面図
【図１３】（ａ）から（ｄ）は、本発明の半導体装置の
製造方法の第８の実施例を示す製造工程断面図
製造方法の第８の実施例を示す製造工程断面図
【図１４】（ａ）から（ｆ）は、本発明の半導体装置の
製造方法の第９の実施例を示す製造工程断面図
製造方法の第９の実施例を示す製造工程断面図
【図１５】（ａ）から（ｆ）は、本発明の半導体装置の
製造方法の第１０の実施例を示す製造工程断面図
製造方法の第１０の実施例を示す製造工程断面図
【図１６】（ａ）から（ｆ）は、本発明の半導体装置の
製造方法の第１１の実施例を示す製造工程断面図
製造方法の第１１の実施例を示す製造工程断面図
【図１７】（ａ）から（ｇ）は、本発明の半導体装置の
製造方法の第１２の実施例を示す製造工程断面図
製造方法の第１２の実施例を示す製造工程断面図
【図１８】（ａ）及び（ｂ）は、本発明と従来例の飽和
電流の比較を示す図
電流の比較を示す図
【図１９】（ａ）及び（ｂ）は、本発明と従来例のゲー
トドレイン間容量の比較を示す図
トドレイン間容量の比較を示す図
【図２０】本発明と従来例の遅延時間の比較を示す図
【図２１】（ａ）から（ｆ）は、本発明の半導体装置の
製造方法の第１３の実施例を示す製造工程断面図
製造方法の第１３の実施例を示す製造工程断面図
【図２２】本発明と従来例のトランスコンダクタンス容
量を示す図
量を示す図
【図２３】本発明と従来例のゲートドレイン間容量の比
較を示す図
較を示す図
【図２４】（ａ）及び（ｂ）は、本発明と従来例のボロ
ンとフッ素の濃度プロファイルを示す図
ンとフッ素の濃度プロファイルを示す図
【図２５】本発明のサブスレッシュールド特性を示す図
【図２６】本発明と従来例の遅延時間の比較を示す図
１１ Ｐ型半導体基板 ２１ Ｐ型半導体基板 ３１ Ｐ型半導体基板 1101 Ｐ型半導体基板 1401 Ｐ型半導体基板 1501 Ｐ型半導体基板 1601 Ｐ型半導体基板 1701 Ｐ型半導体基板 1801 Ｐ型半導体基板 2001 Ｐ型半導体基板 2101 Ｐ型半導体基板 １２ ゲート酸化膜 ２２ ゲート酸化膜 ３２ ゲート酸化膜 1102 ゲート酸化膜 1202 ゲート酸化膜 1302 ゲート酸化膜 1402 ゲート酸化膜 1502 ゲート酸化膜 1702 ゲート酸化膜 1802 ゲート酸化膜 1902 ゲート酸化膜 2005 ゲート酸化膜 2105 ゲート酸化膜 １３，２３，３３，1106 ゲート電極 1207，1308，1403，1503，1605，1703，1806，1907，20
06，2109 ゲート電極 １４，1107，1208，1309，1807，2008，2110 Ｌ型側壁
酸化膜 １５，２４，３４ Ｎ型高濃度拡散層 1108，1405，1505，1607，1707，1808，2011，2113 Ｎ
型高濃度拡散層 1908，2012，2114 ゲート側壁 2002，2102 Ｎ型ウエル 2003，2103 ＬＯＣＯＳ 1404，1606 側壁酸化膜 1104 フォトレジスト 1205 フォトレジスト 1306 フォトレジスト 1604 フォトレジスト 1805 フォトレジスト 1906 フォトレジスト 2010 フォトレジスト 2112 フォトレジスト 1209，1310，1909，2013，2115 Ｐ型高濃度拡散層 1103，1203，1303，1804，2107 アンドープポリシリコ
ン 1105，1206，1307，1504，1705，1904 シリコン窒化膜 1201，1301，1901 Ｎ型半導体基板 1204，1305 アモルファスシリコン 1304 自然酸化膜 1602 ゲート酸化膜 1603 ポリシリコン 1704，1803，1903 Ｎ型ドープポリシリコン 1706 酸化膜 1905 ＴｉＮ 1910 ＣｏＳｉ2 2004a，2004b 埋め込みチャネル層／しきい値電圧制御
層 2104a，2104b 埋め込みチャネル層／しきい値電圧制御
層 2007， 2108 ＨＴＯ 2009a，2009b ポケットパンチスルーストッパー／Ｐ型
低濃度拡散層 2111a，2111b ポケットパンチスルーストッパー／Ｐ型
低濃度拡散層 2106 Ｐ型ドープポリシリコン
06，2109 ゲート電極 １４，1107，1208，1309，1807，2008，2110 Ｌ型側壁
酸化膜 １５，２４，３４ Ｎ型高濃度拡散層 1108，1405，1505，1607，1707，1808，2011，2113 Ｎ
型高濃度拡散層 1908，2012，2114 ゲート側壁 2002，2102 Ｎ型ウエル 2003，2103 ＬＯＣＯＳ 1404，1606 側壁酸化膜 1104 フォトレジスト 1205 フォトレジスト 1306 フォトレジスト 1604 フォトレジスト 1805 フォトレジスト 1906 フォトレジスト 2010 フォトレジスト 2112 フォトレジスト 1209，1310，1909，2013，2115 Ｐ型高濃度拡散層 1103，1203，1303，1804，2107 アンドープポリシリコ
ン 1105，1206，1307，1504，1705，1904 シリコン窒化膜 1201，1301，1901 Ｎ型半導体基板 1204，1305 アモルファスシリコン 1304 自然酸化膜 1602 ゲート酸化膜 1603 ポリシリコン 1704，1803，1903 Ｎ型ドープポリシリコン 1706 酸化膜 1905 ＴｉＮ 1910 ＣｏＳｉ2 2004a，2004b 埋め込みチャネル層／しきい値電圧制御
層 2104a，2104b 埋め込みチャネル層／しきい値電圧制御
層 2007， 2108 ＨＴＯ 2009a，2009b ポケットパンチスルーストッパー／Ｐ型
低濃度拡散層 2111a，2111b ポケットパンチスルーストッパー／Ｐ型
低濃度拡散層 2106 Ｐ型ドープポリシリコン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 27/08 ３２１ Ｅ 29/78 ３０１ Ｇ 9056−4Ｍ ６１７ Ｋ (72)発明者 海本 博之 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (27)
- 【請求項１】 第１導電型の半導体基板と、 該半導体基板の一主面の選択された領域上に形成された
ゲート絶縁膜と、 該ゲート絶縁膜上に形成されたゲート電極と、 該半導体基板中の第２導電型高濃度不純物拡散層から形
成されたソース／ドレイン領域と、 を備えた半導体装置であって、 該ゲート絶縁膜の両端部は、該ゲート絶縁膜の中央部よ
り厚く、 該ソース／ドレイン領域は、該ゲート絶縁膜の該両端部
の下に位置する第１部分と、該第１部分の厚さ以上の厚
さを持つ第２部分とを含んでおり、しかも、該第１部分
の不純物濃度は、該第２部分の不純物濃度に実質的に等
しい、半導体装置。 - 【請求項２】 前記第１部分不純物濃度は、１×１０19
ｃｍ-3から１×１０20ｃｍ-3の範囲内にある、請求項１
に記載の半導体装置。 - 【請求項３】 前記ゲート電極の側面に形成されたＬ型
側壁を更に備えており、 前記ソース／ドレイン領域の前記第１部分は、該Ｌ型側
壁の下にまで広がっている、請求項１に記載の半導体装
置。 - 【請求項４】 前記Ｌ型側壁の底部の膜厚は、側部の膜
厚より厚い請求項１記載の半導体装置。 - 【請求項５】 前記ゲート電極は、アモルファスシリコ
ン膜及び多結晶シリコン膜を含む積層構造体から形成さ
れた請求項１に記載の半導体装置。 - 【請求項６】 前記半導体基板は、ＳＯＩ基板である請
求項１に記載の半導体装置。 - 【請求項７】 第１導電型半導体基板上にゲート絶縁膜
を形成する工程と、 酸化種を通しにくい絶縁膜で側面の上部が選択的に覆わ
れたゲート電極を該ゲート絶縁膜上に形成する工程と、 該ゲート電極の側面の露出部分に熱酸化膜を成長させ、
該ゲート絶縁膜の端部を該ゲート絶縁膜の中央部より厚
くする酸化工程と、 該ゲート絶縁膜の該両端部の下に位置する第１部分と、
該第１部分の厚さ以上の厚さを持つ第２部分とを含んで
おり、しかも、該第１部分の不純物濃度が、該第２部分
の不純物濃度に実質的に等しいソース／ドレイン領域を
該半導体基板中に形成する工程と、 を包含する半導体装置の製造方法。 - 【請求項８】 前記ゲート電極を形成する工程は、 前記ゲート絶縁膜上に導電性膜を堆積する工程と、 該導電性膜上に前記ゲート電極の位置及び形状を規定す
るフォトレジストを形成する工程と、 垂直方向に強い異方性を持つエッチングにより、該フォ
トレジストをマスクとして、該導電性膜の露出部分を選
択的に除去する工程と、 該フォトレジストを除去する工程と、 酸化種を通しにくい絶縁膜を堆積する工程と、 垂直方向に強い異方性を持つエッチングにより、該絶縁
膜及び該導電性膜をエッチバックし、それによって、該
絶縁膜の一部を該ゲート電極の側面に残置する工程と、 を包含している、請求項５に記載の製造方法。 - 【請求項９】 前記導電性膜を堆積する工程は、多結晶
シリコン膜を前記ゲート絶縁膜上に堆積する工程と、該
多結晶シリコン膜上にアモルファスシリコン膜を堆積す
る工程と、含んでいる請求項６に記載の半導体装置の製
造方法。 - 【請求項１０】 前記導電性膜の露出部分を選択的に除
去する工程は、前記アモルファスシリコン膜及び多結晶
シリコン膜の一部を除去する工程を含む、請求項７に記
載の製造方法。 - 【請求項１１】 前記導電性膜を堆積する工程は、第１
導電性層を前記ゲート絶縁膜上に堆積する工程と、酸化
膜を該第１導電性層上に形成する工程と、該酸化膜上に
第２導電性層を堆積する工程と、含んでいる請求項６に
記載の半導体装置の製造方法。 - 【請求項１２】 前記第２導電性層は、アモルファスシ
リコンから形成されている請求項９に記載の製造方法。 - 【請求項１３】 前記導電性膜を堆積する工程は、第１
導電性層を前記ゲート絶縁膜上に堆積する工程と、不純
物がドーピングされた第２導電性層を該第１導電性層上
に形成する工程と、第３導電性層を該第２導電性層上に
堆積する工程と、含んでいる請求項６に記載の半導体装
置の製造方法。 - 【請求項１４】 第１導電型半導体基板上にゲート絶縁
膜を形成する工程と、 ゲート電極を該ゲート絶縁膜上に形成する工程と、 水蒸気及び水素を実質的に含まない酸素雰囲気中で酸化
する第１工程、及び水蒸気及び水素を含んだ酸素雰囲気
中で酸化する第２工程を含む酸化工程であって、該ゲー
ト絶縁膜の端部を該ゲート絶縁膜の中央部より厚くする
酸化工程と、 該ゲート絶縁膜の該両端部の下に位置する第１部分と、
該第１部分の厚さ以上の厚さを持つ第２部分とを含んで
おり、しかも、該第１部分の不純物濃度が、該第２部分
の不純物濃度に実質的に等しいソース／ドレイン領域を
該半導体基板中に形成する工程と、 を包含する半導体装置の製造方法。 - 【請求項１５】 第１導電型半導体基板上にゲート絶縁
膜を形成する工程と、 ゲート電極を該ゲート絶縁膜上に形成する工程と、 該半導体基板上の露出する部分、及び該ゲート電極の側
面に存在する酸化膜を等方性エッチングにより除去する
工程と、 該酸化膜の除去により露出した表面にシリコン窒化膜を
形成する工程と、 該ゲート絶縁膜の端部を該ゲート絶縁膜の中央部より厚
くする酸化工程と、 該ゲート絶縁膜の該両端部の下に位置する第１部分と、
該第１部分の厚さ以上の厚さを持つ第２部分とを含んで
おり、しかも、該第１部分の不純物濃度が、該第２部分
の不純物濃度に実質的に等しいソース／ドレイン領域を
該半導体基板中に形成する工程と、 を包含する半導体装置の製造方法。 - 【請求項１６】 前記シリコン窒化膜を形成する工程
は、 前記半導体基板の主面の法線に対して斜めに、窒素イオ
ンを注入した後、窒素雰囲気中でアニールする工程、を
包含する請求項１４に記載の製造方法。 - 【請求項１７】 第１導電型半導体基板上に、シリコン
酸化膜、シリコン窒化膜及びシリコン酸化膜の３層構造
を持つゲート絶縁膜を形成する工程と、 該半導体基板上に形成された該ゲート絶縁膜の少なくと
も該シリコン窒化膜を除去することなく、ゲート電極を
該ゲート絶縁膜上に形成する工程と、 該ゲート絶縁膜の端部を該ゲート絶縁膜の中央部より厚
くする酸化工程と、 該ゲート絶縁膜の該両端部の下に位置する第１部分と、
該第１部分の厚さ以上の厚さを持つ第２部分とを含んで
おり、しかも、該第１部分の不純物濃度が、該第２部分
の不純物濃度に実質的に等しいソース／ドレイン領域を
該半導体基板中に形成する工程と、 を包含する半導体装置の製造方法。 - 【請求項１８】 第１導電型半導体基板上にシリコン酸
化膜、シリコン窒化膜、シリコン酸化膜の３層からなる
ゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上に導電性膜を堆積する工程と、 前記導電性膜上のゲート電極になる所定の位置にフォト
レジストをパターニングする工程と、 前記フォトレジストをマスクとして、前記ゲート絶縁膜
と前記導電性膜からなる多層膜を選択的に垂直方向に強
い異方性エッチングにより前記ゲート絶縁膜が露出する
までエッチングする工程と、 酸素雰囲気中で酸化する工程と、 該ゲート絶縁膜の該両端部の下に位置する第１部分と、
該第１部分の厚さ以上の厚さを持つ第２部分とを含んで
おり、しかも、該第１部分の不純物濃度が、該第２部分
の不純物濃度に実質的に等しいソース／ドレイン領域を
該半導体基板中に形成する工程と、 を包含する半導体装置の製造方法。 - 【請求項１９】 第１導電型半導体基板上にゲート絶縁
膜を形成する工程と、 該ゲート絶縁膜上にゲート電極を形成する工程と、 該ゲート電極の側面にＬ型導電性膜と、該Ｌ型導電性膜
の凹部に設けられた酸化種を通しにくい絶縁膜とを形成
する工程と、 該Ｌ型導電性膜の側面のうち該絶縁膜に覆われていない
部分を酸化し、さらに該ゲート絶縁膜の端部を前記ゲー
ト絶縁膜の中央部より厚くする酸化工程と、 該ゲート絶縁膜の該両端部の下に位置する第１部分と、
該第１部分の厚さ以上の厚さを持つ第２部分とを含んで
おり、しかも、該第１部分の不純物濃度が、該第２部分
の不純物濃度に実質的に等しいソース／ドレイン領域を
該半導体基板中に形成する工程と、 を包含する半導体装置の製造方法。 - 【請求項２０】 前記ゲート電極を形成する工程は、 不純物がドーピングされていない第１の導電性膜を前記
ゲート絶縁膜上に堆積する工程と、 該第１の導電性膜上に前記ゲート電極の位置及び形状を
規定するフォトレジストを形成する工程と、 該フォトレジストをマスクとして、垂直方向に強い異方
性を持つエッチングにより、該第１の導電性膜の露出部
分を選択的に除去する工程と、 を包含しており、 前記Ｌ型導電性膜及び前記酸化種を通しにくい絶縁膜を
形成する工程は、 該ゲート電極及び前記半導体基板上に、第２導電型不純
物がドーピングされた第２の導電性膜を堆積する工程
と、 酸化種を通しにくい絶縁膜を該第２の導電性膜上に堆積
する工程と、 垂直方向に強い異方性を持つエッチングにより、該酸化
種を通しにくい絶縁膜及び該第２の導電性膜をエッチバ
ックし、該Ｌ型導電性膜及び該酸化種を通しにくい絶縁
膜の一部を該ゲート電極の側面に残置する工程とを備え
ている、 請求項１９に記載の製造方法。 - 【請求項２１】 第１導電型半導体基板上にゲート絶縁
膜を形成する工程と、 前記ゲート絶縁膜上に、イオンがドーピングされた第１
の導電性膜とイオンがドーピングされていない第２の導
電性膜からなる多層膜から構成されるゲート電極を形成
する工程と、 前記ゲート電極の側部に前記第１の導電性膜の側部に成
長する酸化膜が前記第２の導電性膜の側部に成長する酸
化膜より厚くなるようなＬ型側壁酸化膜を形成し、さら
に前記ゲート絶縁膜の端部が前記ゲート絶縁膜の中央部
より厚くなるような酸化工程と、 前記基板上のソース／ドレイン領域に第２導電型の高濃
度拡散層と前記Ｌ型側壁下で浅い接合を有する第２導電
型の高濃度拡散層を形成する工程と、 を包含する半導体装置の製造方法。 - 【請求項２２】 第１導電型半導体基板上にゲート絶縁
膜を形成する工程と、 第２導電型不純物がドーピングされた第１の導電性膜を
下層として有し、不純物がドープされていない第２の導
電性膜を上層として有するゲート電極を該ゲート絶縁膜
上に形成する工程と、 熱酸化により、該ゲート電極の該第１の導電性膜の側面
及び該第２の導電性膜の側面にＬ型側壁酸化膜を形成
し、さらに該ゲート絶縁膜の端部を前記ゲート絶縁膜の
中央部より厚くする酸化工程と、 該ゲート絶縁膜の該両端部及び該Ｌ型側壁酸化膜の下に
位置する第１部分と、該第１部分の厚さ以上の厚さを持
ち第２部分とを含んでおり、しかも、該第１部分の不純
物濃度が、該第２部分の不純物濃度に実質的に等しいソ
ース／ドレイン領域を該半導体基板中に形成する工程
と、 を包含する半導体装置の製造方法。 - 【請求項２３】 第１導電型半導体基板上にゲート絶縁
膜を形成する工程と、 第１導電型のイオンがドーピングされた第１の導電性膜
とイオンがドーピングされていない第２の導電性膜とを
該ゲート絶縁膜上に堆積する工程と、 該第２の導電性膜上に第３の導電性膜を堆積する工程
と、 該ゲート絶縁膜と前記第１の導電性膜と該第２の導電性
膜と該第３の導電性膜からなる多層膜上に、ゲート電極
の位置及び形状を規定するフォトレジストを形成する工
程と、 該フォトレジストをマスクとして、選択的に垂直方向に
強い異方性エッチングにより該多層膜を該ゲート絶縁膜
が露出するまでエッチングする工程と、 該半導体基板及び該ゲート電極上に絶縁膜を堆積する工
程と、 選択的に垂直方向に強い異方性を持つエッチングによ
り、該絶縁膜を該ゲート電極の側壁に残置させる工程
と、 該ゲート電極の側部に前記第１の導電性膜の側部に成長
する酸化膜が前記第２の導電性膜の側部に成長する酸化
膜より厚くなり、さらに前記ゲート絶縁膜の端部が前記
ゲート絶縁膜の中央部より厚くなるような酸化工程と、 イオン注入法により、前記基板上のソース／ドレイン領
域に第２導電型の高濃度拡散層を形成する工程と、 選択的に垂直方向に強い異方性を持つエッチングによ
り、該半導体基板のソース／ドレイン領域が露出させる
工程と、 該半導体基板のソース／ドレイン領域をシリサイド化す
る工程と、 該第３の導電性膜を選択的にエッチングする工程と、 イオン注入法により、該ゲート電極に第２導電型のイオ
ンをドーピングする工程と、 を包含する半導体装置の製造方法。 - 【請求項２４】 第２導電型半導体基板の一主面に素子
分離領域を形成する工程と、 前記素子分離領域で分離された特定の島領域に第１導電
型ウエルを形成する工程と、 前記第２導電型基板上と前記第１導電型ウエル領域上に
ゲート絶縁膜を形成する工程とを有し、 イオン注入法により、第１導電型基板上のソース／ドレ
イン領域に第２導電型の高濃度拡散層を形成する工程の
かわりに、 前記第１導電型ウエル領域上に選択的に形成された第１
のイオン注入マスクをマスクとして、イオン注入法によ
り、前記第２導電型基板上のソース／ドレイン領域に第
１導電型の高濃度拡散層を形成する工程と、 前記第２導電型基板上に選択的に形成された第２のイオ
ン注入マスクをマスクとして、前記第１導電型ウエル領
域上のソース／ドレイン領域に第２導電型の高濃度拡散
層を形成する工程と、 を包含する請求項２３記載の半導体装置の製造方法。 - 【請求項２５】 第１導電型半導体基板の一主面に素子
分離領域を形成する工程と、 該素子分離領域で分離された特定の島領域に第２導電型
ウエルを形成する工程と、 イオン注入法により、該基板表面近傍に第２導電型の埋
め込みチャネル層を、該ウエル領域表面近傍に第２導電
型のしきい値電圧制御層を形成する工程と、 該基板上と前記ウエル領域上にゲート絶縁膜を形成する
工程と、 該ゲート絶縁膜上に第１の導電性膜と第１の絶縁膜を堆
積する工程と、 該ゲート絶縁膜と該第１の導電性膜と該第１の絶縁膜か
らなる多層膜のゲート電極になる所定の位置にフォトレ
ジストをパターニングする工程と、 該フォトレジストをマスクとして、該ゲート絶縁膜と該
第１の導電性膜と該第１の絶縁膜からなる多層膜を選択
的に垂直方向に強い異方性エッチングにより該ゲート絶
縁膜が露出するまでエッチングする工程と、 該ウエル領域上に選択的に形成されたイオン注入マスク
をマスクとして、イオン注入法により、該基板上のソー
ス／ドレイン領域に第２導電型の高濃度拡散層を形成す
る工程と、 選択的に該第１の絶縁膜をエッチングする工程と、 該基板、該ウエル及び該ゲート電極上に第２の絶縁膜を
堆積する工程と、 選択的に垂直方向に強い異方性エッチングにより該第２
の絶縁膜を該ゲート電極の側壁に残置させる工程と、 イオン注入法により、該ウエル領域上のソース／ドレイ
ン領域に第１導電型の高濃度拡散層を形成し、同時に該
ゲート電極に第１導電型のイオンをドーピングする工程
とを包含する半導体装置の製造方法。 - 【請求項２６】 前記半導体基板上のソース／ドレイン
領域に第２導電型の高濃度拡散層を形成する前に、イオ
ン注入法により、前記ウエル領域のソース／ドレイン領
域に第１導電型の低濃度拡散層を形成し、該半導体基板
のソース／ドレイン領域に第１導電型のパンチスルース
トッパ層を形成する工程を包含する請求項２５に記載の
半導体装置の製造方法。 - 【請求項２７】 第１導電型半導体基板の一主面に素子
分離領域を形成する工程と、 該素子分離領域で分離された特定の島領域に第２導電型
ウエルを形成する工程と、 イオン注入法により、該基板表面近傍に第２導電型の埋
め込みチャネル層を、該ウエル領域表面近傍に第２導電
型のしきい値電圧制御層を形成する工程と、 該基板上と該ウエル領域上にゲート絶縁膜を形成する工
程と、 該ゲート絶縁膜上に第１導電型のイオンがドーピングさ
れた第１の導電性膜とイオンがドーピングされていない
第２の導電性膜とを堆積する工程と、 該第２の導電性膜上に第１の絶縁膜を堆積する工程と、 該ゲート絶縁膜と該第１の導電性膜と該第２の導電性膜
と該第１の絶縁膜からなる多層膜のゲート電極になる所
定の位置にフォトレジストをパターニングする工程と、 該フォトレジストをマスクとして、該ゲート絶縁膜と該
第１の導電性膜と該第２の導電性膜と該第１の絶縁膜か
らなる多層膜を選択的に垂直方向に強い異方性エッチン
グにより該ゲート絶縁膜が露出するまでエッチングする
工程と、 該ゲート電極の側部に該第１の導電性膜の側部に成長す
る酸化膜が該第２の導電性膜の側部に成長する酸化膜よ
り厚くなり、さらに該ゲート絶縁膜の端部が該ゲート絶
縁膜の中央部より厚くなるような酸化工程と、 該ウエル領域上に選択的に形成されたイオン注入マスク
をマスクとして、イオン注入法により、該基板上のソー
ス／ドレイン領域に第２導電型の高濃度拡散層を形成す
る工程と、 選択的に該第１の絶縁膜をエッチングする工程と、 該半導体基板、該ウエル及び該ゲート電極上に第２の絶
縁膜を堆積する工程と、 選択的に垂直方向に強い異方性エッチングにより該第２
の絶縁膜を該ゲート電極の側壁に残置させる工程と、 イオン注入法により、該ウエル領域上のソース／ドレイ
ン領域に第１導電型の高濃度拡散層を形成し、同時に該
ゲート電極に第１導電型のイオンをドーピングする工程
と、 を包含する半導体装置の製造方法。
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|---|---|---|---|
| JP7159686A JP2823819B2 (ja) | 1994-06-27 | 1995-06-26 | 半導体装置およびその製造方法 |
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|---|---|---|---|
| JP14483994 | 1994-06-27 | ||
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| JP2823819B2 JP2823819B2 (ja) | 1998-11-11 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006054475A (ja) * | 2005-09-05 | 2006-02-23 | Toshiba Corp | 半導体装置の製造方法 |
| US7045867B2 (en) | 2002-09-18 | 2006-05-16 | Renesas Technology Corp. | Semiconductor device of reduced gate overlap capacitance and method of manufacturing the semiconductor device |
| JP2007500952A (ja) * | 2003-06-12 | 2007-01-18 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 化学機械研磨プレーナ化のためのデュアルシリコンゲート層を有するｆｉｎｆｅｔ |
| US7288818B2 (en) | 2004-09-20 | 2007-10-30 | Samsung Sdi Co., Ltd. | Organic thin film transistor with low gate overlap capacitance and flat panel display including the same |
| US7493582B2 (en) * | 2005-10-31 | 2009-02-17 | Fujitsu Limited | Pattern layout and layout data generation method |
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1995
- 1995-06-26 JP JP7159686A patent/JP2823819B2/ja not_active Expired - Fee Related
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