JP2006054475A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】不揮発性メモリセルの製造方法は、シリコン基板1と、シリコン基板1の表面に設けられ、素子分離溝2を含む素子分離領域と、シリコン基板1上に設けられた不揮発性メモリセルであって、トンネル絶縁膜4と、浮遊ゲート電極5と、制御ゲート電極7と、電極間絶縁膜8とを含む不揮発性メモリセルとを具備してなる半導体装置の製造方法であって、シリコン基板1上にトンネル絶縁膜4となる絶縁膜、浮遊ゲート電極5となる半導体膜を順次形成する工程と、前記半導体膜、前記絶縁膜およびシリコン基板1をエッチングして、素子分離溝2を形成する工程と、水蒸気雰囲気中で、浮遊ゲート電極5、トンネル絶縁膜4およびシリコン基板1をアニールする工程とを有する。
【選択図】図2
Description
図1は、本発明の第1の実施形態に係る不揮発性メモリセル(以下、単にメモリセルという。)を示す平面図、図2(a)および(b)は、それぞれ、図1の線分A−A’に沿った断面を示す断面図(チャネル長方向の断面図)および線分B−B’に沿った断面を示す断面図(チャネル幅方向の断面図)である。
上式から、動作電圧Vcgを下げる方法として、3次元的に電極間絶縁膜8の表面積を増やして、電極間絶縁膜容量Cidを大きくすることが考えられる。しかし、この方法で、動作電圧Vcgの低電圧化を進めることは困難である。これは、メモリセルの微細化を妨げる。上記方法で、動作電圧Vcgの低電圧化が困難である理由は、以下の通りである。
次に、第1の実施形態の説明で用いた図面を参照しながら、本発明の第2の実施形態を説明する。
図6は、本発明の第3の実施形態に係るメモリセルを示す断面図である。これは、図2(b)に相当するチャネル幅方向の断面図である。図6において、図2(b)と対応する部分には図2(b)と同一符号を付してあり、詳細な説明は省略する。また、以下の図において、前出した図と同一符号は、同一部分または相当部分を示し、詳細な説明は省略する。
図7(a)および(b)は、本発明の第4の実施形態に係るメモリセルを示す断面図である。これらは、図2(a)および(b)に相当するチャネル長方向およびチャネル幅方向の断面図である。
次に、熱酸化法およびCVD法を用いてシリコン酸化膜(電極側壁酸化膜)10が形成され、イオン注入およびアニールを用いてソース/ドレイン領域12が形成され、そして、層間絶縁膜としてのBPSG膜11が減圧CVD法により形成され、図7(a)および(b)に示したメモリセルが得られる。その後、配線層等の工程が続き、メモリセルが完成する。
図10は、本発明の第5の実施形態に係るメモリセルを示す断面図である。これは、図2(b)に相当するチャネル幅方向の断面図である。
(第6の実施形態)
図14は、本発明の第6の実施形態に係るメモリセルを示す断面図である。これは、図2(b)に相当するチャネル幅方向の断面図である。
Claims (12)
- 半導体基板と、
前記半導体基板の表面に設けられ、素子分離溝を含む素子分離領域と、
前記半導体基板上に設けられた不揮発性メモリセルであって、トンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、前記浮遊ゲート電極の上方に設けられた制御ゲート電極と、前記制御ゲート電極と前記浮遊ゲート電極との間に設けられた電極間絶縁膜とを含む不揮発性メモリセルと
を具備してなる半導体装置の製造方法であって、
前記半導体基板上に前記トンネル絶縁膜となる絶縁膜、前記浮遊ゲート電極となる半導体膜を順次形成する工程と、
前記半導体膜、前記絶縁膜および前記半導体基板をエッチングして、前記素子分離溝を形成する工程と、
水蒸気雰囲気中で、前記浮遊ゲート電極、前記トンネル絶縁膜および前記半導体基板をアニールする工程と
を有することを特徴とする半導体装置の製造方法。 - 前記水蒸気雰囲気中で、前記浮遊ゲート電極、前記トンネル絶縁膜および前記半導体基板をアニールする工程の後、前記トンネル絶縁膜は、前記素子分離領域に近いほど膜厚が厚くなる部分を含むことを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記トンネル絶縁膜の前記素子分離領域に近いほど膜厚が厚くなる部分は、前記不揮発性メモリセルのチャネル幅方向の断面において存在することを特徴とする請求項2に記載の半導体装置。
- 前記素子分離領域の上面は、前記半導体基板の前記表面よりも高く、かつ、前記浮遊ゲート電極の上面よりも低く、
前記水蒸気雰囲気中で、前記浮遊ゲート電極、前記トンネル絶縁膜および前記半導体基板をアニールする工程の後、前記トンネル絶縁膜は、前記不揮発性メモリセルのチャネル幅方向の断面において、前記浮遊ゲート電極の下部側面と前記素子分離領域との間に入り込んだ第1の部分、および、前記素子分離領域によって規定された前記半導体基板の半導体領域の上部側面と前記素子分離領域との間に入り込んだ第2の部分を含むことを特徴とする請求項2または3に記載の半導体装置の製造方法。 - 前記水蒸気雰囲気は、重水の水蒸気を含むことを特徴とする請求項1ないし4のいずれか1項に記載の半導体装置の製造方法。
- 前記トンネル絶縁膜の前記第1の部分は、下方に向かうほど、前記チャネル幅方向の寸法が大きくなり、
前記トンネル絶縁膜の前記第1の部分と接している部分の前記浮遊ゲート電極は、下方に向かうほど、前記チャネル幅方向の寸法が小さくなり、
前記トンネル絶縁膜の前記第2の部分は、上方に向かうほど、前記チャネル幅方向の寸法が大きくなり、
前記トンネル絶縁膜の前記第2の部分と接している部分の前記半導体領域は、前記半導体領域の上方に向かうほど、前記チャネル幅方向の寸法が小さくなることを特徴とする請求項4に記載の半導体装置の製造方法。 - 前記浮遊ゲート電極、前記トンネル絶縁膜および前記半導体基板をアニールする工程は、前記トンネル絶縁膜中における水の拡散速度が、前記水と前記浮遊ゲート電極との酸化反応速度および前記水と前記半導体基板との酸化反応速度よりも速くなる条件で行われる第1の加熱処理を含むことを特徴とする請求項1ないし6のいずれか1項に記載の半導体装置の製造方法。
- 前記トンネル絶縁膜はシリコン酸化物またはシリコン酸窒化物から構成され、前記浮遊ゲート電極は多結晶シリコンから構成され、前記半導体基板はシリコンから構成され、前記第1の加熱処理は、750℃以下の温度で行われることを特徴とする請求項7に記載の半導体装置の製造方法。
- 前記浮遊ゲート電極、前記トンネル絶縁膜および前記半導体基板をアニールする工程は、前記トンネル絶縁膜中における水の拡散速度が、前記水と前記浮遊ゲート電極との酸化反応速度および前記水と前記半導体基板との酸化反応速度よりも遅くなる条件で行われる第2の加熱処理を含むことを特徴とする請求項7または8に記載の半導体装置の製造方法。
- 前記トンネル絶縁膜はシリコン酸化物またはシリコン酸窒化物から構成され、前記浮遊ゲート電極は多結晶シリコンから構成され、前記半導体基板はシリコンから構成され、前記第2の加熱処理は、900℃以上の温度で行われることを特徴とする請求項9に記載の半導体装置の製造方法。
- 前記電極間絶縁膜は、前記浮遊ゲート電極の上面および側面のうち実質的に前記上面のみを覆い、前記電極間絶縁膜を形成する工程は、第1のラジカル窒化プロセスを含むことを特徴とする請求項1ないし10のいずれか1項に記載の半導体装置の製造方法。
- 前記電極間絶縁膜を形成する工程は、前記第1のラジカル窒化プロセス後に行われるシリコン窒化物堆積プロセスおよび前記シリコン窒化物堆積プロセス後に行われる第2のラジカル窒化プロセスをさらに含むことを特徴とする請求項11に記載の半導体装置の製造方法。
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