KR100908771B1 - 반도체 장치 - Google Patents

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KR100908771B1
KR100908771B1 KR1020070036546A KR20070036546A KR100908771B1 KR 100908771 B1 KR100908771 B1 KR 100908771B1 KR 1020070036546 A KR1020070036546 A KR 1020070036546A KR 20070036546 A KR20070036546 A KR 20070036546A KR 100908771 B1 KR100908771 B1 KR 100908771B1
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아끼히또 야마모또
마사유끼 다나까
가쯔아끼 나또리
가쯔유끼 세끼네
다이스께 니시다
료따 후지쯔까
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가부시끼가이샤 도시바
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Abstract

본원 발명은, 기억 용량의 대용량화에 수반하는 메모리 오동작의 발생을 억제할 수 있는 불휘발성 메모리를 포함하는 반도체 장치를 제공하는 것을 목적으로 한다. 반도체 장치는, 반도체 기판과, 상기 반도체 기판 상에 형성된 복수의 불휘발성 메모리 셀을 구비한 반도체 장치로서, 상기 불휘발성 메모리 셀은, 상기 반도체 기판 상에 형성된 제1 절연막(101)과, 제1 절연막(101) 상에 형성된 전하 축적층(102)과, 전하 축적층(102)의 상방에 형성된 제어 게이트 전극(105)과, 제어 게이트 전극(105)과 전하 축적층(102) 사이에 형성된 제2 절연막(104)(1041, 1042)을 구비하고, 인접하는 전하 축적층(102) 사이의 제2 절연막(1041)은, 전하 축적층(102)의 상면 상의 제2 절연막(1042)보다도 유전률이 낮은 제1 영역을 포함하고, 또한, 제1 영역은, 전하 축적층(102)의 상면 상의 제2 절연막(1042)과는 조성이 상이한 것을 특징으로 한다.
전극간 절연막, 전하 축적층, 제어 게이트 전극, 불휘발성 메모리 셀, 유전률, 산소 조성

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 제1 실시예의 제1 불휘발성 메모리 셀을 도시하는 워드선 방향(채널 폭 방향)의 단면도.
도 2는 제1 실시예의 제2 불휘발성 메모리 셀을 도시하는 워드선 방향(채널 폭 방향)의 단면도.
도 3은 제1 실시예의 불휘발성 메모리 셀의 제1 제조 방법을 도시하는 단면도.
도 4는 도 3에 계속되는 제1 실시예의 불휘발성 메모리 셀의 제1 제조 방법을 도시하는 단면도.
도 5는 도 4에 계속되는 제1 실시예의 불휘발성 메모리 셀의 제1 제조 방법을 도시하는 단면도.
도 6은 도 5에 계속되는 제1 실시예의 불휘발성 메모리 셀의 제1 제조 방법을 도시하는 단면도.
도 7은 도 6에 계속되는 제1 실시예의 불휘발성 메모리 셀의 제1 제조 방법을 도시하는 단면도.
도 8은 도 7에 계속되는 제1 실시예의 불휘발성 메모리 셀의 제1 제조 방법을 도시하는 단면도.
도 9는 도 8에 계속되는 제1 실시예의 불휘발성 메모리 셀의 제1 제조 방법을 도시하는 단면도.
도 10은 제1 실시예의 불휘발성 메모리 셀의 제2 제조 방법을 도시하는 단면도.
도 11은 도 10에 계속되는 제1 실시예의 불휘발성 메모리 셀의 제2 제조 방법을 도시하는 단면도.
도 12는 제1 실시예의 불휘발성 메모리 셀의 제3 제조 방법을 도시하는 단면도.
도 13은 도 12에 계속되는 제1 실시예의 불휘발성 메모리 셀의 제3 제조 방법을 도시하는 단면도.
도 14는 제2 실시예의 제1 불휘발성 메모리 셀을 나타내는 워드선 방향(채널 폭 방향)의 단면도.
도 15는 제2 실시예의 제2 불휘발성 메모리 셀을 나타내는 워드선 방향(채널 폭 방향)의 단면도.
도 16은 제2 실시예의 불휘발성 메모리 셀의 제1 제조 방법을 도시하는 단면도.
도 17은 도 16에 계속되는 제2 실시예의 불휘발성 메모리 셀의 제의 제조 방법을 도시하는 단면도.
도 18은 제2 실시예의 불휘발성 메모리 셀의 제2 제조 방법을 도시하는 단면도.
도 19는 도 18에 계속되는 제2 실시예의 불휘발성 메모리 셀의 제2 제조 방법을 도시하는 단면도.
도 20은 제2 실시예의 불휘발성 메모리 셀의 제3 제조 방법을 도시하는 단면도.
도 21은 도 20에 계속되는 제2 실시예의 불휘발성 메모리 셀의 제3 제조 방법을 도시하는 단면도.
도 22는 제3 실시예의 불휘발성 메모리 셀을 나타내는 비트선 방향(채널 길이 방향)의 단면도.
도 23은 제3 실시예의 불휘발성 메모리 셀의 제1 제조 방법을 도시하는 단면도.
도 24는 제3 실시예의 불휘발성 메모리 셀의 제2 제조 방법을 도시하는 단면도.
도 25는 다른 실시예를 설명하기 위한 단면도.
도 26은 또 다른 실시예를 설명하기 위한 단면도.
도 27은 본원 발명자들의 검토에 의해 판명된 문제점을 설명하기 위한 도면.
도 28은 본원 발명자들의 검토에 의해 판명된 다른 문제점을 설명하기 위한 도면.
도 29는 본원 발명자들의 검토에 의해 판명된 또 다른 문제점을 설명하기 위한 도면.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 101 : 터널 절연막
102 : 부유 게이트 전극 103 : 소자 분리 절연막
103s, 203 : 소자 분리 절연막의 표층 영역
104, 204, 301, 3011, 3012 : 전극간 절연막
1041, 2041 : 제1 전극간 절연막 1042, 2042 : 제2 전극간 절연막
1043 : 제3 전극간 절연막 104a : 하프니아막
104a' : 하프늄 알루미네이트막 104b : 실리콘 산질화막
104b', 104b'', 104b''' : 질소 함유 알루미늄 실리케이트막
105 : 제어 게이트 전극 106 : 실리콘 질화막
107 : 게이트 측벽 산화막
108 : 불순물 확산층(소스/드레인 영역)
109 : 층간 절연막 200 : 마스크재
201 : 소자 분리홈 202 : 다결정 실리콘층의 측벽면
204a, 204a' : 하프늄 실리케이트막
204b, 204b', 204c : 알루미나막 210 : 알루미늄 원소
401 : 전하 축적 절연막 402 : 전하 블록 절연막
[특허 문헌1] 일본 특개 2005-26590호 공보
본 발명은, 전기적으로 재기입 가능한 불휘발성 메모리 셀을 구비한 반도체 장치에 관한 것이다.
반도체 기억 장치의 하나로서, 불휘발성 반도체 메모리가 있다. 최근, 불휘발성 반도체 메모리는, 데이터 저장용의 디바이스로 그 수요가 높아져 가고 있다. 부유 게이트 전극을 이용한 대표적인 전기적으로 재기입 가능한 불휘발성 메모리로서, NAND형 플래시 메모리가 알려져 있다.
NAND형 플래시 메모리는 미세화에 유리하기 때문에, 그 대용량화가 진행되고 있다(특허 문헌1). 메모리 셀의 커플링비를 원하는 값으로 유지하면서, 대용량화를 진행시키면, 메모리 셀의 가로 방향의 치수가 축소된다. 현재, 메모리 셀 치수 및 인접 메모리 셀 간격이 100㎚ 이하에 달하고 있다.
이러한 가로 방향의 치수의 축소에 의해, 부유 게이트 전극의 형태가 점점 세로가 길어져 가고 있다. 그 때문에, 메모리 셀 형상의 가공 형성이 어렵게 되어 동작 특성의 변동이 발생하기 쉬워진다. 또한, 인접 메모리 셀간의 기생 전기 용량이 증대된다. 이상 설명한 동작 특성 변동이나, 기생 전기 용량의 증대는, 메모리 오작동의 원인으로 된다.
본 발명의 목적은, 기억 용량의 대용량화에 수반하는 메모리 오동작의 발생을 억제할 수 있는 불휘발성 메모리를 포함하는 반도체 장치를 제공하는 것에 있 다.
본 발명에 따른 반도체 장치는, 반도체 기판과, 상기 반도체 기판 상에 형성된 복수의 불휘발성 메모리 셀을 구비하여 이루어지는 반도체 장치로서, 상기 불휘발성 메모리 셀은, 상기 반도체 기판 상에 형성된 제1 절연막과, 상기 제1 절연막 상에 형성된 전하 축적층과, 상기 전하 축적층의 상방에 형성된 제어 게이트 전극과, 상기 제어 게이트 전극과 상기 전하 축적층 사이에 형성된 제2 절연막을 구비하고, 상기 불휘발성 메모리 셀의 채널 폭 방향의 단면에서, 인접하는 전하 축적층 사이의 상기 제2 절연막은, 상기 전하 축적층의 상면 상의 상기 제2 절연막보다도 유전률이 낮은 제1 영역을 포함하고, 또한, 상기 제1 영역은, 상기 전하 축적층의 상면 상의 상기 제2 절연막과는 조성이 상이한 것을 특징으로 한다.
본 발명에 따른 다른 반도체 장치는, 반도체 기판과, 상기 반도체 기판 상에 형성된 복수의 불휘발성 메모리 셀을 구비하여 이루어지는 반도체 장치로서, 상기 복수의 불휘발성 메모리 셀은, 상기 반도체 기판 상에 형성된 제1 절연막과, 상기 제1 절연막 상에 형성된 전하 축적층과, 상기 전하 축적층의 상방에 형성된 제어 게이트 전극과, 상기 제어 게이트 전극과 상기 전하 축적층 사이에 형성되며, 금속 산화물을 갖는 제2 절연막을 구비하고, 상기 불휘발성 메모리 셀의 채널 폭 방향의 단면에서, 인접하는 전하 축적층 사이의 상기 제2 절연막은, 상기 전하 축적층의 상면 상의 상기 제2 절연막보다도 산소 조성이 큰 금속 산화물로 이루어지는 제1 영역을 포함하는 것을 특징으로 한다.
본 발명에 따른 다른 반도체 장치는, 반도체 기판과, 상기 반도체 기판 상에 형성된 복수의 불휘발성 메모리 셀을 구비하여 이루어지는 반도체 장치로서, 상기 반도체 기판 상에 형성된 제1 절연막과, 상기 제1 절연막 상에 형성된 전하 축적층과, 상기 전하 축적층의 상방에 형성된 제어 게이트 전극과, 상기 제어 게이트 전극과 상기 전하 축적층 사이에 형성되며, 금속 산화물을 갖는 제2 절연막을 구비하고, 상기 불휘발성 메모리 셀의 채널 길이 방향의 단면에서, 상기 전하 축적층의 단부와 상기 제어 게이트의 단부 사이의 상기 제2 절연막은, 상기 전하 축적층의 중앙부와 상기 제어 게이트의 중앙부 사이의 상기 제2 절연막보다도, 산소 농도가 높은 영역을 포함하는 것을 특징으로 한다.
본 발명에 따른 다른 반도체 장치는, 반도체 기판과, 상기 반도체 기판 상에 형성된 복수의 불휘발성 메모리 셀을 구비하여 이루어지는 반도체 장치로서, 상기 반도체 기판 상에 형성된 제1 절연막과, 상기 제1 절연막 상에 형성된 전하 축적층과, 상기 전하 축적층의 상방에 형성된 제어 게이트 전극과, 상기 제어 게이트 전극과 상기 전하 축적층 사이에 형성되며, 2종류 이상의 금속을 포함하는 금속 산화물을 갖는 제2 절연막을 구비하고, 상기 불휘발성 메모리 셀의 채널 길이 방향의 단면에서, 상기 전하 축적층의 단부와 상기 제어 게이트의 단부 사이의 상기 제2 절연막은, 상기 전하 축적층의 중앙부와 상기 제어 게이트의 중앙부 사이의 상기 제2 절연막보다도, 전하 트랩 준위 밀도가 낮은 영역을 포함하는 것을 특징으로 한다.
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
(제1 실시예)
도 1 및 도 2는, 각각, 본 실시예의 제1 및 제2 불휘발성 메모리 셀의 워드선 방향(채널 폭 방향)의 단면도이다. 도면에서, 참조 부호 100은 반도체 기판, 참조 부호 101은 터널 절연막, 참조 부호 102는 부유 게이트 전극, 참조 부호 103은 STI(Shallow Trench Isolation)를 위한 소자 분리 절연막, 참조 부호 104(1041, 1042, 1043)는 게이트 전극간 절연막(이하, 간단하게 전극간 절연막이라고 함), 참조 부호 105는 제어 게이트 전극을 나타내고 있다.
도 1의 전극간 절연막(104)은, 제1 전극간 절연막(1041)과 제2 전극간 절연막(1042)을 구비하고 있다. 제1 전극간 절연막(1041)은, 인접하는 부유 게이트 전극(102) 사이의 영역에 형성되어 있다. 제2 전극간 절연막(1042)은, 다른 영역(여기서는, 부유 게이트 전극(102)의 상면 및 상부 측면) 상에 형성되어 있다.
제1 전극간 절연막(1041)의 유전률 ε1은, 제2 전극간 절연막(1042)의 유전률 ε2보다도 작다. 상기 유전률의 대소 관계(ε1<ε2)는, 예를 들면, 제1 및 제2 전극간 절연막(1041, 1042)의 조성 또는 상을 변화시킴으로써, 실현된다. 여기서, 조성이란, 대상으로 하고 있는 물질을 구성하고 있는 1군의 성분(원소, 화합물 등), 및 그들의 양적 관계를 말한다. 구체적으로는, 제1 및 제2 전극간 절연막(1041, 1042)의 첨가 원소나 주성분의 원소(조성 원소)를 변화시킨다. 또한, 상이란, 물질 을 구성하는 성분끼리의 화학적인 결합력, 결합 거리, 결합 각도 등으로 규정되는 물질의 상태를 말한다.
첨가 원소를 변화시키는 예로서는, 제1 전극간 절연막(1041) 내에는 저유전률로 되는 원소를 첨가하거나(예를 들면, 알루미나를 갖는 전극간 절연막 내에의 실리콘 원소의 첨가), 또는, 제2 전극간 절연막(1042) 내에는 고유전률로 되는 원소를 첨가하는 것(예를 들면, 알루미나를 갖는 전극간 절연막 내에의 하프늄 원소의 첨가)을 들 수 있다.
또한, 조성 원소를 변화시키는 예로서, 전극간 절연막(104)으로서 복수의 금속 원소를 포함하는 다원계 금속 산화물을 이용하여, 제1 전극간 절연막(1041)이 제2 전극간 절연막(1042)보다도 저유전률로 되도록 하는 것(예를 들면, 하프늄 알루미네이트를 갖는 전극간 절연막의 경우에는, 제1 전극간 절연막(1041)의 알루미늄 함유율을 늘리고 하프늄 함유율을 줄이는 것)을 들 수 있다.
그런데, 배경 기술의 항에서 설명한 바와 같이, 커플링비를 원하는 값으로 유지하면서, 가로 방향의 치수를 축소해 가면, 부유 게이트 전극의 형태가 점점 세로가 길어져, 메모리 셀 형상의 가공 형성이 어렵게 되어 동작 특성의 변동이나, 인접 메모리 셀간의 기생 전기 용량이 증대된다.
본원 발명자들은, 상기 문제를 해결하는 수단으로서, 전극간 절연막으로서 고유전률 절연물을 이용하는 것을 생각하였다. 그러나, 전극간 절연막의 유전률을 올리면, 원하는 전기 용량을 얻기 위해서는 물리막 두께가 두꺼워지기 때문에, 도 27에 도시한 바와 같이, 원하는 부유 게이트 전극 FG와 제어 게이트 전극 CG 사이의 전기 용량(전극간 절연막 용량) C1을 확보하면, 인접하는 부유 게이트 전극 FG 사이의 기생 용량 C2가 증대되게 되어, 인접 셀간 간섭에 의한 메모리 오동작을 회피할 수 없는 것이, 본원 발명자들의 검토에 의해 판명되었다. 또한, 도 27에서，AA는 활성 영역(반도체 기판), STI는 쉘로우 트렌치에 의한 소자 분리를 위한 소자 분리 절연막, IPD는 전극간 절연막을 나타내고 있다.
이에 대하여, 인접하는 부유 게이트 전극(102) 사이의 유전률이 상대적으로 작은, 실시예의 전극간 절연막(104)(1041, 1042)을 이용하면, 전극간 절연막 용량 C1을 확보하면서, 인접하는 부유 게이트 전극(102) 사이의 기생 용량을 저감할 수 있다. 이에 의해, 커플링비를 원하는 값으로 유지하면서, 가로 방향의 치수를 축소하여도, 인접 셀간 간섭에 의한 메모리 오동작을 회피할 수 있게 된다. 또한, 상기 커플링비는, 도 27에 도시된 용량 Cipd, Ctnl을 이용하여, Cipd/(Ctnl+Cipd)로 공급된다.
또한, 부유 게이트 전극(102)의 측면의 전극간 절연막(1041)을 저유전률화함으로써, 부유 게이트 전극(102)의 측면에서의 전극간 절연막(1041)의 물리막 두께를 얇게 할 수 있다. 이에 의해, 인접 메모리 셀의 전극간 절연막(104)에 의해 형성되는 홈의 깊이를 낮추어, 충분한 길이의 제어 게이트 전극(105)을 홈 내에 매립할 수 있어, 전기력선의 실드 효과에 의한 기생 용량의 저하도 가능하게 된다.
도 2의 전극간 절연막(104)은, 제1 전극간 절연막(1041)과 제2 전극간 절연막(1042)과 제3 전극간 절연막(1043)을 구비하고 있다. 제1 전극간 절연막(1041)은, 인접하는 부유 게이트 전극(102) 사이의 영역에 형성되어 있다. 제2 전극간 절연막(1042)은 부유 게이트 전극(102)의 상면 및 그 주위에 형성되어 있다. 제3 전극간 절연막(1043)은, 다른 영역(여기서는, 부유 게이트 전극(102)의 상부 측면) 상에 형성되어 있다. 다시 말하면, 제3 전극간 절연막(1043)은, 제1 전극간 절연막(1041)과 제2 전극간 절연막(1042) 사이의, 부유 게이트 전극(102)의 측면에 형성되어 있다.
제1 전극간 절연막(1041)의 유전률 ε1은, 제2 전극간 절연막(1042)의 유전률 ε2보다도 작고, 제3 전극간 절연막(1043)의 유전률 ε3은, 유전률 ε1보다도 크고 또한 유전률 ε2보다도 작다(ε1<ε3<ε2). 이에 의해, 전기력선의 돌아들어감에 의한 인접하는 부유 게이트 전극(102) 사이의 기생 용량이 보다 저감되어, 상기 효과는 한층 더 현저해진다.
또한, 부유 게이트 전극(102)의 측면의 전극간 절연막(1041, 1043)을 저유전률화함으로써, 부유 게이트 전극(102)의 측면에서의 전극간 절연막(1041, 1043)의 물리막 두께를 얇게 할 수 있다. 이에 의해, 인접 메모리 셀의 전극간 절연막(104)에 의해 형성되는 홈의 간격을 넓혀, 충분한 길이의 제어 게이트 전극(105) 을 홈 내에 매립할 수 있어, 전기력선의 실드 효과에 의한 기생 용량의 저하도 가능하게 된다.
또한, 도 1 및 도 2에서는, 단층의 전극간 절연막의 경우를 도시하였지만, 재료가 서로 다른 복수의 절연막이 적층되어 이루어지는 다층의 전극간 절연막의 경우라도, 실시예의 효과를 얻을 수 있다. 특히, 하층측이 고유전률의 절연막인 경우에, 하층측에 본 실시예를 적용하는 것은 유효하다.
또한, 도 1 및 도 2에서는, 인접하는 부유 게이트 전극 사이의 전극간 절연막의 전체가, 부유 게이트 전극의 상면 상의 전극간 절연막보다도 저유전률로 되어 있는 경우를 나타냈지만, 인접하는 부유 게이트 전극 사이의 전극간 절연막의 일부가, 부유 게이트 전극의 상면 상의 전극간 절연막보다도 저유전률로 되어 있는 경우라도, 전술한 실시예의 효과는 얻을 수는 있다. 또한, 인접하는 부유 게이트 전극 사이 이외의 일부의 전극간 절연막이 저유전률로 되어 있어도, 전술한 실시예의 효과를 얻을 수 있다.
다음으로, 도 3∼도 9를 이용하여, 실시예의 불휘발성 메모리 셀(도 1)의 제1 제조 방법을 설명한다. 도 3∼도 9에서, 좌측은 비트선 방향(채널 길이 방향)의 단면도, 우측은 워드선 방향(채널 폭 방향)의 단면도를 도시하고 있다.
우선, 도 3에 도시한 바와 같이, 원하는 불순물을 도핑한 반도체 기판(여기서는 실리콘 기판)(100)의 표면에, 두께 6㎚의 터널 절연막(여기서는 터널 산화막)(101)을 열 산화법으로 형성하고, 그 후, 부유 게이트 전극으로 되는 두께 100㎚의 인 도프의 다결정 실리콘층(102), 소자 분리 가공을 위한 마스크재(200)를 순 차적으로 CVD(Chemical Vapor Deposition)법으로 퇴적하였다. 다음으로, 제1 레지스트 마스크(도시 생략)를 이용한 RIE(Reactive Ion Etching)법에 의해, 마스크재(200), 다결정 실리콘층(102), 터널 절연막(101)을 순차적으로 에칭 가공하고, 또한 반도체 기판(100)의 노출 영역을 에칭하여, 깊이 100㎚의 소자 분리홈(201)을 형성하였다. 이 때, 소자 분리홈(201)의 폭 및 다결정 실리콘층(102)의 폭은，모두 약 50㎚로 하였다.
다음으로, 도 4에 도시한 바와 같이, 전체 면에 소자 분리 절연막(여기서는 실리콘 산화막)(103)을 퇴적하여, 소자 분리홈(201)을 완전히 매립하고, 그 후, 표면 부분의 소자 분리 절연막(103)을 CMP(Chemical Mechanical Polish)법으로 제거하여, 표면을 평탄화하였다. 이 때, 마스크재(200)를 노출시켰다.
다음으로, 도 5에 도시한 바와 같이, 노출된 마스크재(200)를 화학 약액 등으로 선택적으로 에칭 제거하고, 또한, 소자 분리 절연막(103)의 노출 표면을 희불산 용액을 이용하여 에칭 제거함으로써, 다결정 실리콘층(102)의 측벽면(202)을 노출시켰다. 측벽면(202)의 높이는 50㎚로 하였다.
다음으로, 도 6에 도시한 바와 같이, 기판 전체를 알루미늄의 질산 용액에 침지하여, 소자 분리 절연막(103)의 표층 10㎚ 정도의 영역(203)에, 알루미늄 원소를 1×1015atoms/㎝-2 정도의 농도로 스며들게 하였다. 다음으로, 가열 처리에 의해 소자 분리 절연막(103) 내의 수분을 증발시키고, 그 후, 전체 면에 전극간 절연막으로 되는 두께 20㎚의 하프니아막(104a)을 CVD법으로 퇴적하였다.
다음으로, 도 7에 도시한 바와 같이, 900℃ 정도의 산화 분위기 어닐링을 행하여, 인접하는 부유 게이트 전극(102) 사이의 하프니아막(104a) 내에 알루미늄 원소를 열 확산시켜, 인접하는 부유 게이트 전극(102) 사이의 하프니아막(104a)을 하프늄 알루미네이트막(104a')으로 변환하였다. 하프늄 알루미네이트막(104a')은 도 1의 제1 전극간 절연막(1041)에 상당하고, 하프니아막(104a)은 도 1의 제2 전극간 절연막(1042)에 상당한다.
다음으로, 도 8에 도시한 바와 같이, 제어 게이트 전극으로 되는 도전층(105)을 형성한다. 여기서는, 도전층(105)으로서, 다결정 실리콘층과 텅스텐 실리사이드층으로 이루어지는 두께 100㎚의 2층 구조의 도전층을 이용하였다. 상기 다결정 실리콘층, 상기 텅스텐 실리사이드층은, 예를 들면, 순차적으로 CVD법으로 형성한다. 다음으로, 도전층(105) 상에, RIE의 마스크재로 되는 실리콘 질화막(106)을 CVD법으로 퇴적하고, 그 후, 상기 제1 레지스트 마스크와 직교하는 패턴을 갖는 제2 레지스트 마스크(도시 생략)를 이용한 RIE법에 의해, 실리콘 질화막(마스크재)(106), 도전층(105), 전극간 절연막(104)(104a, 104a'), 다결정 실리콘층(102)을 순차적으로 에칭 가공하여, 부유 게이트 전극(102), 제어 게이트 전극(105)을 형성하였다. 이 때, 부유 게이트 전극(102)의 폭 및 간격은，모두 약 50㎚로 하였다.
다음으로, 도 9에 도시한 바와 같이, 부유 게이트 전극(102) 및 제어 게이트 전극(105)의 측벽에, 열 산화법과 CVD법을 조합하여 두께 10㎚ 정도의 게이트 측벽 산화막(107)을 형성하고, 그 후, 이온 주입법을 행하고, 또한, 열 어닐링을 행함으로써, 불순물 확산층(소스/드레인 영역)(108)을 형성하였다. 다음으로，CVD법 등을 이용하여 층간 절연막(109)을 형성하고, 또한, 공지의 기술을 이용하여 배선층 등(도시 생략)을 형성하여, 불휘발성 메모리 셀을 완성시켰다.
제1 제조 방법에 의해, 인접하는 부유 게이트 전극(102) 사이의 전극간 절연막(104a')이 다른 부분의 전극간 절연막(104a)보다도 유전률이 낮은, 전극간 절연막(104)을 실현할 수 있다.
또한, 본 제조 방법에서는, 용액에 침지하여 저유전률로 되는 원소의 공급원을 형성하였지만, 물론 다른 방법이어도 된다. 또한, 전극간 절연막에의 저유전률로 되는 원소의 도입은, 열 확산에 한하지 않는다. 또한, 본 제조 방법에서는，하프니아막에 알루미늄 원소를 도입하는 예를 나타냈지만, ε1<ε2가 실현된다면, 다른 원소를 도입하거나, 혹은, 다른 막과 다른 원소와의 조합에서도, 마찬가지의 효과가 얻어진다.
도 10 및 도 11은 제2 제조 방법을 도시하는 단면도이다. 도 10 및 도 11은, 각각, 제1 제조 방법의 도 6 및 도 7의 우측에 도시한 단면도에 상당한다.
우선, 제1 제조 방법과 마찬가지로, 도 3∼도 5까지의 공정을 행한다.
다음으로, 도 10에 도시한 바와 같이, 전체 면에 전극간 절연막으로 되는 두께 10㎚의 실리콘 산질화막(104b)을 CVD법으로 퇴적하였다. 다음으로, 전체 면에 입사 각도 30° 정도, 도우즈량 1×1015atoms/㎝2 정도의 조건에서, 알루미늄 원 소(210)의 이온 주입을 행함으로써, 부유 게이트 전극(102)의 상면 상의 실리콘 산질화막(104b), 부유 게이트 전극(102)의 측면 상의 실리콘 산질화막(104b), 및, 인접하는 부유 게이트 전극(102) 사이의 실리콘 산질화막(104b) 내에, 알루미늄 원소를 도입하였다.
다음으로, 도 11에 도시한 바와 같이, 900℃ 정도의 산화 분위기 어닐링을 행함으로써, 실리콘 산질화막(104b)을 질소 함유 알루미늄 실리케이트막(104b', 104b'', 104b''')으로 변환하였다. 질소 함유 알루미늄 실리케이트막(104b', 104b'', 104b''')은, 각각, 도 2의 전극간 절연막(1041, 1042, 1043)에 상당한다. 그 후는, 제1 제조 방법과 마찬가지의 공지의 기술을 이용하여, 불휘발성 메모리 셀을 완성시켰다.
제2 제조 방법에 의해, 전극간 절연막의 유전률은, 실리콘 산질화막(104b)의 알루미늄 함유율에 따라서, 부유 게이트 전극(102)의 상면 상의 질소 함유 알루미늄 실리케이트막(104b'')이 가장 높고, 다음이 부유 게이트 전극(102)의 상부 측면의 질소 함유 알루미늄 실리케이트막(104b'''), 그리고, 인접 부유 게이트 전극 사이의 질소 함유 알루미늄 실리케이트막(104b')이 가장 낮게 되었다.
또한, 본 방법에서는, 경사 이온 주입법으로 고유전률로 되는 원소를 도입하였지만, 물론 다른 방법이어도 된다. 또한, 전극간 절연막의 형성 후에 고유전률로 되는 원소를 도입하였지만, 전극간 절연막의 성막 중에 원소 도입하는 것도 가능하다. 또한, 본 방법에서는, 실리콘 산질화막에 알루미늄 원소를 도입하는 예를 설명하였지만, ε1<ε3<ε2가 실현된다면, 다른 원소를 도입하거나, 혹은, 다른 막과 다른 원소와의 조합에서도, 마찬가지의 효과가 얻어진다.
도 12 및 도 13은 제3 제조 방법을 도시하는 단면도이다. 도 12 및 도 13은, 각각, 제1 제조 방법의 도 6 및 도 7의 우측에 도시한 단면도에 상당한다.
우선, 제1 제조 방법과 마찬가지로, 도 3∼도 5까지의 공정을 행한다.
다음으로, 도 12에 도시한 바와 같이, 전체 면에 전극간 절연막으로 되는 두께 20㎚의 하프늄 알루미네이트막(104c)을 ALD(Atomic Layer Deposition)법으로 퇴적하였다. 금속 소스 가스에는, 고분자의 테트라키스에틸메틸아미노하프늄(고분자 소스 가스)(221)과 저분자의 트리메틸알루미늄(저분자 소스 가스)(222)을 이용하고, 산소 소스 가스에는 수증기를 이용하였다. 이 때, 고분자 소스 가스(221)는 인접하는 부유 게이트 전극(102) 사이의 영역에 들어가기 어렵기 때문에, 이 영역에의 고분자 소스 가스(221) 공급은 억제된다.
다음으로, 도 13에 도시한 바와 같이, 900℃ 정도의 가열 처리에 의해, 하프늄 알루미네이트막(104c)을 치밀화하여, 고품질의 하프늄 알루미네이트막(104c', 104c'', 104c''')으로 변환하였다. 하프늄 알루미네이트막(104c', 104c'', 104c''')은, 각각, 도 2의 전극간 절연막(1041, 1042, 1043)에 상당한다. 그 후는, 제1 제조 방법과 마찬가지로 공지의 기술을 이용하여, 불휘발성 메모리 셀을 완성시켰다.
제3 제조 방법에 의해, 전극간 절연막의 유전률은, 하프늄 알루미네이트 막(104c)의 하프늄 함유율에 따라서, 부유 게이트 전극 상면의 하프늄 알루미네이트막(104c'')이 가장 높고, 다음이 부유 게이트 전극 측면의 하프늄 알루미네이트막(104c'''), 그리고 인접 부유 게이트 전극 사이의 하프늄 알루미네이트막(104c')이 가장 낮게 되었다.
또한, 본 방법에서는，ALD법으로 전극간 절연막을 퇴적하였지만, 물론 다른 방법이어도 된다. 또한, 본 방법에서는，하프늄 알루미네이트막의 예를 설명하였지만, 다른 소스 가스(금속)의 조합이어도 되고, 저유전률로 되는 금속의 소스 가스로서 저분자의 것을 선택하고, 고유전률로 되는 금속의 소스 가스로서 고분자의 것을 선택하면, 마찬가지의 효과를 얻을 수 있다. 또한, 금속 원소는 3종류 이상의 경우라도 적용할 수 있다. 또한, 분자량에 상관없이, 기상 중의 이송 효율이 서로 다른 소스 가스를 이용해도, 마찬가지의 효과가 얻어진다.
(제2 실시예)
도 14 및 도 15는, 각각, 본 실시예의 제1 및 제2 불휘발성 메모리 셀의 워드선 방향(채널 폭 방향)의 단면도이다. 또한，앞서 설명한 도면과 동일 부호는 동일 부분을 나타내어, 상세한 설명은 생략한다.
도 14의 전극간 절연막(204)은, 금속 산화물을 갖는 제1 및 제2 전극간 절연막(2041, 2042)을 구비하고 있다. 제1 전극간 절연막(2041)은, 인접하는 부유 게이트 전극(102) 사이의 영역에 형성되어 있다. 제2 전극간 절연막(2042)은, 다른 영역(여기서는, 부유 게이트 전극(102)의 상면 및 상부 측면) 상에 형성되어 있다.
제1 전극간 절연막(2041)의 산소 조성비 r1은, 제2 전극간 절연막(2042)의 산소 조성비 r2보다도 크다. 상기 산소 조성비의 대소 관계(r1>r2)는, 예를 들면, 전극간 절연막으로 되는 금속 산화물막을 성막한 후에, 인접하는 부유 게이트 전극(102) 사이의 금속 산화물막 내에 산소를 공급하거나, 또는, 부유 게이트 전극(102)의 상면 및 부유 게이트 전극의 상부 측면 상의 금속 산화물막 내에 금속을 공급함으로써, 실현된다. 혹은, 인접하는 부유 게이트 전극(102) 사이의 금속 산화물막 내의 금속 농도를 내리거나, 또는, 부유 게이트 전극(102)의 상면 및 부유 게이트 전극(102)의 상부 측면 상의 금속 산화물막의 산소 농도를 내림으로써, 실현된다.
그런데, 고유전률 절연물은, 인가 전계가 약한 경우라도 호핑 전도로 생각되는 절연물 내의 전하 이동이 발생하기 쉽다. 이 때문에, 도 28에 도시한 바와 같이, 전극간 절연막으로서 고유전률 절연물을 이용한 경우, 인접하는 부유 게이트 전극 사이에서 전하(도 28에서는 전자)의 이동이 발생하게 되어, 메모리 셀의 전하 유지 특성이 저하되고, 그 결과로서, 메모리 오동작이 발생하는 것이, 본원 발명자들의 검토에 의해 판명되었다.
또한, 고유전률 절연물은, 전하의 포획/방출(소위 트랩/디트랩)이 발생하기 쉽다. 이 때문에, 도 29에 도시한 바와 같이, 고전계가 인가되는 부유 게이트 전극과 제어 게이트 전극의 단부가 대향하는 영역에서, 전하(도 29에서는 전자)의 트랩/디트랩이 현저하게 발생하게 되어, 메모리 셀의 임계값 변동에 의한 메모리 오 동작이 발생하는 것이, 본원 발명자들의 검토에 의해 판명되었다.
그러나, 본 실시예의 경우, r1>r2를 만족하는 전극간 절연막(204)(2041, 2042)을 형성함으로써, 부유 게이트 전극(102)과 제어 게이트 전극(105) 사이에 고전계가 인가되었을 때의, 누설 전류 억제 및 절연 파괴 내압 향상을 실현하면서, 인접하는 부유 게이트 전극(102) 사이의 전하 이동을 저감하여, 셀의 전하 유지 특성을 확보할 수 있다.
즉, 산소 조성비가 높은 금속 산화물막을 갖는 제1 전극간 절연막(2041)의 트랩 준위 기인의 저전계 누설 전류가 억제되기 때문에, 인접하는 부유 게이트 전극(102) 사이의 제1 전극간 절연막(2041) 내에서의 전하 이동은 발생하지 않게 된다.
한편, 산소 조성비가 낮은 금속 산화물막을 갖는 제2 전극간 절연막(2042)에 고전계가 인가되면, 주입 전하는 금속 산화물막 내에 포획되기 때문에, 누설 전류는 억제되고, 절연 파괴 내압은 향상된다.
또한, 인접하는 부유 게이트 전극 사이의 전극간 절연막 내에서의 전하 이동을 억제하기 위해서는, 인접하는 부유 게이트 전극 사이의 영역의 일부분을 저트랩 준위 밀도로 하면 되므로, 예를 들면, 도 15에 도시한 바와 같이, 인접하는 부유 게이트 전극(102) 사이의 전극간 절연막(204) 중, 부유 게이트 전극(102)의 측면의 부분(2043)의 산소 조성비를 조금 낮게 해 두면, 전극간 절연막(204)의 고전계 내성 확보와 인접 부유 게이트 전극 사이의 전하 이동 저감의 양립을, 용이하게 실현할 수 있게 된다.
또한, 도 14 및 도 15에서는, 단층의 전극간 절연막의 경우를 나타냈지만, 재료가 서로 다른 복수의 절연막이 적층되어 이루어지는 다층의 전극간 절연막인 경우라도, 실시예의 효과를 얻을 수 있다. 적층의 전극간 절연막의 경우, 막 내 트랩 준위 기인의 저전계 누설 전류가 흐르기 어려운 실리콘 산화막 등의 고품질의 절연막은 하측에 있으면 된다.
또한, 도 14 및 도 15에서는, 인접하는 부유 게이트 전극 사이의 전극간 절연막의 전체가, 부유 게이트 전극의 상면 상의 전극간 절연막보다도 고산소 조성비로 되어 있는 경우를 나타냈지만, 인접하는 부유 게이트 전극 사이의 전극간 절연막의 일부가, 부유 게이트 전극의 상면 상의 전극간 절연막보다도 고산소 조성비로 되어 있는 경우라도, 전술한 실시예의 효과는 얻을 수는 있다. 또한, 인접하는 부유 게이트 전극 사이 이외의 일부의 전극간 절연막이 저산소 조성비로 되어 있어도, 전술한 실시예의 효과를 얻을 수 있다.
도 16 및 도 17을 이용하여, 실시예의 불휘발성 메모리 셀(도 14)의 제1 제조 방법을 설명한다. 도 16 및 도 17은, 워드선 방향(채널 폭 방향)의 단면도를 도시하고 있다.
우선, 제1 실시예의 도 3∼도 5까지의 공정을 행한다.
다음으로, 도 16에 도시한 바와 같이, 기판 전체를 수용액에 침지하여, 실리콘 산화막을 갖는 소자 분리 절연막(103)의 표층 영역(103s)(두께는 1원자층 이상, 100㎚ 정도 이하)에, 수분을 1% 정도의 농도로 스며들게 하였다. 다음으로, 전체 면에 전극간 절연막으로 되는 두께 20㎚의 하프늄 실리케이트막(204a)을 ALD법으로 퇴적하였다. 퇴적 온도는, 300℃ 정도의 저온에서 행하여, 소자 분리 절연막(103)의 표층 영역(103s)에 수분이 잔류하도록 하였다.
다음으로，900℃ 정도의 가열 처리에 의해, 인접하는 부유 게이트 전극(102) 사이의 하프늄 실리케이트막(204a) 내에, 소자 분리 절연막(103)의 표층 영역(103s) 내의 수분을 열 확산시킨다. 이에 의해, 인접하는 부유 게이트 전극(102) 사이의 하프늄 실리케이트막(204a)은, 도 17에 도시한 바와 같이, 고산소 조성비의 하프늄 실리케이트막(204a')으로 변환된다.
하프늄 실리케이트막(204a')은 도 14의 제1 전극간 절연막(2041)에 상당하고, 하프늄 실리케이트막(204a)은 도 14의 제2 전극간 절연막(2042)에 상당한다. 그 후는, 제1 실시예와 마찬가지로 공지의 기술을 이용하여, 불휘발성 메모리 셀을 완성시켰다.
제1 제조 방법에 의해, 인접하는 부유 게이트 전극(102) 사이의 전극간 절연막(204a')이 다른 부분의 전극간 절연막(204a)보다도 산소 조성비가 높은, 전극간 절연막(204)을 실현할 수 있었다.
또한, 본 방법에서는, 수분을 산소 공급종으로 하여, 수용액에 침지하여 산소 공급원을 형성하였다. 그러나, 물론, 산소 공급종은 수분에 한하지 않고, 또한, 산소 공급원의 형성 방법은 다른 방법이어도 된다. 예를 들면, 제어 게이트 전극과 부유 게이트 전극의 가공 공정(도 8의 공정) 후에, 제어 게이트 전극과 부유 게이트 전극으로 피복되어 있지 않은 소자 분리 절연막의 노출부로부터 소자 분리 절연막(예를 들면 실리콘 산화막) 내를 통과하여, 산소 가스 등을 열 확산시킴으로써, 인접하는 부유 게이트 전극 사이의 전극간 절연막 내에 공급시켜도 된다. 또한, 전극간 절연막에의 산소의 도입은, 열 확산에 한하지 않는다. 또한, 본 방법에서는，하프늄 실리케이트막의 예를 나타냈지만, 다른 금속 산화물막에서도 마찬가지의 효과가 얻어진다.
도 18 및 도 19는 제2 제조 방법을 도시하는 단면도이다.
우선, 제1 실시예의 도 3∼도 5까지의 공정을 행한다. 단, 부유 게이트 전극으로 되는 인 도프의 다결정 실리콘층(102)에는, 미리 이온 주입법 등에 의해 알루미늄이 1% 정도 도입되어 있다.
다음으로, 도 18에 도시한 바와 같이, 전체 면에 전극간 절연막으로 되는 두께 20㎚의 알루미나막(204b)을 ALD법으로 퇴적하였다.
다음으로，900℃ 정도의 가열 처리에 의해, 부유 게이트 전극(102)의 상면 및 측면 상의 알루미나막(204b) 내에, 다결정 실리콘층(102) 내의 알루미늄을 열 확산시킴으로써, 부유 게이트 전극(102)의 상면 및 측면 상의 알루미나(204b)를, 도 19에 도시한 바와 같이, 저산소 조성비의 알루미나막(204b')으로 변환한다.
알루미나막(204b, 204b')은, 각각, 도 14의 제1 전극간 절연막(2041, 2042)에 상당한다. 그 후는, 제1 실시예와 마찬가지로 공지의 기술을 이용하여, 불휘발 성 메모리 셀을 완성시켰다.
제2 제조 방법에 의해, 부유 게이트 전극(102)의 상면 및 측면 상의 전극간 절연막(204b')이, 다른 부분 전극간 절연막(204b)보다도 저산소 조성비의 전극간 절연막(204)을 실현할 수 있었다.
또한, 본 방법에서는, 부유 게이트 전극으로 되는 다결정 실리콘층을 알루미늄 공급원으로 하였지만, 물론, 이에 한하지 않는다. 또한, 상기 다결정 실리콘층에의 알루미늄의 도입은 이온 주입에 한하지 않고, 전극간 절연막에의 알루미늄의 도입은 열 확산에 한하지 않는다.
또한, 본 방법에서는, 알루미나막의 예를 나타냈지만, 다른 금속 산화물막에서도 마찬가지의 효과가 얻어진다. 또한, 금속 산화물막을 구성하는 금속과는 다른 종류의 금속을 도입하여, 부분적으로 저산소 조성비로 하여도, 실시예의 효과는 얻어진다.
또한, 제1 제조 방법과 제2 제조 방법을 조합함으로써, 도 15에 도시한 산소조성비를 갖는 전극간 절연막(204)(2041, 2042, 2043)을 형성할 수 있다.
도 20 및 도 21은 제3 제조 방법을 도시하는 단면도이다.
우선, 제1 실시예의 도 3∼도 5까지의 공정을 행한다.
다음으로, 도 20에 도시한 바와 같이, 전체 면에 전극간 절연막으로 되는 두께 20㎚의 알루미나막(204c)을 CVD법으로 퇴적하였다. 그 후, 전체 면에 입사 각도 30° 정도, 도우즈량 1×1015atoms/㎝2 정도의 조건에서 알루미늄 원소(210)의 이 온 주입을 행함으로써, 부유 게이트 전극(102)의 상면 상 및 측면 상의 알루미나막(204c), 및, 인접하는 부유 게이트 전극(102) 사이의 알루미나막(204c) 내에 알루미늄 원소를 도입하였다.
다음으로，900℃ 정도의 가열 처리를 행함으로써, 도입된 알루미늄 원소를, 알루미나막(204c)의 네트워크 구조 내에 결합시켰다. 이에 의해, 도 21에 도시한 바와 같이, 알루미나막(204c)은 알루미늄 함유 알루미나막(204c', 204c'', 204c''')으로 변환되었다. 알루미늄 함유 알루미나막(204c', 204c'', 204c''')은, 각각, 도 15의 전극간 절연막(2041, 2042, 2043)에 상당한다. 그 후는, 공지의 기술을 이용하여, 불휘발성 메모리 셀을 완성시켰다.
제3 제조 방법에 의해, 전극간 절연막의 산소 조성비는 알루미늄 함유율에 따라서, 부유 게이트 전극(102)의 상면 상의 알루미늄 함유 알루미나막(204c'')이 가장 낮고, 다음이 부유 게이트 전극(102)의 상부 측면 상의 알루미늄 함유 알루미나막(204c'''), 그리고, 인접하는 부유 게이트 전극(102) 사이의 알루미늄 함유 알루미나막(204c')이 가장 높게 되었다.
또한, 본 방법에서는, 경사 이온 주입법으로 금속 원소를 도입하였지만, 물론 다른 방법이어도 된다. 또한, 본 방법에서는, 알루미나막에 알루미늄 원소를 도입하는 예를 설명하였지만, 다른 절연막 재료이어도 마찬가지의 효과가 얻어진다. 또한, 금속 산화물막을 구성하는 금속과는 다른 종류의 금속을 도입하여, 부분적으로 저산소 조성비로 하여도, 실시예의 효과는 얻어진다.
(제3 실시예)
도 22는 본 실시예의 불휘발성 메모리 셀의 비트선 방향(채널 길이 방향)의 단면도이다.
도 22의 전극간 절연막(301)은, 예를 들면, 금속 산화물을 갖는 제1 및 제2 전극간 절연막(3011, 3012)을 구비하고 있다. 제2 전극간 절연막(3012)은 제1 전극간 절연막(3011)의 측면 상에 형성되어 있다. 다시 말하면, 전극간 절연막(301)은, 중앙부의 영역이 제1 전극간 절연막(3011)이며, 제어/부유 게이트 전극 단부의 영역이 제2 전극간 절연막(3012)으로 되어 있다.
제1 전극간 절연막(3011)의 산소 조성비(산소 농도)는, 제2 전극간 절연막(3012)의 산소 조성비(산소 농도)보다도 낮다. 이러한 산소 조성비(산소 농도)를 갖는 제1 및 제2 전극간 절연막(3011, 3012)은, 제어/부유 게이트 전극의 가공 후에, 제어/부유 게이트 전극 단부의 영역에 산소를 상대적으로 많이 공급함으로써, 실현된다.
도 22의 전극간 절연막(301)은, 예를 들면, 복수의 금속 원소를 포함하는 다원계 금속 산화물을 갖는 전극간 절연막(3011, 3012)을 구비하고 있어도 상관없다. 이 경우, 제1 전극간 절연막(3011)의 전하 트랩 준위 밀도는, 제2 전극간 절연막(3012)의 전하 트랩 준위 밀도보다도 크게 한다. 이러한 전하 트랩 준위 밀도의 분포를 갖는 제1 및 제2 전극간 절연막(3011, 3012)은, 금속 원소의 조성비를 영역에 따라 변화시켜, 제어/부유 게이트 전극 단부의 영역이 중앙부의 영역보다도 저전하 트랩 준위 밀도로 되도록 함으로써, 실현된다. 예를 들면, 하프늄 알루미네이트를 갖는 전극간 절연막의 경우에, 제어/부유 게이트 전극 단부의 영역의 알루미늄 함유율을 늘리고 하프늄 함유율을 줄이면, 제어/부유 게이트 전극 단부 영역의 전하 트랩 준위 밀도가 중앙부 영역보다도 낮아진다. 이 전하 트랩 준위 밀도 분포는, 산소 결손의 밀도 분포에 대응하고 있다. 즉, 전하 트랩 준위 밀도가 낮을수록, 산소 결손이 낮아, 산소 조성비는 높아지게 된다. 이 대응 관계는, 본 발명자 등이 실험에서 발견한 신규의 사실이다.
이러한 전극간 절연막(301)(3011, 3012)을 형성함으로써, 부유 게이트 전극(102)과 제어 게이트 전극(105) 사이에 고전계가 인가되었을 때의, 누설 전류 억제 및 절연 파괴 내압 향상을 실현하면서, 제어/부유 게이트 전극 단부의 전하 트랩/디트랩에 의한 셀 임계값 변동을 저감하여, 메모리 오작동을 회피할 수 있다.
즉, 산소 조성비가 낮은 금속 산화물막을 갖는 중앙부 영역의 제1 전극간 절연막(3011)에 고전계가 인가되면, 주입 전하는 상기 금속 산화물막 내에 포획되므로, 누설 전류는 억제되고, 절연 파괴 내압은 향상된다.
한편, 제어/부유 게이트 전극 단부의 영역은 전극 형상 기인으로 전계 강도가 증대되어 있어 전하 트랩/디트랩 현상이 현저하게 되지만, 산소 조성비가 높은 금속 산화물막은 그 막 내의 전하 트랩 준위 밀도가 낮으므로, 전하 트랩/디트랩에 의한 셀 임계값 변동은, 충분히 무시할 수 있게 된다.
또한, 도 22에서는, 단층의 전극간 절연막의 경우를 나타냈지만, 재료가 서로 다른 복수의 절연막이 적층되어 이루어지는 다층의 전극간 절연막의 경우라도, 실시예의 효과를 얻을 수는 있다. 적층의 전극간 절연막의 경우, 막 내 트랩 준위 기인의 저전계 누설 전류가 흐르기 어려운 실리콘 산화막 등의 고품질의 절연막이 하측에 있으면 된다.
다음으로, 도 23을 이용하여, 실시예의 불휘발성 메모리 셀의 제1 제조 방법을 설명한다.
우선, 제1 실시예의 도 3∼도 9까지의 공정을 행한다.
다음으로, 도 23에 도시한 바와 같이, 기판 전체를 수용액에 침지하여, 층간 절연막(109)에, 수분(303)을 1% 정도의 농도로 스며들게 하였다.
다음으로，900℃ 정도의 가열 처리에 의해, 층간 절연막(109) 내로부터 도입된 수분(303)을 제어/부유 게이트 전극 단부의 금속 산화물을 갖는 전극간 절연막(104)까지 확산시키고, 또한, 도입된 수분(303)을 전극간 절연막(104)의 네트워크 구조 내에 결합시켜, 제어/부유 게이트 전극 단부의 전극간 절연막(104)의 산소 조성비를 높게 한다. 그 후는, 공지의 기술을 이용하여, 불휘발성 메모리 셀을 완성시켰다.
제1 제조 방법에 의해, 제어/부유 게이트 전극 단부의 영역이 다른 영역보다도 고산소 조성비의 전극간 절연막을 실현할 수 있었다. 본 방법에서는, 수분을 산소 공급종으로 하여, 수용액에 침지하여 산소 공급원을 형성하였다. 그러나, 물 론, 산소 공급종은 수분에 한하지 않고, 또한, 산소 공급원의 형성 방법은 다른 방법이어도 된다. 또한, 전극간 절연막에의 산소의 도입은, 열 확산에 한하지 않는다. 또한, 전극 중앙부 영역에 금속 원소를 도입함으로써도, 제어/부유 게이트 전극 단부의 영역이 다른 영역보다도 고산소 조성비의 전극간 절연막을 실현하는 것은 가능하다.
도 24는 제2 제조 방법을 도시하는 단면도이다.
우선, 제1 실시예의 도 3∼도 8까지의 공정을 행한다. 여기서는, 전극간 절연막(104)은 하프늄 알루미네이트를 갖는 절연막이다.
다음으로, 전체 면에 입사 각도 30° 정도, 도우즈량 1×1015atoms/㎝2 정도의 조건에서, 알루미늄 원소(210)의 이온 주입을 행함으로써, 제어/부유 게이트 전극 단부의 전극간 절연막(104)에 알루미늄 원소(210)를 도입하였다.
다음으로，900℃ 정도의 산화 분위기 어닐링을 행함으로써, 도입한 알루미늄 원소(210)를, 전극간 절연막(104)의 네트워크 구조 내에 결합시킨다. 그 후는, 공지의 기술을 이용하여, 불휘발성 메모리 셀을 완성시켰다.
제2 제조 방법에 의해, 제어/부유 게이트 전극 단부의 영역이 다른 영역보다도 저전하 트랩 준위 밀도의 전극간 절연막을 실현할 수 있었다. 또한, 본 방법에서는, 경사 이온 주입법으로 저전하 트랩 준위 밀도로 되는 원소를 도입하였지만, 물론 다른 방법이어도 된다. 또한, 본 방법에서는，하프늄 알루미네이트막에 알루미늄 원소를 도입하는 예를 설명하였지만, 상기 전하 트랩 준위 밀도의 분포가 실 현된다면, 다른 원소를 도입하거나, 다른 막과 다른 원소와의 조합에서도, 마찬가지의 효과가 얻어진다. 또한, 전극간 절연막의 중앙부에 전하 트랩 준위 밀도가 높아지는 금속 원소를 도입함으로써도, 제어/부유 게이트 전극 단부의 영역이 다른 영역보다도 저전하 트랩 준위 밀도의 전극간 절연막을 실현하는 것은 가능하다.
이상, 몇 개의 실시예를 설명하였지만, 본 발명의 실시예는, 도 1 및 도 2, 도 14 및 도 15, 및, 도 22와 같은 메모리 셀 구조에 대해서만 적용되는 것은 아니다. 예를 들면, 도 25에 도시한 바와 같이, 전극간 절연막(104)이 거의 평탄한 구조인 경우에도, 마찬가지로 적용할 수 있다.
또한, 도 26에 도시한 바와 같이, 절연막에 전하를 축적하는 MONOS형 불휘발성 메모리에서, 전하 축적 절연막(401) 또는 전하 블록 절연막(402)에 고유전률 절연물막을 이용한 경우에도, 본 발명을 적용하면 마찬가지의 효과가 얻어진다.
또한, 본 발명은 상기 실시예 그 자체에 한정되는 것이 아니라, 실시 단계에서는 그 요지를 일탈하지 않는 범위에서 구성 요소를 변형하여 구체화할 수 있다. 또한, 상기 실시예에 개시되어 있는 복수의 구성 요소의 적절한 조합에 의해, 다양한 발명을 형성할 수 있다. 예를 들면, 실시예에 설명되는 전체 구성 요소로부터 몇 개의 구성 요소를 삭제하여도 된다. 또한, 서로 다른 실시예에 걸치는 구성 요소를 적절히 조합해도 된다.
그 밖에, 본 발명의 요지를 벗어나지 않는 범위에서, 다양하게 변형하여 실시할 수 있다.
본 발명에 따르면, 기억 용량의 대용량화에 수반하는 메모리 오작동의 발생을 억제할 수 있는 불휘발성 메모리를 포함하는 반도체 장치를 실현할 수 있게 된다.

Claims (6)

  1. 반도체 기판과, 상기 반도체 기판 상에 형성된 복수의 불휘발성 메모리 셀을 구비하는 반도체 장치로서,
    상기 불휘발성 메모리 셀은,
    상기 반도체 기판 상에 형성된 제1 절연막과,
    상기 제1 절연막 상에 형성된 전하 축적층과,
    상기 전하 축적층의 상방에 형성된 제어 게이트 전극과,
    상기 제어 게이트 전극과 상기 전하 축적층 사이에 형성된 제2 절연막을 구비하고,
    인접하는 상기 불휘발성 메모리 셀 사이에 소자 분리 절연막이 배치되어 상기 제1 절연막 및 상기 전하 축적층을 분리하며,
    상기 불휘발성 메모리 셀의 채널 폭 방향의 단면에서, 인접하는 전하 축적층 사이의 상기 제2 절연막은, 상기 전하 축적층의 상면 상의 상기 제2 절연막보다도 유전률이 낮은 제1 영역을 포함하고, 또한, 상기 제1 영역은, 상기 전하 축적층의 상면 상의 상기 제2 절연막과는 조성이 상이하며,
    상기 소자 분리 절연막의 상면은 상기 제1 영역에만 접하는 반도체 장치.
  2. 반도체 기판과, 상기 반도체 기판 상에 형성된 복수의 불휘발성 메모리 셀을 구비하는 반도체 장치로서,
    상기 복수의 불휘발성 메모리 셀은,
    상기 반도체 기판 상에 형성된 제1 절연막과,
    상기 제1 절연막 상에 형성된 전하 축적층과,
    상기 전하 축적층의 상방에 형성된 제어 게이트 전극과,
    상기 제어 게이트 전극과 상기 전하 축적층 사이에 형성되며, 금속 산화물을 갖는 제2 절연막을 구비하고,
    인접하는 상기 불휘발성 메모리 셀 사이에 소자 분리 절연막이 배치되어 상기 제1 절연막 및 상기 전하 축적층을 분리하며,
    상기 불휘발성 메모리 셀의 채널 폭 방향의 단면에서, 인접하는 전하 축적층 사이의 상기 제2 절연막은, 상기 전하 축적층의 상면 상의 상기 제2 절연막보다도 산소 조성이 큰 금속 산화물로 이루어지는 제1 영역을 포함하고,
    상기 소자 분리 절연막의 상면은 상기 제1 영역에만 접하는 반도체 장치.
  3. 제1항에 있어서,
    상기 전하 축적층의 측면에 형성되며, 상기 전하 축적층의 상면 상의 상기 제2 절연막보다도 유전률이 낮고, 또한 상기 제1 영역보다도 유전률이 큰 제2 영역을 더 포함하는 반도체 장치.
  4. 제2항에 있어서,
    상기 전하 축적층의 측면에 형성되며, 상기 전하 축적층의 상면 상의 상기 제2 절연막보다도 산소 조성이 크고, 또한 상기 제1 영역보다도 산소 조성이 작은 제2 영역을 더 포함하는 반도체 장치.
  5. 삭제
  6. 삭제
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