JP2005235987A - 半導体記憶装置及び半導体記憶装置の製造方法 - Google Patents
半導体記憶装置及び半導体記憶装置の製造方法 Download PDFInfo
- Publication number
- JP2005235987A JP2005235987A JP2004042622A JP2004042622A JP2005235987A JP 2005235987 A JP2005235987 A JP 2005235987A JP 2004042622 A JP2004042622 A JP 2004042622A JP 2004042622 A JP2004042622 A JP 2004042622A JP 2005235987 A JP2005235987 A JP 2005235987A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- gate electrode
- layer
- floating gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】 スタック型メモリセルの書き込み/消去動作電圧を低減し、これによりメモリセルの高集積化や消費電力低減を実現することが可能な半導体記憶装置及び半導体記憶装置の製造方法を提供する。
【解決手段】 トンネル効果で電気伝導するゲート絶縁膜2と、このゲート絶縁膜2上の浮遊ゲート電極21と、この浮遊ゲート電極21上に配置され、膜厚の半分よりも下層側に正電荷層を有する電極間絶縁膜11と、この電極間絶縁膜11上の制御ゲート電極24とを備えるメモリセルトランジスタを複数個配置する。
【選択図】 図5
【解決手段】 トンネル効果で電気伝導するゲート絶縁膜2と、このゲート絶縁膜2上の浮遊ゲート電極21と、この浮遊ゲート電極21上に配置され、膜厚の半分よりも下層側に正電荷層を有する電極間絶縁膜11と、この電極間絶縁膜11上の制御ゲート電極24とを備えるメモリセルトランジスタを複数個配置する。
【選択図】 図5
Description
本発明は半導体記憶装置及び半導体記憶装置の製造方法に係り、特に、スタック型メモリセルの電極間絶縁膜に関する。
半導体技術の進歩、特に微細加工技術の進歩により、メモリセルの微細化、半導体記憶装置の高集積化が急速に進められ、これにより、加工ばらつき、リソグラフィ時のあわせずれ等に起因するメモリセル間の形状(面積)のばらつきの問題が顕在化している。微細化が進んでも、カップリング比のセル間のばらつきの増加を抑制できるEEPROMとして、p型シリコン基板上にゲート絶縁膜を介して形成された浮遊ゲート電極と、この浮遊ゲート電極上に電極間絶縁膜を介して形成された制御ゲート電極とを備え、浮遊ゲート電極に対向する部分のゲート絶縁膜の形状と、浮遊ゲート電極に対向する部分の電極間絶縁膜の形状が自己性整合的に決定されたスタック型メモリセルが提案されている(特許文献1参照。)。
特許文献1に記載されたスタック型メモリセルは、p型シリコン基板の全面に熱酸化によりゲート絶縁膜(トンネル酸化膜)となる例えば厚さ10nmのシリコン酸化膜を形成する。ゲート絶縁膜上に浮遊ゲート電極となる第1多結晶シリコン膜を形成する。次に反応性イオンエッチング(RIE)法を用いて第1多結晶シリコン膜、シリコン酸化膜、半導体基板を同一マスク形状で順次エッチングし、垂直側壁を有する素子分離溝を形成する。次に全面に素子分離絶縁膜となるシリコン酸化膜を形成した後、化学的機械的研磨(CMP)法を用いてシリコン酸化膜を第1多結晶シリコン膜の表面までエッチングすることにより、素子分離絶縁膜を形成するとともに、表面を平坦化する。次に、ONO積層膜(シリコン酸化膜(SiO2膜)/シリコン窒化膜(Si3N4膜)/シリコン酸化膜(SiO2膜)の3層積層膜)からなる電極間絶縁膜を全面に形成し、電極間絶縁膜上に制御ゲート電極となる第2多結晶シリコン膜を形成し、RIE法などを用いて、第2多結晶シリコン膜、電極間絶縁膜、第1多結晶シリコン膜を同一マス形状で順次シリコン基板に対して垂直にエッチングして、制御ゲート電極、電極間絶縁膜、浮遊ゲート電極を形成する。最後に、制御ゲート電極をマスクにして、n型不純物をイオン注入することにより、n型拡散層領域を自己整合的に形成して、EEPROMのスタック型メモリセルが完成する。
このように、フラッシュメモリ等に使われるスタック型メモリセルは、シリコン基板上に、ゲート絶縁膜(トンネル酸化膜)、浮遊ゲート電極、電極間絶縁膜、制御ゲート電極が順次積層された構造になっている。このメモリセルの書き込み動作時のエネルギーバンド図を図35(a)に示す。シリコン基板1と制御ゲート電極24間に書き込み電圧を印加することにより、ゲート絶縁膜(トンネル酸化膜)2に電界が生じて、所望量のトンネル電流が流れる。そして、所定時間内に浮遊ゲート電極21に所定の電荷量を蓄積して、メモリセルの「書き込み状態」を実現する。このとき、電極間絶縁膜11にも電界が生じることになるが、セル構造や絶縁膜材料を工夫することで、電極間絶縁膜11のトンネルリーク電流は無視できる程度に少なくなっている。
又、スタック型メモリセルの消去時のエネルギーバンド図を図35(b)に示す。書き込み時とは逆向きの消去電圧を印加して、浮遊ゲート電極21の蓄積電荷を抜き、メモリセルの「消去状態」を実現する。このメモリセルの書き込み/消去動作においては、シリコン酸化膜等からなるゲート絶縁膜(トンネル酸化膜)2に十分なトンネル電流を生じさせるために、通常20V以上の高い書き込み/消去電圧を印加する必要がある。この高電圧動作が、メモリセルの高集積化や消費電力低減を実現する上で障害となっている。
一方、近年、電極間絶縁膜11の材料にアルミナ(Al2O3)膜を使うことが提案されている(非特許文献1参照。)。アルミナ膜は、従来のONO積層膜に比べて誘電率が高いので、電極間絶縁膜11の面積を縮小することができるため、セルサイズの微細化に適した材料である。同様の理由で、ハフニウム(Hf)酸化膜、ジルコニウム(Zr)酸化膜、タンタル(Ta)酸化膜等の高誘電体酸化膜、又は高誘電体酸化膜に不純物を添加した絶縁膜が、電極間絶縁膜11材料の候補として挙げられる。
しかし、上記の高誘電体絶縁膜をシリコンからなる浮遊ゲート電極21上に形成すると、両者の界面に低誘電率のシリコン酸化膜が形成されてしまう。これは、浮遊ゲート電極21表面の洗浄処理時、CVD等の高誘電体絶縁膜形成時、高誘電体絶縁膜形成後の改質アニール時、等に形成される。なお、シリコン酸化膜形成を回避しようとして浮遊ゲート電極21表面を窒化処理したり、界面シリコン酸化膜の誘電率を上げるためにシリコン酸化膜を窒化処理したりする場合もある。いずれにしても、結果的に、高誘電体の電極間絶縁膜23と浮遊ゲート電極21との界面には、電極間絶縁膜23よりも低誘電率で高バリヤハイトの界面絶縁膜22が形成される。
この場合の書き込み動作時のエネルギーバンド図を図34(a)に示す。シリコン基板1と制御ゲート電極24間に書き込み電圧を印加して、ゲート絶縁膜(トンネル酸化膜)2に所望量のトンネル電流を流し、浮遊ゲート電極21に電荷量を蓄積する。このとき、低誘電率の界面絶縁膜22には大きな電位差が生じるため、図34(a)と図35(a)の比較からわかるように、浮遊ゲート電極21中の電荷が感じるトンネル距離が短くなる。この結果、浮遊ゲート電極21から制御ゲート電極24へのトンネル電流が増大し、所定時間内に浮遊ゲート電極21に所定の電荷量を蓄積することが困難になる。
なお、消去時のエネルギーバンド図を図34(b)に示す。書き込み時とは逆向きの消去電圧を印加して、浮遊ゲート電極21の蓄積電荷を抜くが、このときには、電極間絶縁膜23のリーク電流は増大しないので、消去動作は問題ない。
以上のように、従来のスタック型メモリセルにおいては、書き込み/消去動作電圧が高いために、メモリセルの高集積化や消費電力低減を実現することが困難である。又、低誘電率の界面絶縁膜22のために、浮遊ゲート電極21から制御ゲート電極24へのトンネル電流が増大し、書き込み動作速度の低下、或いは、書き込み動作が困難になる問題があった。
特開平8−316348号公報
1997年VLSI技術シンポジウム(1997 Symposium on VLSI Technology),ダイジェスト・オブ・テクニカルペーパー(Digest of Technical Papers) p.117
本発明は、上記従来の問題点に鑑みてなされたものであって、スタック型メモリセルの書き込み/消去動作電圧を低減し、これによりメモリセルの高集積化や消費電力低減を実現することが可能な半導体記憶装置及び半導体記憶装置の製造方法を提供することを目的とする。
上記目的を達成するために、本発明の第1の特徴は、(イ)基板上に形成され、トンネル効果で電気伝導するゲート絶縁膜と、(ロ)このゲート絶縁膜上の浮遊ゲート電極と、(ハ)この浮遊ゲート電極上に配置され、膜厚の半分よりも下層側に正電荷層を有する電極間絶縁膜と、(ニ)この電極間絶縁膜上の制御ゲート電極とを備えるメモリセルトランジスタを複数個配置した半導体記憶装置であることを要旨とする。
本発明の第2の特徴は、(イ)基板上に形成され、トンネル効果で電気伝導するゲート絶縁膜と、(ロ)このゲート絶縁膜上の浮遊ゲート電極と、(ハ)この浮遊ゲート電極上に配置され、1×1010cm-2以上、6×1016cm-2以下の素電荷密度の正電荷層を有する電極間絶縁膜と、(ニ)この電極間絶縁膜上の制御ゲート電極とを備えるメモリセルトランジスタを複数個配置した半導体記憶装置であることを要旨とする。
本発明の第3の特徴は、(イ)基板上に形成され、トンネル効果で電気伝導するゲート絶縁膜と、(ロ)このゲート絶縁膜上の浮遊ゲート電極と、(ハ)この浮遊ゲート電極上に配置され、膜厚の半分よりも下層側に正電荷層を有する界面絶縁膜と、(ニ)この界面絶縁膜上に配置され、この界面絶縁膜よりも高誘電率の電極間絶縁膜と、(ホ)この電極間絶縁膜上の制御ゲート電極とを備えるメモリセルトランジスタを複数個配置した半導体記憶装置であることを要旨とする。
本発明の第4の特徴は、(イ)基板上に形成され、トンネル効果で電気伝導するゲート絶縁膜と、(ロ)このゲート絶縁膜上の浮遊ゲート電極と、(ハ)この浮遊ゲート電極上に配置され、1×1010cm-2以上、6×1016cm-2以下の素電荷密度の正電荷層を有する界面絶縁膜と、(ニ)この界面絶縁膜上に配置され、この界面絶縁膜よりも高誘電率の電極間絶縁膜と、(ホ)この電極間絶縁膜上の制御ゲート電極とを備えるメモリセルトランジスタを複数個配置した半導体記憶装置であることを要旨とする。
本発明の第5の特徴は、基板上に形成され、トンネル効果で電気伝導するゲート絶縁膜、このゲート絶縁膜上の浮遊ゲート電極、この浮遊ゲート電極上の電極間絶縁膜、この電極間絶縁膜上の制御ゲート電極とを備えるメモリセルトランジスタを複数個配置した半導体記憶装置の製造方法に関する。即ち、(イ)電極間絶縁膜のストイキオメトリー条件の第1成膜と、(ロ)この第1成膜後の、ストイキオメトリー条件からずらした第2成膜と、(ハ)この第2成膜後の、第1成膜と第2成膜の合計膜厚よりも厚い、ストイキオメトリー条件の第3成膜とを連続的に行い、正電荷層を、電極間絶縁膜の膜厚の半分よりも下層側の電極間絶縁膜中に形成する半導体記憶装置の製造方法であることを要旨とする。
本発明の第6の特徴は、基板上に形成され、トンネル効果で電気伝導するゲート絶縁膜、このゲート絶縁膜上の浮遊ゲート電極、この浮遊ゲート電極上の電極間絶縁膜、この電極間絶縁膜上の制御ゲート電極とを備えるメモリセルトランジスタを複数個配置した半導体記憶装置の製造方法に関する。即ち、電極間絶縁膜の成膜後に、射影飛程が、電極間絶縁膜の膜厚の半分以上、電極間絶縁膜の膜厚以下になるように加速エネルギーを選んで、ボロンイオンを注入し、正電荷層を、電極間絶縁膜の膜厚の半分よりも下層側の電極間絶縁膜中に形成する半導体記憶装置の製造方法であることを要旨とする。
本発明の半導体記憶装置及び半導体記憶装置の製造方法によれば、スタック型メモリセルの書き込み/消去動作電圧を低減し、これによりメモリセルの高集積化や消費電力低減を実現することができる。
本発明の第1〜第4の実施の形態に係る半導体記憶装置の説明に入る前に、これらの実施の形態に係る半導体記憶装置の原理について、図1のエネルギーバンド図を用いて、簡単に説明する。
図1(a)は、シリコン(Si)からなる半導体基板1上に、ゲート絶縁膜(トンネル酸化膜)2、ゲート電極(浮遊ゲート電極)21を積層した構造において、ゲート電極21に電圧を印加した場合に、ゲート絶縁膜2には電界が生じて、トンネル電流(ファウラー・ノルドハイム電流)が流れる様子を示す。図1(b)は、図1(a)と同じ電圧印加状態において、ゲート絶縁膜2中に正電荷がある場合のエネルギーバンド図である。半導体基板1の界面側のゲート絶縁膜2への電界が増加し、トンネル電流量が増大することを示している。
図1(c)は、トンネル電流量が図1(a)と同じになるように、印加電圧を調節した場合のエネルギーバンド図である。即ち、トンネル電流量が図1(a)と同じになるように、印加電圧を図1(a)より下げるので、ゲート電極21の界面側のゲート絶縁膜2の電界は低減する。このように、ゲート絶縁膜2中に正電荷を設けることで、印加電圧を下げて、正の固定電荷層の位置より下流の電界を緩和しながら、所望のトンネル電流量を得ることができる。
図1(d)は、正の固定電荷層の位置の下流側に負電荷がある場合のエネルギーバンド図である。この場合でも、印加電圧は図1(a)より下がる。即ち、ゲート絶縁膜2中に正電荷と負電荷を距離をおいて設けることで、印加電圧を下げて、正電荷と負電荷の中間領域の電界を緩和しながら、所望のトンネル電流量を得ることができる。
次に、本発明の第1〜第4の実施の形態において、上記原理をスタック型メモリセルに活用した場合について、図面を参照して説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。又、以下に示す第1〜第4の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
(第1の実施の形態)
図2は本発明の第1の実施の形態に係る半導体記憶装置の一例としてのNAND型不揮発性半導体記憶装置(フラッシュメモリ)の模式的回路構成を示すブロック図である。メモリセルアレイ90の周辺にはトップ・ページバッファ91、ボトム・ページバッファ92、レフト・ロウデコーダ/チャージポンプ93、ライト・ロウデコーダ/チャージポンプ94等の周辺回路(91,92,93,94)が配置されている。
図2は本発明の第1の実施の形態に係る半導体記憶装置の一例としてのNAND型不揮発性半導体記憶装置(フラッシュメモリ)の模式的回路構成を示すブロック図である。メモリセルアレイ90の周辺にはトップ・ページバッファ91、ボトム・ページバッファ92、レフト・ロウデコーダ/チャージポンプ93、ライト・ロウデコーダ/チャージポンプ94等の周辺回路(91,92,93,94)が配置されている。
メモリセルアレイ90は、図3に示すように、行方向に配列される複数のワード線WL1k,WL2k,・・・・・,WL32k,WL1k-1,・・・・・と、このワード線WL1k,WL2k,・・・・・,WL32k,WL1k-1,・・・・・と直交する列方向に配列される複数のビット線BL2j-1,BL2j,BL2j+1,・・・・・を備えている。そして、図3の列方向には、複数のワード線WL1k,WL2k,・・・・・,WL32k,WL1k-1,・・・・・のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するスタック型のメモリセルトランジスタが配列されている。図2及び図3の場合は、列方向に32個のメモリセルトランジスタが配列されてスタック型のメモリセルカラムを構成した場合を示している。このメモリセルカラムの配列の両端には、列方向に隣接して配置され、メモリセルカラムに配列された一群のメモリセルトランジスタを選択する一対の選択トランジスタが配置されている。この一対の選択トランジスタのそれぞれのゲートには、一対の選択ゲート配線SGDk,SGSkが接続されている。トップ・ページバッファ91及びボトム・ページバッファ92は、ビット線BL2j-1,BL2j,BL2j+1,・・・・・に接続され、それぞれのメモリセルカラム情報を読み出す場合のバッファである。レフト・ロウデコーダ/チャージポンプ93、ライト・ロウデコーダ/チャージポンプ94はワード線WL1k,WL2k,・・・・・,WL32k,WL1k-1,・・・・・に接続され、メモリセルカラムを構成している各メモリセルトランジスタの電荷蓄積状態を制御する。
図4(a)は図3のB−B方向(列方向)から見たスタック型のメモリセルアレイ90の一部を示す模式的な断面図、図4(b)は図3のA−A方向(行方向)から見たスタック型のメモリセルアレイ90の一部を示す模式的な断面図である。即ち、図4(a)は、図2のWL1k,WL2k,・・・・・,WL32k,WL1k-1,・・・・・方向に沿った切断面に相当し、図4(b)は図2のビット線BL2j-1,BL2j,BL2j+1,・・・・・方向に沿った切断面に相当する。図4の断面図に示すように、p型の半導体基板1の表面にスタック型のメモリセルトランジスタと、メモリセルトランジスタを選択する選択トランジスタのソース/ドレイン領域81,82,83,・・・・・が形成され、それぞれのソース/ドレイン領域81,82,83,・・・・・の間に定義されるチャネル領域上に、厚さ5〜10nmの、トンネル効果で電気伝導するゲート絶縁膜(トンネル酸化膜)2が配置されている。ソース/ドレイン領域81,82,83,・・・・・は、p型の半導体基板1中に高濃度にn型不純物をドープしたn+型の半導体領域である。ソース/ドレイン領域83は、ビット線コンタクト領域として機能している。p型の半導体基板1の代わりに、n型の半導体基板中に設けられたp型のウェル領域(pウェル)でも良い。
そして、このゲート絶縁膜2上には、電荷を蓄積するための浮遊ゲート電極21と、浮遊ゲート電極21の上の厚さ10〜50nm程度の電極間絶縁膜11と、電極間絶縁膜11上の制御ゲート電極24が配置され、それぞれのメモリセルトランジスタのゲート電極を構成している。同様に、選択トランジスタも、図4(b)に示すように、ゲート絶縁膜2、浮遊ゲート電極21、電極間絶縁膜11、電極間絶縁膜11中の開口部で浮遊ゲート電極21と電気的に導通した制御ゲート電極24からなるゲート電極構造を備えているが、電極間絶縁膜11の電極間絶縁膜短絡窓を介して、制御ゲート電極24と浮遊ゲート電極21とが電気的に導通している。図4(a)に示すように、隣接するメモリセルカラムにそれぞれ属するメモリセルトランジスタの浮遊ゲート電極21は、STIを構成する素子分離絶縁膜7を介して行方向(ワード線方向)に対向している。素子分離絶縁膜7は、図3の平面図に示すように、列方向(カラム方向)に平行に走行している。
なお、図4に示す構造は一例であり、素子分離絶縁膜7の高さは、図4(a)のように、電極間絶縁膜11の最上部の位置より低い構造に限られるものではない。例えば、素子分離絶縁膜7の高さは、電極間絶縁膜11の最上部の位置と同程度の水平レベル、或いは、電極間絶縁膜11の最上部の位置よりも高い水平レベルであっても構わない。素子分離絶縁膜7の高さが、電極間絶縁膜11の最上部の位置と同程度の水平レベル、或いは、この位置よりも高い水平レベルであれば、電極間絶縁膜11は、図4(a)に示すように、行方向に隣接するメモリセルカラムに共通となるように、連続した膜として形成されている必要は、必ずしもない。
第1の実施の形態に係る半導体記憶装置では、図4に示すように、半導体基板1上に、ゲート絶縁膜2、浮遊ゲート電極21、電極間絶縁膜11、制御ゲート電極24が順次積層されたスタック型メモリセル構造において、電極間絶縁膜11の下層領域に、図5(a)のエネルギーバンド図に示すように、正の電荷層、好ましくは正の固定電荷層を設けている。ここで「下層領域」とは、電極間絶縁膜11の厚さの中心位置(中心レベル)よりも下層(浮遊ゲート電極21側)という意味である。「正の固定電荷層」は、例えばボロン(硼素)と結合して正に帯電した酸素原子(=B−O-)、ホールトラップとなるE'センターや酸素の空位(vacancy)等の膜構造欠陥により生成される。酸素の空位は、酸化膜の場合ではSi−O−Si結合から酸素原子が抜けた欠陥が対応する。
図5(a)は、第1の実施の形態に係る半導体記憶装置のメモリセルの書き込み動作時のエネルギーバンド図に対応し、ゲート絶縁膜(トンネル酸化膜)2の厚さが8nmのときに、電極間絶縁膜11として厚さ12nmのアルミナ膜を用いた場合について示している。更に、図5(a)は、電極間絶縁膜11の下層領域の、浮遊ゲート電極21との界面から2nm離れた位置に、素電荷密度4×1013cm-2で正の固定電荷が分布している場合であるが、素電荷密度はこの値に限定されるものではない。なお、「素電荷密度」は、単位面積当たりの素電荷の個数で表している。「電荷量密度」に換算するには、素電荷q=1.6×10-19Cを、「素電荷密度」に乗すれば良い。なお、電荷がイオンにより生成している場合、「イオン密度」に換算するには、「素電荷密度」をイオンの価数nで割れば良い。正の固定電荷層の素電荷密度は、1×1010cm-2以上で一部の効果はあるが、望ましくは、1×1012cm-2以上、6×1016cm-2程度以下である。6×1016cm-2程度を越える素電荷密度でも、その効果は期待できるが、欠陥により電極間絶縁膜11の膜質の低下が著しくなるので、リーク電流の増大や表面モホロジーの低下が生じるので、好ましくない。第1の実施の形態に係る半導体記憶装置においては、ゲート絶縁膜2に所望のトンネル電流(ファウラー・ノルドハイム電流)が流れるように制御ゲート電極24に印加した書き込み電圧は、正の固定電荷層がない場合(図5(a)中、点線で示す)より、4×1013cm-2の正の固定電荷層の存在により、5V低減される。1×1012cm-2以上の素電荷密度で正電荷を分布すれば、書き込み電圧は、0.1V以上の低減効果が見込める。更に、浮遊ゲート電極21中の電荷が感じる電極間絶縁膜11のトンネル距離は長くなるため、電極間絶縁膜11のトンネルリーク電流が低減される。リーク電流は電荷無しでも検出限界(1×10-12A/cm2)以下であるが、トンネル計算からは、1×1010cm-2の正の固定電荷層がある場合でも1桁以上の低減効果が見込める。
図5(b)は、第1の実施の形態に係る半導体記憶装置の消去動作時のエネルギーバンド図である。ゲート絶縁膜2に所望のトンネル電流が流れるように制御ゲート電極24に印加した消去電圧は、正の固定電荷層がない場合(図5(b)中、点線で示す)より、増加する。更に、制御ゲート電極24中の電荷が感じる電極間絶縁膜11のトンネル距離は短くなるため、電極間絶縁膜11のトンネルリーク電流は増加する。図5(b)の消去時の電極間絶縁膜11を介するリーク電流は、1×10-10A/cm2〜1×10-5A/cm2程度であり、消去電圧の増大は、3〜10V程度である。この問題を回避する構造は、第3の実施の形態に係る半導体記憶装置において説明する。
なお、第1の実施の形態に係る半導体記憶装置において、正の固定電荷層の厚みに、原理的な制限はない。したがって、電極間絶縁膜11の全体に正の固定電荷層が分布していても良く、電極間絶縁膜11の全体に均一に分布していても良く、正の固定電荷層の位置は電極間絶縁膜11の下層領域である必要はない。
又、正の固定電荷層は所定の厚みの範囲に局在していても良く、単位面積当たりの素電荷密度が同等で、電荷重心位置(重心レベル)が同等ならば、同様の効果がある。具体的には、浮遊ゲート電極21と電極間絶縁膜11との界面或いは界面近傍に、正の固定電荷層が局在している方が、少量の素電荷密度でも上記の効果を得ることができるので、望ましい。つまり、正の固定電荷層の電荷重心が電極間絶縁膜11の下層側になるような分布であれば、素電荷密度が小さくても所望の効果を得られるため好ましい。このため、正の固定電荷層の厚みが、薄いほど電荷重心を界面に近づけることができるので好ましく、製造方法を考慮した現実的な観点からは、絶縁膜の1分子層程度の厚さ(原子間隔の2倍程度)の正の固定電荷層が好ましい。
又、第1の実施の形態に係る半導体記憶装置において、正電荷は固定電荷である必要はなく、可動電荷でも構わない。しかし、固定電荷の方が、セル動作時の電荷状態の変化がないため、セルの電気的特性を変動させないので、望ましい。ここで、「固定電荷」とは、セル動作電界程度では存在位置が動かない電荷のことを意味する。典型的には、そのトラップ準位が電極間絶縁膜11のエネルギーバンドギャップの中央付近にあるものである。
図4において、浮遊ゲート電極21は、燐(P)、砒素(As)等のn型不純物をドープした第1の多結晶シリコン(以下において「ドープドポリシリコン」という。)膜3と、同様にn型不純物をドープした第2の多結晶シリコン膜8との2層構造で形成されている。第2の多結晶シリコン膜8の不純物密度を第1の多結晶シリコン膜3の不純物密度より高くしても良い。制御ゲート電極24は、n型不純物をドープした第3の多結晶シリコン膜12、タングステンシリサイド(WSi2)膜13及びキャップ絶縁膜14の3層構造から構成されている。シリサイド膜13としては、タングステンシリサイド(WSi2)膜13の他、コバルトシリサイド(CoSi2)膜、チタンシリサイド(TiSi2)膜、モリブデンシリサイド(MoSi2)膜等の金属シリサイド膜が使用可能である。シリサイド膜13の代わりに、タングステン(W)、コバルト(Co)、チタン(Ti)、モリブデン(Mo)等の高融点金属でも良く、更には、これらのシリサイド膜を用いたポリサイド膜で構成しても良い。シリサイド膜13の代わりに、アルミニウム(Al)或いは銅(Cu)等の高導電率の金属膜を第3の多結晶シリコン膜12の上に配置して、この高導電率の金属膜がワード線WL1k,WL2k,・・・・・,WL32k,WL1k-1,・・・・・を兼用するようにしても良い。又、タングステン窒化物(WN)膜、チタン窒化物(TiN,Ti2N)膜のいずれか1つ或いは複数の積層膜を、シリサイド膜13の代わりに第3の多結晶シリコン膜12の上に配置しても良い。なお、図示を省略しているが、周辺トランジスタは、図4に示した選択トランジスタとほぼ同じ積層構造、若しくは、選択トランジスタの積層構造から、浮遊ゲート電極21及び電極間絶縁膜11分を除去した、制御ゲート電極24のみの構造に対応するようなゲート電極21を有するトランジスタで構成される。
図4(a)に示す構造では、隣接した第2の多結晶シリコン膜8の間に設けられた凹部に電極間絶縁膜11と第3の多結晶シリコン膜12とが下に凸となるトポロジーで挿入されているが、この隣接した第2の多結晶シリコン膜8の間に設けられた凹部に、絶縁膜を挿入しても良い。
図4(b)に示すビット線方向に沿った断面図に明らかなように、第1の実施の形態に係る半導体記憶装置では、各メモリセルトランジスタの浮遊ゲート電極21が、列方向セル分離絶縁膜16を介して対向している。
なお、図4(b)では、第1の多結晶シリコン膜3、第2の多結晶シリコン膜8、電極間絶縁膜11、第3の多結晶シリコン膜12、シリサイド膜13、キャップ絶縁膜14及びセル分離下地膜15からなる積層構造(21,11,24)の側壁に、厚さ6nm程度のシリコン酸化膜からなるセル分離下地膜15が形成されている。しかし、列方向セル分離絶縁膜16と、積層構造(21,11,24)の側壁との密着や界面状態の問題を問わなければ、セル分離下地膜15を省略しても良い。
行方向に隣接するセルカラムの選択トランジスタの間には、列方向セル分離絶縁膜16とコア充填絶縁膜18との2層構造が用いられている。コア充填絶縁膜としては、例えば、BPSG膜等が使用可能である。即ち、列方向セル分離絶縁膜16の構成する凹部の中央を充填するように、コア充填絶縁膜18が配置され、このコア充填絶縁膜18の中央部を貫通して、コンタクトプラグ52が埋め込まれている。コンタクトプラグ52は、低いコンタクト抵抗で、ビット線コンタクト領域83にオーミック接触をしている。コンタクトプラグ52は、層間絶縁膜19の上に配置されたビット線(BL2j)51に接続されている。図4(a)では、ビット線BL2j,BL2j+1が層間絶縁膜19の上に配置されているが、層間絶縁膜19にダマシン溝を形成し、このダマシン溝の内部に、銅(Cu)を主成分とする金属配線を埋め込んで、ダマシン配線としても構わない。
電極間絶縁膜11には、種々の絶縁膜が使用可能である。冒頭で述べたように、微細化された半導体記憶装置では、浮遊ゲート電極21と制御ゲート電極24の対向面積が小さくなる。しかし、半導体記憶装置として機能させるためには、浮遊ゲート電極21と制御ゲート電極24の電極間絶縁膜11を介した容量は一定の値を確保する必要がある。特に、最小線幅が100nm程度以下に微細化された半導体記憶装置では、浮遊ゲート電極21と制御ゲート電極24間の結合容量の関係から、SiO2膜より比誘電率εrが大きい材料が好ましい。例えば、ONO膜では、上層のシリコン酸化膜、真ん中のシリコン窒化膜、下層のシリコン酸化膜の膜厚の比率は種々選択可能であるが、おおよそ、比誘電率εr=5〜5.5程度が得られる。この他、εr=6であるストロンチウム酸化物(SrO)膜、εr=7であるシリコン窒化物(Si3N4)膜、εr=8〜11であるアルミナ(Al2O3)膜、εr=10であるマグネシウム酸化物(MgO)膜、εr=16〜17であるイットリウム酸化物(Y2O3)膜、εr=22〜23であるハフニウム酸化物(HfO2)膜、εr=22〜23であるジルコニウム酸化物(ZrO2)膜、εr=25〜27であるタンタル酸化物(Ta2O5)膜、εr=40であるビスマス酸化物(Bi2O3)膜のいずれか1つの単層膜或いはこれらの複数を積層した複合膜が使用可能である。Ta2O5やBi2O3は多結晶シリコンとの界面における熱的安定性に欠ける(なお、ここで例示したそれぞれの比誘電率εrの値は、製造方法により変化しうるので、場合によりこれらの値から逸脱しうるものである。)。更には、シリコン酸化膜とこれらの複合膜でも良い。複合膜は3層以上の積層構造でも良い。即ち、少なくとも、一部に上記の比誘電率εrが5〜6以上の材料を含む絶縁膜が好ましい。但し、複合膜の場合は膜全体として測定される実効的な比誘電率εreffが5〜6以上になる組み合わせを選択することが好ましい。又、ハフニウム・アルミネート(HfAlO)膜のような3元系の化合物からなる絶縁膜でも良い。即ち、ストロンチウム(Sr)、アルミニウム(Al)、マグネシウム(Mg)、イットリウム(Y)、ハフニウム(Hf)、ジルコニウム(Zr)、タンタル(Ta)、ビスマス(Bi)のいずれか1つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物が電極間絶縁膜11として使用可能である。なお、強誘電体のチタン酸ストロンチウム(SrTiO3)、バリウム・チタン酸ストロンチウム(BaSrTiO3)等も高誘電率の絶縁膜材料として使用可能であるが、多結晶シリコンとの界面における熱的安定性に欠ける点と、強誘電体のヒステリシス特性に対する考慮が必要になる。電極間絶縁膜11の厚さは、膜材料の誘電率によって大きく変わり、アルミナ膜の場合は10〜20nm程度が好ましい。
図4〜図10を用いて、第1の実施の形態に係る半導体記憶装置の製造方法を説明する。なお、以下に述べる半導体記憶装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。又、以下の説明では、電極間絶縁膜11にアルミナ(Al2O3)膜を用いる場合について例示的に説明するが、これに限るものではないことは上記説明から明らかであろう。
(イ)先ず、p型の半導体基板1上に、厚さ8nm程度の、トンネル効果で電気伝導するゲート絶縁膜(トンネル酸化膜)2を形成し、その上に、減圧CVD法により厚さ40nm程度の第1の多結晶シリコン膜3を堆積する。引き続き、減圧CVD法により、厚さ90nm程度の第1のシリコン窒化膜4、厚さ230nm程度の第1のシリコン酸化膜5を堆積する。次に、850℃程度、30分程度の水素燃焼酸化で処理後、フォトリソグラフィ技術を用いて、フォトレジストを所望のパターンに加工し、これをエッチングマスクとしてRIE法により、第1のシリコン窒化膜4及び第1のシリコン酸化膜5をエッチングする。又、フォトレジストを除去した後、第1の多結晶シリコン膜3をRIE法を用いてエッチングする。更にゲート絶縁膜2、半導体基板1を同様の方法でエッチングして半導体基板1に素子分離溝を形成する。引き続き、高密度プラズマ(HDP)法等のプラズマCVD法により、図6に示すように、厚さ550nm程度の第3のシリコン酸化膜7を堆積する(なお、図示を省略しているが、第3のシリコン酸化膜7の堆積の前に、1000℃程度の酸化性雰囲気で半導体基板1を加熱し、厚さ6nm程度の第2のシリコン酸化膜を、露出した素子分離溝の側壁に形成しておけば、第3のシリコン酸化膜7の素子分離溝の側壁への密着が良くなり、好ましい。)。その後、CMP法により、第3のシリコン酸化膜7を第1のシリコン窒化膜4が露出するまで削って、平坦にし、素子分離溝に第3のシリコン酸化膜7を埋め込み、STI構造の素子分離絶縁領域を形成する。更に、緩衝フッ酸(BHF)処理により、第3のシリコン酸化膜(素子分離絶縁膜)7を44nm程度エッチングし、リン酸(H3PO4)、処理により、第1のシリコン窒化膜4を選択的に除去する。
(ロ)次に、減圧CVD法により、厚さ60nm程度の第2の多結晶シリコン膜8と、厚さ130nm程度の第4のシリコン酸化膜9を堆積する。その後、通常のフォトリソグラフィ技術により、素子分離絶縁膜7の上方に窓部が形成されるように、フォトレジストをパターニングする。このフォトレジストをエッチングマスクとして、RIE法により、素子分離絶縁膜7の上部の第4のシリコン酸化膜9を選択的に除去する。次にフォトレジストを除去した後、減圧CVD法にて厚さ45nm程度の第5のシリコン酸化膜10を図7に示すように堆積する。そして、図8に示すように、第5のシリコン酸化膜10を、素子分離絶縁膜7の上方の第2の多結晶シリコン膜8が露出するまで、全面エッチバックする。これにより、第4のシリコン酸化膜9の上部の第5のシリコン酸化膜10も除去される。更に、この全面エッチバックにより、図8(b)に示すように、素子分離絶縁膜7の上方の第4のシリコン酸化膜9中の窓部の側壁に、第5のシリコン酸化膜側壁(サイドウォール)10a,10b,10c,10dを残留させる。側壁(サイドウォール)10a,10b,10c,10dにより、素子分離絶縁膜7の上方には、通常のフォトリソグラフィ技術によるよりも、狭い窓部を有したエッチングマスクが形成される。
(ハ)次に、素子分離絶縁膜7の上方に狭い窓部を有するエッチングマスクを用いて、RIE法で、素子分離絶縁膜7上の第2の多結晶シリコン膜8を選択的に除去し、隣接するセルカラムの第2の多結晶シリコン膜8を図9(a)に示すように、互いに分離する。その後酸素プラズマ処理とHF処理を用いて、第4のシリコン酸化膜9と、第5のシリコン酸化膜10とを除去する。更に、図10に示すように、原子層堆積(ALD)法により、厚さ12nm程度のアルミナ(Al2O3)膜を電極間絶縁膜11として、セルカラム間で分離された第2の多結晶シリコン膜8の上に堆積する。電極間絶縁膜11は、例えば、図18に示すような原子層堆積(ALD)装置の成長室(チャンバー)41にて、400℃、650Paの条件で、アルミニウム(Al)原子ソースとして、トリメチルアルミニウム(TMA)を1.69×10-1Pa・m3/s(=100sccm)で、酸素(O)原子ソースとしてオゾン(O3)を200g/Nm3で、交互に供給して表面反応で、原子層単位でアルミナ膜のALD成膜(第1成膜)を行えば良い。各原子層の供給サイクル時間は1秒づつとする。10サイクルの成膜(第1成膜)後に、オゾン供給時間のみを0.1秒に変更して、更に10サイクルの成膜(第2成膜)を行う。この結果、下層の原子層には、ほぼ化学量論的組成(ストイキオメトリー)なアルミナ膜(Al2O3)が1nm程度形成され、上層の原子層には酸素の組成がストイキオメトリーの半分程度のアルミナ膜が1nm程度形成される。酸素の組成がストイキオメトリーの半分程度になることにより、アルミナ膜中の酸素の空位(vacancy)が、正の固定電荷を有する原子層(固定電荷層)を生成する。その後、サイクル時間を1秒づつに戻して、更にALD成膜(第3成膜)を続けて全膜厚12nmのアルミナ膜を形成すれば良い。なお、オゾン供給時間を短縮する変わりに、オゾン供給量を低減しても同様の膜が得られる。
(ニ)次に、フォトレジスト54を全面に塗布後、通常のフォトリソグラフィ技術によりフォトレジスト54をパターニングし、このフォトレジスト54をエッチングマスクとして、RIE法により、後に選択トランジスタができる領域の電極間絶縁膜11に図11(b)に示すように電極間絶縁膜短絡窓61a,61bを設ける。図11(b)では、右側に2つの電極間絶縁膜短絡窓61a,61bが設けられている。フォトレジスト54を除去後、減圧CVD法により、図12に示すように、厚さ80nm程度の第3の多結晶シリコン膜12を堆積する。図12(b)の右側の2つの電極間絶縁膜短絡窓61a,61bを介して、第3の多結晶シリコン膜12と第2の多結晶シリコン膜8とは、接続される。更に、第3の多結晶シリコン膜12の上に、PVD法により、厚さ70nm程度のタングステンシリサイド(WSi2)膜からなるシリサイド膜13を堆積する。更に、図12に示すように、この厚さ70nm程度のシリサイド膜13の上に、第2のシリコン窒化膜14をキャップ絶縁膜として、減圧CVD法にて厚さ300nm程度堆積する。
(ホ)その後、通常のフォトリソグラフィ技術を用いて新たなフォトレジストを所望のパターンに加工し、これをエッチングマスクとしてRIE法を用いて第2のシリコン窒化膜(キャップ絶縁膜)14をエッチングし、カラム内セル分離用エッチングマスクを形成する。次に、カラム内セル分離用エッチングマスクの形成に用いた新たなフォトレジストを除去する。この後、キャップ絶縁膜14をカラム内セル分離用エッチングマスクとして、RIE法で、図13(b)に示すように、シリサイド膜13、第3の多結晶シリコン膜12、電極間絶縁膜11、第2の多結晶シリコン膜8、及び第1の多結晶シリコン膜3を、ゲート絶縁膜2が露出するまで選択的にエッチングし、行方向(ワード線方向)に延びる複数のスリット状のセル分離溝を形成し、セルカラム内のメモリセルトランジスタと選択トランジスタを分離する。セル分離溝により、それぞれのセルカラム内の各メモリセルトランジスタの第3の多結晶シリコン膜12,シリサイド膜13及び第2のシリコン窒化膜(キャップ絶縁膜)14とからなる制御ゲート電極24が互いに分離する。同様に、各メモリセルトランジスタの第1の多結晶シリコン膜3と第2の多結晶シリコン膜8とからなる浮遊ゲート電極21も、セルカラム内でセル分離溝により分離される。図13(b)の右側の、電極間絶縁膜11に電極間絶縁膜短絡窓61a,61bを有する選択トランジスタもカラム方向(列方向)において、セル分離溝で互いに分離される。
(ヘ)次に、800℃程度、120秒程度の窒素雰囲気で加熱し、更に1000℃程度の酸化性雰囲気で加熱することで厚さ6nm程度のシリコン酸化膜からなるセル分離下地膜15を図13に示すように、制御ゲート電極24のセル分離溝に露出した側壁部、及び浮遊ゲート電極21のセル分離溝に露出した側壁部に形成する。そして、セル分離溝で互いに分離された第1の多結晶シリコン膜3、第2の多結晶シリコン膜8、電極間絶縁膜11、第3の多結晶シリコン膜12、シリサイド膜13、キャップ絶縁膜14及びセル分離下地膜15からなる積層構造(21,11,24)をマスクとして、自己整合的に、セル分離溝に露出したゲート絶縁膜2を介して、半導体基板1に砒素イオン(75As+)、或いは燐イオン(31P+)等のn型不純物のイオンを注入する。イオン注入後の活性化アニールにより、図13(b)に示すように、半導体基板1の表面に、ソース/ドレイン領域81,82,83,・・・・・を形成する。
(ト)次に、図14に示すように、列方向セル分離絶縁膜16を堆積し、セル分離溝で互いに分離したメモリセルトランジスタと選択トランジスタのそれぞれの間を埋め込む。その後、RIE法による全面エッチバックを行い、キャップ絶縁膜14の上部の列方向セル分離絶縁膜16を除去する。次に、新たなフォトレジストを全面に塗布後、通常のフォトリソグラフィ技術により新たなフォトレジストをパターニングし、この新たなフォトレジストをエッチングマスクとして、RIE法により、カラム方向(列方向)に隣接する2つの選択トランジスタの間の列方向セル分離絶縁膜16を選択的に除去する。更に、図16に示すように、減圧CVD法により、厚さ40nm程度のシリコン窒化膜からなるストッパ膜17を全面に堆積し、850℃程度の酸化性雰囲気で加熱する。更に、図17に示すように、ストッパ膜17の上に、コア充填絶縁膜(BPSG膜)18を厚さ300nm程度堆積する。更に、その後800℃程度の窒素雰囲気で加熱することにより、コア充填絶縁膜(BPSG膜)18をリフローさせる。次に、CMP法を用いてコア充填絶縁膜18を、ストッパ膜17が露出するまで平坦化する。ストッパ膜17は、CMP法での対シリコン酸化膜の選択比が高ければ、シリコン窒化膜に限定されるものではない。この上に、プラズマCVD法を用いて、厚さ350nm程度のシリコン酸化膜からなる層間絶縁膜19を堆積し、窒素雰囲気で熱処理を行う。次に、新たなフォトレジストを全面に塗布後、通常のフォトリソグラフィ技術により新たなフォトレジストをパターニングし、この新たなフォトレジストをエッチングマスクとして、RIE法により、2つの選択トランジスタの間にコンタクトホールを開口する。このコンタクトホールにタングステン等のコンタクトプラグ52を埋め込み、更にビット線51のパターニングをすれば、図4に示す第1の実施の形態に係る半導体記憶装置が完成する。コンタクトプラグ52の埋め込み工程は、ストッパ膜17であるシリコン窒化膜とコア充填絶縁膜18であるBPSG膜のエッチングの選択比を利用して、自己整合的にコンタクトホールを開口してから、行っても良い。
既に、述べたように、正の固定電荷層の厚さは、薄いほど電荷重心を界面に近づけることができ、小さい素電荷密度で所望の効果を得られる。第1の実施の形態に係る半導体記憶装置の製造方法によれば、ALD法を用いているので、アルミナ(Al2O3)膜の1分子層の厚さ(原子間隔の2倍程度)の精度で、正の固定電荷層の厚さを制御できる。
図18に示すようなALD装置は、超高真空に排気可能な成長室(チャンバー)41の内部に基板1を搭載するサセプタ48が収納されている。成長室(チャンバー)41は、例えばターボ分子ポンプ47と油回転ポンプ49等の組み合わせで真空排気される。成長室(チャンバー)41とターボ分子ポンプ47との間にはゲートバルブ46が設けられている。成長室(チャンバー)41の上方には、加熱用赤外線ランプ42が配置され、基板1の表面を赤外線で加熱する。成長室(チャンバー)41には、電磁バルブ等のシャットオフバルブ51aと流量制御バルブ52aを介して、トリメチルアルミニウム(TMA)を導入するアルミニウム(Al)原子ソース導入系が設けられている。成長室(チャンバー)41には、更に、シャットオフバルブ51bと流量制御バルブ52bを介して、オゾン(O3)を導入する酸素(O)原子ソース導入系が設けられている。酸素(O)原子ソース導入系には、高周波誘導コイル53が設けられ、オゾン(O3)を活性化できるようになっている。又、成長室(チャンバー)41には、基板1の表面温度を測定するパイロメータ43と、成膜速度をモニタするHe−Neレーザ45を光源とし、この反射光を測定する検出器44が備えられている。成膜速度をモニタは、図18に示す測定系に限定される必要はなく、ALD成膜の特徴からは、省略可能である。
図18に示すようなALD装置においては、シャットオフバルブ51a及び51bの開閉を制御することにより、アルミニウム(Al)原子の供給と、酸素(O)原子の供給を交互に行い、原子層単位でアルミナ膜のALD成膜を行える。更に、各サイクルにおけるオゾン供給時間を制御することにより、成膜するアルミナ膜(Al2O3)のストイキオメトリーを制御することができる。即ち、特定の原子層の酸素の供給量を減らし、ストイキオメトリーからずらすことにより、正の固定電荷を有する原子層(固定電荷層)を堆積できる。なお、図18に示すようなALD装置を用いれば、アルミナ(Al2O3)膜以外でも、下層の原子層領域に正の固定電荷層を有する種々の絶縁膜が、原子層レベル、分子層レベルの精度で堆積できる。
図10において、ALD法により、厚さ12nm程度のアルミナ(Al2O3)膜を電極間絶縁膜11として形成し、酸素の組成をストイキオメトリーから減らすことにより、正の固定電荷層の形成する方法を示したが、これに限定されるものではない。正の固定電荷層の形成方法は、例えば、CVD法において、同様に、膜形成途中の段階で、酸素の供給量を抑えて、酸素の組成がストイキオメトリーから少ない方向にずれた領域を形成して実現しても良い。例えば、正の固定電荷層を有するハフニウムシリケート(HfSiO2)膜は、MOCVD装置を用いて以下のようにして堆積可能である。
(a)枚葉式のMOCVD装置の成長室(チャンバー)にて、600℃、1.3kPaの条件で、ハフニウム原子ソースとして、テトラジエチルアミドハフニウム(TDEAH)を50mg/分で、シリコン原子ソースとしてテトラジメチルアミドシリコン(TDMAS)を100mg/分で、酸素原子ソースとして酸素ガスを3.38Pa・m3/s(=2000sccm)で同時に供給して、ハフニウムシリケート膜のMOCVD成膜を、30秒間成膜する。
(b)その後、酸素ガス流量のみを3.38×10-1Pa・m3/s(=200sccm)に変更して、更に30秒間の成膜を行う。この結果、下層には、ほぼストイキオメトリーのハフニウムシリケート膜(HfSiO2)が2nm程度形成され、上層には酸素の組成がストイキオメトリーの半分程度のハフニウムシリケート膜が2nm程度形成される。
(c)その後、酸素ガス流量を3.38Pa・m3/sに戻して、更にMOCVD成膜を続けて全膜厚15nmのハフニウムシリケート膜を形成する。
なお、CVD法やALD法で電極間絶縁膜11を形成する場合には、ソースガスにジボラン(B2H6)等のボロン(B)含有ガスを添加して導入しても良い。
CVD法の場合は、正の固定電荷層の膜厚均一性を確保できる最小厚みは、絶縁膜の5分子層程度(2nm程度)である。
更に、図10において、CVD法等により、電極間絶縁膜11を堆積後に、ボロンイオン(11B+)を電極間絶縁膜11中に注入しても良い。即ち、電極間絶縁膜11の成膜後に、射影飛程Rpが、電極間絶縁膜11の膜厚の半分以上、電極間絶縁膜11の膜厚以下になるように加速エネルギーEACCを選んで、ボロンイオン(11B+)を注入し、正電荷層を、電極間絶縁膜11の膜厚の半分よりも下層側の電極間絶縁膜11中に形成すれば良い。イオン注入により、生成される正の固定電荷層の素電荷密度は、イオン注入のドーズ量Φの10〜100%である。電極間絶縁膜11の下層領域に形成される正の固定電荷層の素電荷密度を制御するためには、例えば、予め、MOSキャパシタを形成して、C−V測定によりフラットバンド電圧のシフト量ΔVFを求め、イオン注入のドーズ量Φと生成される正の固定電荷層の素電荷密度の対応関係をアニール条件と共に調べておけば良い。CVD法やALD法で電極間絶縁膜11を堆積し、酸素の組成をストイキオメトリーから減らす場合や、ソースガスにボロン(B)含有ガスを添加する場合も、同様に、MOSキャパシタを形成して、C−V測定によりフラットバンド電圧のシフト量ΔVFを求め、CVD法やALD法の堆積条件と生成される正の固定電荷層の素電荷密度の対応関係を調べておけば、正の固定電荷層の素電荷密度を制御できる。
イオン注入の場合は、EACC=5keV程度の低加速でフッ化ボロンイオン(49BF2 +)等の重い粒子を注入すれば、正の固定電荷層の最小厚みは、射影飛程Rpの標準偏差ΔRp〜5nm程度に制御できる。
なお、図10に示すALD法の第1成膜を省略し、最初に酸素空位などを有する電荷層の成膜(第2成膜)を行えば、少ない素電荷密度で所望の効果が得られる。但し、第1成膜を省略し電荷層が浮遊ゲート電極21に接していると、浮遊ゲート電極21に蓄積した電荷が電荷層に捕獲されたり再放出されたりする場合があり、メモリセルの誤動作や信頼性劣化となるので、第1成膜により、間に電荷のない(ストイキオメトリーな)絶縁層をはさんだ方が望ましい。
既に述べたように、第1の実施の形態に係る半導体記憶装置において、正電荷は固定電荷である必要はなく、可動電荷でも構わない。例えば、ナトリウムイオン(Na+)やカリウムイオン(K+)などの可動イオンを、電極間絶縁膜11形成後に熱拡散で導入することができる。又、イオン注入で導入することもできる。
上記の第1の実施の形態の説明においては、NAND型のフラッシュメモリについて例示的に説明したが、本発明の半導体記憶装置のメモリセルトランジスタの構造は、図19に示すようなAND型のフラッシュメモリに適用可能である。更には、図示を省略したDINOR型フラッシュメモリ等他の不揮発性半導体記憶装置にも同様に適用可能である。
(第2の実施の形態)
本発明の第2の実施の形態に係る半導体記憶装置は、それぞれ独立して電荷蓄積状態が制御される電荷蓄積層を有するメモリセルトランジスタを列方向に複数個配列して構成したメモリセルカラムを行方向に沿って複数本並列配置したメモリセルアレイを備えるNAND型フラッシュメモリである。図20は、第1の実施の形態に係る半導体記憶装置において説明した図3のB−B方向に沿った断面図に対応する。図20に示すように、第2の実施の形態に係る半導体記憶装置のメモリセルアレイは、半導体基板1上に複数本のメモリセルカラム間に配置された素子分離絶縁膜7と、その素子分離絶縁膜7により互いに分離された浮遊ゲート電極21と、浮遊ゲート電極21の頂部上にそれぞれ配置された、正の電荷層、好ましくは正の固定電荷層を有する界面絶縁膜22と、素子分離絶縁膜7と界面絶縁膜22上にそれぞれ配置された電極間絶縁膜23と、電極間絶縁膜23上に配置された制御ゲート電極24とを備える。正の固定電荷層は、厚さ0.5〜3nmの低誘電率の界面絶縁膜22の下層領域に設けられている。低誘電率の界面絶縁膜22の厚さの下限値は、界面絶縁膜22の単分子層の厚さであり、材料にもよるが0.3nm〜0.5nm程度である。ここで「下層領域」とは、第1の実施の形態と同様に、界面絶縁膜22の厚さの中心位置(中心レベル)よりも下層(浮遊ゲート電極21側)という意味である。
本発明の第2の実施の形態に係る半導体記憶装置は、それぞれ独立して電荷蓄積状態が制御される電荷蓄積層を有するメモリセルトランジスタを列方向に複数個配列して構成したメモリセルカラムを行方向に沿って複数本並列配置したメモリセルアレイを備えるNAND型フラッシュメモリである。図20は、第1の実施の形態に係る半導体記憶装置において説明した図3のB−B方向に沿った断面図に対応する。図20に示すように、第2の実施の形態に係る半導体記憶装置のメモリセルアレイは、半導体基板1上に複数本のメモリセルカラム間に配置された素子分離絶縁膜7と、その素子分離絶縁膜7により互いに分離された浮遊ゲート電極21と、浮遊ゲート電極21の頂部上にそれぞれ配置された、正の電荷層、好ましくは正の固定電荷層を有する界面絶縁膜22と、素子分離絶縁膜7と界面絶縁膜22上にそれぞれ配置された電極間絶縁膜23と、電極間絶縁膜23上に配置された制御ゲート電極24とを備える。正の固定電荷層は、厚さ0.5〜3nmの低誘電率の界面絶縁膜22の下層領域に設けられている。低誘電率の界面絶縁膜22の厚さの下限値は、界面絶縁膜22の単分子層の厚さであり、材料にもよるが0.3nm〜0.5nm程度である。ここで「下層領域」とは、第1の実施の形態と同様に、界面絶縁膜22の厚さの中心位置(中心レベル)よりも下層(浮遊ゲート電極21側)という意味である。
より詳細に説明すれば、半導体基板1と浮遊ゲート電極21間には、トンネル効果で電気伝導するゲート絶縁膜2となる厚さ5〜10nmのトンネル酸化膜が配置され、このゲート絶縁膜(トンネル酸化膜)2を介して、複数の浮遊ゲート電極21が、互いに距離をおいて隣接している。各々の浮遊ゲート電極21間には、浮遊ゲート電極21の約半分の高さまで、素子分離絶縁膜7が埋め込まれている。浮遊ゲート電極21の側面の一部と上面は、正の固定電荷層を有する界面絶縁膜22で覆われている。即ち、界面絶縁膜22は、浮遊ゲート電極21の上部端面からこの上部端面に連続する側面まで延長形成されている。このため、界面絶縁膜22が、延長形成される最先端の位置は、素子分離絶縁膜7の上部端面の位置までである。界面絶縁膜22の上部に配置される厚さ10〜50nmの電極間絶縁膜23は、界面絶縁膜22とは異なる絶縁膜からなり、隣接するメモリセルカラムと連続して配置されているが、図20に示すとおり、界面絶縁膜22は、隣接するメモリセルカラムから分離して配置されている。このため、正の固定電荷層を生成する電荷トラップ準位に起因したメモリセルカラム間の電荷移動が防止されるので、電荷トラップ準位に伴うセルしきい値変動を抑制できる。電極間絶縁膜23として用いる絶縁膜としては、第1の実施の形態に係る半導体記憶装置で説明した種々の絶縁膜が採用可能である。電極間絶縁膜23の上部に配置される制御ゲート電極24は、隣接するメモリセルカラムと連続して配置されている。
半導体基板1上に、ゲート絶縁膜2、浮遊ゲート電極21、正の固定電荷層を有する界面絶縁膜22、高誘電率の電極間絶縁膜23、制御ゲート電極24が順次積層されたスタック型メモリセルの書き込み動作時のエネルギーバンド図を図21(a)に示す。図21(a)は、ゲート絶縁膜(トンネル酸化膜)2の厚さが8nmのときに、界面絶縁膜22として厚さ1nmのシリコン酸化膜、電極間絶縁膜11として厚さ12nmのアルミナ膜を用いた場合について示している。図21(a)は、界面絶縁膜22の下層領域の、界面絶縁膜22と浮遊ゲート電極21との界面近傍に、素電荷密度4×1013cm-2で正の固定電荷が分布している場合であるが、素電荷密度はこの値に限定されるものではない。正の固定電荷層の素電荷密度は、1×1010cm-2以上で一部の効果はあるが、望ましくは、1×1012cm-2以上、6×1016cm-2程度以下である。6×1016cm-2程度を越える素電荷密度では、欠陥により界面絶縁膜22の膜質の低下が著しくなるので、リーク電流が増大し、好ましくない。
ゲート絶縁膜2に所望のトンネル電流(ファウラー・ノルドハイム電流)が流れるように制御ゲート電極24に印加した書き込み電圧は、正の固定電荷層がない場合(図21(a)中、点線で示す)より、4×1013cm-2の正の固定電荷層の存在により、5V低減される。1×1012cm-2以上の素電荷密度で正電荷を分布すれば、書き込み電圧は、0.1V以上の低減効果が見込める。更に、浮遊ゲート電極21中の電荷が感じる電極間絶縁膜11のトンネル距離は長くなるため、電極間絶縁膜23のトンネルリーク電流が低減される。リーク電流は電荷無しで1×10-2A/cm2で、4×1013cm-2の正の固定電荷層がある場合では10桁以上の低減効果ある。1×1011cm-2の正の固定電荷層がある場合でも1桁以上の低減効果が見込める。
図21(b)は、第2の実施の形態に係る半導体記憶装置の消去動作時のエネルギーバンド図である。ゲート絶縁膜2に所望のトンネル電流(ファウラー・ノルドハイム電流)が流れるように制御ゲート電極24に印加した消去電圧は、正の固定電荷層がない場合(図21(b)中、点線で示す)より、増加する。更に、制御ゲート電極24中の電荷が感じる電極間絶縁膜23のトンネル距離は短くなるため、電極間絶縁膜23のトンネルリーク電流は増加する。図21(b)の消去時の電極間絶縁膜23を介するリーク電流は、1×10-10A/cm2〜1×10-5A/cm2程度であり、消去電圧の増大は、3〜10V程度である。この問題を回避する必要がある場合のスタック型メモリセル構造は、第4の実施の形態に係る半導体記憶装置において説明する。
図21(a)では、界面絶縁膜22としてシリコン酸化膜を例示したが、界面絶縁膜22は、シリコン酸化膜に限定されるものではない。例えば、界面絶縁膜22としてシリコン窒化膜(Si3N4膜)又はシリコン酸窒化膜(SiNxOy膜)を用いてよい。シリコン窒化膜又はシリコン酸窒化膜中では、Si−N+−Siのように正に帯電した2配位の窒素原子が存在していて、これが正の固定電荷になると考えられる。
なお、第2の実施の形態に係る半導体記憶装置のスタック型メモリセル構造における正の固定電荷層の位置は界面絶縁膜22の下層領域である必要はない。しかし、浮遊ゲート電極21と界面絶縁膜22との界面或いは界面近傍に局在している方が、少量の素電荷密度でも上記の効果を得ることができるので、望ましい。又、正電荷は固定電荷である必要はなく、可動電荷でも構わない。しかし、固定電荷の方が、セル動作時の電荷状態の変化がないため、セルの電気的特性を変動させないので、望ましい。
なお、第2の実施の形態に係る半導体記憶装置のスタック型メモリセル構造における正の固定電荷層の厚みに、原理的な制限はない。したがって、界面絶縁膜22の全体に正の固定電荷層が分布していても良く、界面絶縁膜22の全体に均一に分布していても良く、正の固定電荷層の位置は界面絶縁膜22の下層領域である必要はない。
しかしながら、正の固定電荷層は所定の厚みの範囲に局在していても良く、単位面積当たりの素電荷密度が同等で、電荷重心位置(重心レベル)が同等ならば、同様の効果がある。具体的には、浮遊ゲート電極21と界面絶縁膜22との界面或いは界面近傍に、正の固定電荷層が局在している方が、少量の素電荷密度でも上記の効果を得ることができるので、望ましい。つまり、正の固定電荷層の電荷重心が界面絶縁膜22の下層側になるような分布であれば、素電荷密度が小さくても所望の効果を得られるため好ましい。このため、正の固定電荷層の厚みが、薄いほど電荷重心を界面に近づけることができるので好ましく、製造方法を考慮した現実的な観点からは、絶縁膜の1分子層程度の厚さ(原子間隔の2倍程度)の正の固定電荷層が好ましい。
又、第2の実施の形態に係る半導体記憶装置において、正電荷は固定電荷である必要はなく、可動電荷でも構わない。第1の実施の形態で説明したように、例えば、ナトリウムイオン(Na+)やカリウムイオン(K+)などの可動イオンを、電極間絶縁膜11形成後に熱拡散やイオン注入で導入することができる。しかし、固定電荷の方が、セル動作時の電荷状態の変化がないため、セルの電気的特性を変動させないので、望ましい。
界面絶縁膜22の上部に配置される電極間絶縁膜23は、界面絶縁膜22とは異なる絶縁膜からなり、隣接するメモリセルカラムと連続して配置されている。電極間絶縁膜23として用いる絶縁膜としては、第1の実施の形態に係る半導体記憶装置で説明した種々の絶縁膜が採用可能である。電極間絶縁膜23の厚さは、膜材料の誘電率に依存し、アルミナ膜の場合は10〜20nm程度が好ましい。電極間絶縁膜23の上部に配置される制御ゲート電極24は、隣接するメモリセルカラムと連続して配置されている。
第2の実施の形態に係るメモリセル構造の製造方法を、図22〜図26を用いて説明する。図22〜図26では、図3のA−A方向の断面図は省略している。なお、以下に述べる第2の実施の形態に係るメモリセル構造の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
(イ)先ず、所望の不純物をドーピングした半導体基板(Si基板)1の表面に、ゲート絶縁膜2となる厚さ10nmのトンネル酸化膜を熱酸化法で形成する。その後、浮遊ゲート電極21となる厚さ100nmの燐ドープの多結晶シリコン層21、素子分離加工のためのマスク膜101を順次、CVD法で堆積する。その後、レジストマスク(図示せず)を用いたRIE法により、マスク膜101、多結晶シリコン層21、トンネル酸化膜(ゲート絶縁膜)2を順次エッチング加工し、更に半導体基板1の露出領域をエッチングして、図22に示すように、深さ100nmの素子分離溝41を形成する。
(ロ)次に、全面に素子分離用のシリコン酸化膜7を堆積して、素子分離溝41を完全に埋め込む。その後、表面部分のシリコン酸化膜7をCMP法で、マスク膜101が露出するまで除去し、図23に示すように表面を平坦化する。この結果、素子分離溝41にはシリコン酸化膜からなる素子分離絶縁膜7が埋め込まれる。
(ハ)次に、露出したマスク膜101を選択的にエッチング除去する。更に、その後、シリコン酸化膜7の表面近傍の領域を希フッ酸(HF)溶液を用いて部分的にエッチング除去し、多結晶シリコン層(浮遊ゲート電極)21の側壁面を露出させる。側壁面の高さは50nmとする。この希フッ酸処理後の水洗のときに、図24に示すように、浮遊ゲート電極(多結晶シリコン層)21の表面に、厚さ1nm以下の自然酸化膜(ケミカル酸化膜)109bが形成される。
(ニ)次に、半導体基板1を減圧CVD炉内に導入し、850℃の一酸化窒素(NO)ガス雰囲気で、熱処理すると、自然酸化膜(ケミカル酸化膜)109b及びこの下部の浮遊ゲート電極(多結晶シリコン層)21の表面が直接熱窒化され、酸素を含んだシリコン窒化膜(SiNxOy膜)とシリコン酸化膜の積層絶縁膜が形成される。正確な、正の固定電荷層の生成メカニズムは検討の余地があるが、下層のシリコン酸窒化膜(SiNxOy膜)中には、Si−N+−Siのように正に帯電した2配位の窒素原子が形成され、これにより正の固定電荷層を形成しているものと思われる。又、一酸化窒素(NO)ガス雰囲気での熱処理により、自然酸化膜(ケミカル酸化膜)109bに窒素を導入すると、酸化膜中の酸素原子と導入した窒素原子が置換することが知られているので、この置換反応の際に、酸素空位(膜構造欠陥)が形成され、正の固定電荷層を形成するモデルも考えられる。次に、希フッ酸でシリコン窒化膜(SiNxOy膜)の上部のシリコン酸化膜を除去すると、正の固定電荷層を有する界面絶縁膜となるSiNxOy膜22だけが残る。残った界面絶縁膜(SiNxOy膜)22の膜厚は約1nm程度である。なお、一酸化窒素(NO)ガスによる熱窒化以外に、アンモニア(NH3)ガスや亜酸化窒素(N2O)ガス等で熱窒化しても良いし、窒素ラジカルでラジカル窒化して正の固定電荷層を有する界面絶縁膜22を形成しても良い。
(ホ)次に、図26に示すように、全面に厚さ12nmの電極間絶縁膜としてのAl2O3膜23を、正の固定電荷層を有する界面絶縁膜(SiNxOy膜)22の上部に、減圧CVD法で堆積する。
(へ)この後、全面に多結晶シリコン層/タングステンシリサイド(WSi2)層を堆積し、2層構造の制御ゲート電極24を形成する。制御ゲート電極24の厚さは、例えば、100nmとする。更に、RIEのマスク材をCVD法で堆積する。その後、レジストマスクを用いたRIE法により、マスク材、制御ゲート電極24、電極間絶縁膜(Al2O3膜)23、正の固定電荷層を有する界面絶縁膜(Si3N4膜)22、浮遊ゲート電極21、ゲート絶縁膜(トンネル酸化膜)2を順次エッチング加工して、ワード線方向のスリットを形成し、各メモリセルを分離する。これにより、浮遊ゲート電極21及び制御ゲート電極24の形状が確定する。
(ト)次に、ワード線方向のスリットの露出面に電極側壁酸化膜と呼ばれるシリコン酸化膜を熱酸化法で形成後、イオン注入法を用いて、メモリセルトランジスタのソース/ドレイン拡散層を形成すれば、図20に示す第2の実施の形態に係るメモリセル構造が完成する。実際には、第1の実施の形態に係る半導体記憶装置の製造方法と同様に、更に、全面を覆うように層間絶縁膜をCVD法で形成し、配線層等を形成することは勿論である。
なお、第2の実施の形態に係る半導体記憶装置及びその製造方法は、NAND型フラッシュメモリに限られるのではなく、電荷蓄積層である浮遊ゲートを持つ構造の1つ以上のトランジスタからなる不揮発性メモリセルアレイ、例えば図19に等価回路が示されるAND型フラッシュメモリなどにも適用できることは勿論である。
図24及び図25で、正の固定電荷層を有する界面絶縁膜22の形成方法として、ケミカル酸化膜を、一酸化窒素(NO)ガス、アンモニア(NH3)ガス、或いは亜酸化窒素(N2O)ガス等で熱窒化、若しくは窒素ラジカルでラジカル窒化する方法を説明したが、正の固定電荷層を有する界面絶縁膜22の形成方法は、これらの方法に限定されるものではない。例えば、以下の変形例に示すように、シリコン窒化膜又はシリコン酸窒化膜からなる界面絶縁膜22を形成後に、オゾン(O3)や水蒸気等を酸化剤として、正の固定電荷層を有する界面絶縁膜22を形成しても良い。
図27は図3のB−B方向に沿った断面図に対応する。本発明の第2の実施の形態の変形例に係る半導体記憶装置は、図27に示すように、素子分離絶縁層7で側壁が覆われた浮遊ゲート電極21と、浮遊ゲート電極21の頂部上にそれぞれ配置された正の固定電荷層を有する界面絶縁膜25を備える。正の固定電荷層を有する界面絶縁膜25は、浮遊ゲート電極21の上部端面からこの上部端面に連続する側面まで延長形成されている。正の固定電荷層を有する界面絶縁膜25が、素子分離絶縁膜7と浮遊ゲート電極21の境界面となる浮遊ゲート電極21の側面にまで延長形成されている点では、第2の実施の形態に係る半導体記憶装置の場合と類似な構造ではあるが、第2の実施の形態に係る半導体記憶装置の場合とは異なり、正の固定電荷層を有する界面絶縁膜25は、浮遊ゲート電極21の上部端面の一部及びこの上部端面に連続する側面の一部に食い込む形で、浮遊ゲート電極21の側面の一部と上面を被覆している。即ち、正の固定電荷層を有する界面絶縁膜25は、浮遊ゲート電極21の上部端面の一部及びこの上部端面に連続する側面の一部を構成する半導体材料が他の元素と反応した結果生成された絶縁膜である点が、第2の実施の形態に係る半導体記憶装置の場合と異なる点である。具体的には、正の固定電荷層を有する界面絶縁膜25が、浮遊ゲート電極21を構成する多結晶シリコン層の表面が直接熱窒化されて形成された、酸素を含んだシリコン窒化膜(SiNxOy膜)の場合について、ここでは例示する。但し、SiNxOy膜の組成y=0の場合、即ち酸素を含まないシリコン窒化膜(Si3N4膜)でも良いことは勿論である。
即ち、第2の実施の形態の変形例に係るメモリセル構造では、浮遊ゲート電極21を構成する浮遊ゲート電極21の側壁は素子分離絶縁膜7で覆われており、浮遊ゲート電極21の上面はSiNxOy膜からなる正の固定電荷層を有する界面絶縁膜25で覆われている。更に、素子分離絶縁膜7と浮遊ゲート電極21の境界面のうち、電極間絶縁膜(Al2O3膜)23に近い領域にもSiNxOy膜からなる正の固定電荷層を有する界面絶縁膜25が設けられている。又、浮遊ゲート電極21の側面において、正の固定電荷層を有する界面絶縁膜25が延長形成される最先端の位置は、素子分離絶縁膜7の上部端面の位置よりも深い位置になっている点も第2の実施の形態に係る半導体記憶装置の場合と異なる点である。他は、図20に示したメモリセルの構造と実質的に同様であるので、重複した記載を省略する。図27に示す第2の実施の形態の変形例に係るモリセル構造においても、正の固定電荷層を有する界面絶縁膜25が、隣接するメモリセルカラムから分離形成されているので、正の固定電荷層を生成する電荷トラップ準位に起因したメモリセルカラム間の電荷移動が防止できる。
なお、図27では、正の固定電荷層を有する界面絶縁膜(SiNxOy膜)25と電極間絶縁膜(Al2O3膜)23の2層積層構造の場合を例示したが、第2の実施の形態の変形例に係るモリセル構造は、これに限るものではない。電極間絶縁膜(Al2O3膜)23は、第2の実施の形態に係る半導体記憶装置で説明したような他の高誘電体絶縁膜でも良いし、多層膜でも良い。又、ONO膜でも良い。更に、浮遊ゲート電極21と正の固定電荷層を有する界面絶縁膜(SiNxOy膜)25との間に、電荷が容易に透過できる程度の薄いシリコン酸化膜(SiO2膜)が存在する場合にも、本発明は適用できる。このシリコン酸化膜の厚さは典型的には2nm以下が好ましい。更に、正の固定電荷層を有する界面絶縁膜25は、酸素を含んだシリコン窒化膜(SiNxOy膜)に限定されるものではない。
第2の実施の形態の変形例に係るメモリセル構造の製造方法を、図28〜図31を用いて説明する。図28〜図31では、図3のA−A方向の断面図は省略している。なお、以下に述べる第2の実施の形態の変形例に係るメモリセル構造の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
(イ)先ず、第2の実施の形態に係るメモリセル構造の製造方法と同様に、半導体基板(Si基板)1の表面に、ゲート絶縁膜2となるトンネル酸化膜を熱酸化法で形成する。その後、浮遊ゲート電極21となる多結晶シリコン層21、素子分離加工のためのマスク膜を順次、CVD法で堆積する。その後、RIE法により、マスク膜、多結晶シリコン層21、トンネル酸化膜(ゲート絶縁膜)2を順次エッチング加工し、更に半導体基板1の露出領域をエッチングして、素子分離溝を形成する。次に、全面に素子分離用のシリコン酸化膜7を堆積して、素子分離溝を完全に埋め込む。その後、表面部分のシリコン酸化膜7をCMP法で、マスク膜が露出するまで除去し、更にCMP法でマスク膜が完全に除去されるまで表面を削って、図28に示すように表面を平坦化する。図28は、素子分離溝にはシリコン酸化膜からなる素子分離絶縁膜7が埋め込まれた状態を示す。
(ロ)そして、850℃の一酸化窒素(NO)ガス雰囲気で熱処理すると、図29に示すように、露出した浮遊ゲート電極(多結晶シリコン層)21の表面が直接熱窒化され、酸素を含んだシリコン窒化膜(SiNxOy膜)25とシリコン酸化膜109eの積層絶縁膜が形成される。更に、減圧CVD炉中で、オゾン(O3)又は水蒸気等を酸化剤として、この積層絶縁膜を酸化し、シリコン窒化膜(SiNxOy膜)25中に正の固定電荷層を生成する。シリコン窒化膜(SiNxOy膜)25中には、Si−N+−Siのように正に帯電した2配位の窒素原子が形成され、これが正の固定電荷になっていると考えられる。又、一酸化窒素(NO)ガス雰囲気での熱処理により、シリコン酸化膜7に窒素を導入すると、シリコン酸化膜7中の酸素原子と導入した窒素原子が置換することが知られており、この置換反応の際に、酸素空位(膜構造欠陥)が形成され、正の固定電荷層が生成されるるモデルも考えられる。この後、図30に示すように、希フッ酸でシリコン酸化膜109eを除去し、正の固定電荷層を有する界面絶縁膜となるSiNxOy膜25だけを残す。残った正の固定電荷層を有する界面絶縁膜(SiNxOy膜)25の膜厚は約1nm程度である。
(ハ)次に、図31に示すように、全面に減圧CVDで厚さ15nmの電極間絶縁膜として、Al2O3膜23を堆積する。その後、制御ゲート電極24となる導電層を全面に形成し、更に、RIEのマスク材をCVD法で堆積する。その後、レジストマスクを用いたRIE法により、マスク材、制御ゲート電極24、電極間絶縁膜(Al2O3膜)23、正の固定電荷層を有する界面絶縁膜(SiNxOy膜)25、浮遊ゲート電極21、ゲート絶縁膜(トンネル酸化膜)2を順次エッチング加工して、ワード線方向のスリットを形成し、各メモリセルを分離する。これにより、浮遊ゲート電極21及び制御ゲート電極24の形状が確定する。次に、ワード線方向のスリットの露出面に電極側壁酸化膜を形成後、イオン注入法でメモリセルトランジスタのソース/ドレイン拡散層を形成すれば、図27に示す第2の実施の形態の変形例に係るメモリセル構造が完成する。実際には、層間絶縁膜を介して、更に配線層等が形成されることは勿論である。
このようにして、第2の実施の形態の変形例に係る半導体記憶装置の製造方法によれば、浮遊ゲート電極21の頂部近傍に、選択的に、Si−N+−Siのように正に帯電した2配位の窒素原子や、酸素空位(膜構造欠陥)等による正の固定電荷層を有する界面絶縁膜25を形成できる。
(第3の実施の形態)
図5(b)に示したように、本発明の第1の実施の形態に係る半導体記憶装置においては、は消去動作時の消去電圧は、正の電荷層(好ましくは正の固定電荷層)がない場合より増加し、更に、制御ゲート電極24中の電荷が感じる電極間絶縁膜11のトンネル距離は短くなるため、電極間絶縁膜11のトンネルリーク電流は増加する。本発明の第3の実施の形態に係る半導体記憶装置においては、この問題を回避するメモリセル構造について、図32のエネルギーバンド図を用いて説明する。
図5(b)に示したように、本発明の第1の実施の形態に係る半導体記憶装置においては、は消去動作時の消去電圧は、正の電荷層(好ましくは正の固定電荷層)がない場合より増加し、更に、制御ゲート電極24中の電荷が感じる電極間絶縁膜11のトンネル距離は短くなるため、電極間絶縁膜11のトンネルリーク電流は増加する。本発明の第3の実施の形態に係る半導体記憶装置においては、この問題を回避するメモリセル構造について、図32のエネルギーバンド図を用いて説明する。
本発明の第3の実施の形態に係る半導体記憶装置の断面構造は、図4に示した構造と同様の、半導体基板1上に、トンネル効果で電気伝導するゲート絶縁膜2、浮遊ゲート電極21、電極間絶縁膜11、制御ゲート電極24が順次積層されたスタック型メモリセル構造である。しかし、電極間絶縁膜11の下層領域に正の固定電荷層を設け、更に正の固定電荷層位置よりも上層に負の電荷層、好ましくは負の固定電荷層を設けている点が、第1の実施の形態に係る半導体記憶装置のメモリセル構造とは異なる。ここで「下層領域」とは、第1の実施の形態と同様に、電極間絶縁膜11の厚さの中心位置(中心レベル)よりも下層(浮遊ゲート電極21側)という意味である。「正の固定電荷層」は、第1の実施の形態で説明したように、例えばボロン(硼素)等の不純物と結合して正に帯電した酸素原子や酸素空位等の膜構造欠陥により生成される。「負の固定電荷層」は、例えば燐(P)や砒素(As)等の不純物と結合して負に帯電した酸素原子により生成される。正の固定電荷層の位置(水平レベル)と負の固定電荷層の位置(水平レベル)との間隔は、任意に選定できるが、狭い方が好ましい。好ましくは、例えば0.5〜5nm程度、好ましくは1〜3nm程度に選定すれば良い。正の固定電荷層と負の固定電荷層との間隔の下限は、電極間絶縁膜11を構成しているSi−O等のボンドの長さ(原子間距離)になる。酸化膜の場合では、Si−Oの原子間距離としては、シラノン(Si(OH))で0.1654nm,クォーツで0.1595nm,クリストバライトで0.1605nm,ステンショバライトで0.1757nm等の値が報告されている。又、Si−Si原子間距離は0.285nm程度であるので、正の固定電荷層と負の固定電荷層との間隔の下限は、これらの値よりは大きくする必要がある。正の固定電荷層と負の固定電荷層とでダイポールを形成する場合は、Si−OやSi−Siの原子間距離の2倍程度が最低限必要であろうから、正の固定電荷層と負の固定電荷層との間隔の下限は、0.5nm程度になる。
即ち、原理的には、負の固定電荷層の位置は、正の固定電荷層位置よりも上層(制御ゲート電極側)にあればどこでも良い。しかし、正の固定電荷層の位置(水平レベル)が負の固定電荷層の位置(水平レベル)の近傍にある方が、少量の素電荷密度でも以下に述べる効果を、より有効に得ることができるので、望ましい。
図32(a)は、第3の実施の形態に係る半導体記憶装置のメモリセルの書き込み動作時のエネルギーバンド図であり、図32(b)は、消去時のエネルギーバンド図である。図32は、第1の実施の形態に係る半導体記憶装置と同様に、ゲート絶縁膜(トンネル酸化膜)2の厚さが8nmのときに、電極間絶縁膜11として厚さ12nmのアルミナ膜を用いた場合について示している。図32は、正の固定電荷層の位置(水平レベル)と負の固定電荷層の位置(水平レベル)の距離が2nmの場合について示している。
第3の実施の形態に係る半導体記憶装置によれば、電極間絶縁膜11に正の固定電荷層と負の固定電荷層を距離をおいて設けることにより、書き込み電圧の低減と、書き込み時の電極間絶縁膜11を流れるリーク電流の低減を実現しつつ、消去時の電極間絶縁膜11を流れるリーク電流を抑制できる。図32は、電極間絶縁膜11の下層領域の、電極間絶縁膜11と浮遊ゲート電極21との界面から2nm離れた位置に素電荷密度4×1013cm-2で正の固定電荷層が分布し、電極間絶縁膜11と浮遊ゲート電極21との界面から4nmはなれた位置に素電荷密度4×1013cm-2で負の固定電荷層が分布している場合であるが、素電荷密度はこれらの値に限定されるものではない。正/負の固定電荷層の素電荷密度は、1×1010cm-2以上で一部の効果はあるが、望ましくは、1×1012cm-2以上、6×1016cm-2程度以下である。ここで、「素電荷密度」は、第1の実施の形態で定義したと同様に、単位面積当たりの正の素電荷若しくは負の素電荷の個数で表している。6×1016cm-2程度を越える素電荷密度では、欠陥により電極間絶縁膜11の膜質の低下が著しくなるので、リーク電流が増大し、好ましくない。図32に示すように、電極間絶縁膜11の下層領域に正素電荷密度と同程度の負素電荷密度を分布させることで、図5(b)で説明した正電荷の副作用が抑制できる。消去時の電極間絶縁膜リーク電流は、検出限界(1×10-2A/cm2)以下となり、消去電圧の増大は、1V程度以下に抑えられる。この結果、消去時の電極間絶縁膜11を介するリーク電流を抑制できる。なお、このとき、書き込み電圧は電荷無しに比べて、1V程度低減される。なお、書き込み時の特性改善(リーク電流低減/書き込み電圧低減)を優先する場合は、正素電荷密度>負素電荷密度に設定すれば良い。消去時の特性改善(リーク電流低減/消去電圧低減)を優先する場合は、正素電荷密度<負素電荷密度に設定すれば良い。
なお、第3の実施の形態に係る半導体記憶装置において、正の固定電荷層及び負の固定電荷層の厚みに、原理的な制限はなく、正の固定電荷層及び負の固定電荷層の位置は電極間絶縁膜11の下層領域である必要はない。しかしながら、浮遊ゲート電極21と電極間絶縁膜11との界面或いは界面近傍に、正の固定電荷層が局在している方が、少量の素電荷密度でも上記の効果を得ることができるので、望ましい。つまり、正の固定電荷層の電荷重心が電極間絶縁膜11の下層側になるような分布であれば、素電荷密度が小さくても所望の効果を得られるため好ましい。
このため、正の固定電荷層の厚みが、薄いほど電荷重心を界面に近づけることができるので好ましい。更に、正の固定電荷層及び負の固定電荷層の厚みが、薄いほど、正の固定電荷層と負の固定電荷層とを互いに近づけることができるので、小さい素電荷密度で所望の効果を得られる。製造方法を考慮した現実的な観点からは、絶縁膜の1分子層程度の厚さ程度(原子間隔の2倍程度)の正の固定電荷層及び負の固定電荷層が好ましい。
又、正電荷と負電荷は固定電荷である必要はなく、可動電荷でも構わない。第1及び第2の実施の形態と同様に、例えば、ナトリウムイオン(Na+)やカリウムイオン(K+)などの正の可動イオンを、電極間絶縁膜11形成後に熱拡散やイオン注入等で導入し、正の可動電荷層を形成できる。更に、例えば、フッ素イオン(F-)や塩素イオン(Cl-)などの負の可動イオンを、電極間絶縁膜11形成後に熱拡散やイオン注入等で導入し、負の可動電荷層を形成することができる。しかし、固定電荷の方が、セル動作時の電荷状態の変化がないため、セルの電気的特性を変動させないので、望ましい。
負の固定電荷層の形成方法は、例えば、燐元素や砒素元素をイオン注入等で電極間絶縁膜11中に導入すれば良い。又、CVDやALDで電極間絶縁膜11を形成する場合には、ソースガスに燐又は砒素含有ガスを添加して導入しても良い。又、CVDやALDで電極間絶縁膜11を形成する場合には、膜形成途中の段階で、酸素の供給量を抑えて、酸素の組成がストイキオメトリーから少ない方向にずれた領域を形成しても良い。
イオン注入により、生成される負の固定電荷層の素電荷密度は、イオン注入のドーズ量Φの10〜100%である。例えば、ハフニウムシリケート(HfSiO2)膜中に燐イオン(31P+)をイオン注入してから、MOSキャパシタを形成し、1000℃、1分の活性化アニールを行った場合、燐イオン(31P+)のドーズ量Φ=1×1013cm-2のとき、フラットバンド電圧のシフト量ΔVFから算出された負の固定電荷層の素電荷密度は3×1012cm-2(膜中央に電荷中心があると仮定)となる。ハフニア(HfO2)膜やアルミナ(Al2O3)膜でも同様の結果が得られる。更に、砒素イオン(75As+)をイオン注入した場合も、MOSキャパシタのC−V測定により負の固定電荷層が発生することが認められる。このように、正の固定電荷層位置よりも上層に生成する負の固定電荷層の素電荷密度の制御は、電極間絶縁膜11の下層領域に形成される正の固定電荷層の素電荷密度を制御の場合と同様に、予め、負の固定電荷層評価用MOSキャパシタを、正の固定電荷層評価用MOSキャパシタは別個に形成して、C−V測定によりフラットバンド電圧のシフト量ΔVFを求め、イオン注入のドーズ量Φと生成される負の固定電荷層の素電荷密度との対応関係をアニール条件と共に調べておけば良い。
CVD法やALD法で電極間絶縁膜11を堆積し、酸素の組成をストイキオメトリーから減らす場合や、ソースガスにボロン(B)含有ガスを添加する場合も、同様に、負の固定電荷層評価用MOSキャパシタを正の固定電荷層評価用MOSキャパシタは別個に形成して、C−V測定によりフラットバンド電圧のシフト量ΔVFを求め、CVD法やALD法の堆積条件と生成される負の固定電荷層の素電荷密度との対応関係を調べておけば、負の固定電荷層の素電荷密度を制御できる。
(第4の実施の形態)
図21(b)に示したように、本発明の第2の実施の形態に係る半導体記憶装置においては、消去電圧は、正の固定電荷層がない場合より増加し、制御ゲート電極24中の電荷が感じる電極間絶縁膜23のトンネル距離は短くなるため、電極間絶縁膜23のトンネルリーク電流は増加する。この問題を回避するメモリセル構造を、本発明の第4の実施の形態に係る半導体記憶装置において説明する。
図21(b)に示したように、本発明の第2の実施の形態に係る半導体記憶装置においては、消去電圧は、正の固定電荷層がない場合より増加し、制御ゲート電極24中の電荷が感じる電極間絶縁膜23のトンネル距離は短くなるため、電極間絶縁膜23のトンネルリーク電流は増加する。この問題を回避するメモリセル構造を、本発明の第4の実施の形態に係る半導体記憶装置において説明する。
本発明の第4の実施の形態に係る半導体記憶装置は、図20と同様に、半導体基板1上に、トンネル効果で電気伝導するゲート絶縁膜2、浮遊ゲート電極21、正の電荷層(正の固定電荷層)を有する界面絶縁膜22、高誘電率の電極間絶縁膜23、制御ゲート電極24が順次積層されたスタック型メモリセル構造において、正の固定電荷層を有する界面絶縁膜22の下層領域に正の固定電荷層を有し、更に高誘電率の電極間絶縁膜23の下層領域に負の電荷層(負の固定電荷層)を有する点が、第2の実施の形態に係る半導体記憶装置とは異なる。
図33(a)は、第4の実施の形態に係る半導体記憶装置のメモリセルの書き込み動作時のエネルギーバンド図であり、図33(b)は、消去時のエネルギーバンド図である。図33は、ゲート絶縁膜(トンネル酸化膜)2の厚さが8nmのときに、界面絶縁膜22として厚さ1nmのシリコン酸化膜、電極間絶縁膜23として厚さ12nmのアルミナ膜を用いた場合について示している。図33は、界面絶縁膜22の下層領域の、界面絶縁膜22と浮遊ゲート電極21との界面近傍に素電荷密度4×1013cm-2で正の固定電荷層が分布し、電極間絶縁膜23の下層領域の、電極間絶縁膜23と界面絶縁膜22との界面近傍に素電荷密度4×1013cm-2で負の固定電荷層が分布している場合であるが、素電荷密度はこの値に限定されるものではない。正/負の固定電荷層の素電荷密度は、1×1010cm-2以上で一部の効果はあるが、望ましくは、1×1012cm-2以上、6×1016cm-2程度以下である。6×1016cm-2程度を越える素電荷密度では、欠陥により界面絶縁膜22及び電極間絶縁膜23の膜質の低下が著しくなるので、リーク電流が増大し、好ましくない。
第4の実施の形態に係る半導体記憶装置のメモリセルによれば、正の固定電荷層を有する界面絶縁膜22と負の固定電荷層を有する電極間絶縁膜23を設けることにより、図21(b)に示した正電荷の副作用を抑制できる。消去時の電極間絶縁膜リーク電流は、検出限界(1×10-2A/cm2)以下となり、消去電圧の増大は、1V程度以下に抑えられる。この結果、消去時の電極間絶縁膜23を介するリーク電流を抑制できる。
なお、このとき、書き込み電圧は電荷無しに比べて、1V程度低減される。なお、書き込み時の特性改善(リーク電流低減/書き込み電圧低減)を優先する場合は、正素電荷密度>負素電荷密度に設定すれば良い。消去時の特性改善(リーク電流低減/消去電圧低減)を優先する場合は、正素電荷密度<負素電荷密度に設定すれば良い。
書き込み電圧の低減と、書き込み時の電極間絶縁膜23リーク電流の低減を実現しつつ、消去時の電極間絶縁膜23リーク電流を抑制できる。
なお、第4の実施の形態に係る半導体記憶装置において、正の固定電荷層及び負の固定電荷層の厚みに、原理的な制限はない。即ち、正の固定電荷層の位置は界面絶縁膜22の下層領域である必要はなく、界面絶縁膜22の全体に分布していても良い。
しかしながら、正の固定電荷層及び負の固定電荷層は所定の厚みの範囲に局在していても良く、浮遊ゲート電極21と界面絶縁膜22との界面或いは界面近傍に、正の固定電荷層が局在している方が、少量の素電荷密度でも上記の効果を得ることができるので、望ましい。つまり、正の固定電荷層の電荷重心が界面絶縁膜22の下層側になるような分布であれば、素電荷密度が小さくても所望の効果を得られるため好ましい。
又、負の固定電荷層の位置は、電極間絶縁膜23の下層領域である必要はなく、電極間絶縁膜23の全体に分布していても良い。しかし、界面絶縁膜22と電極間絶縁膜23との界面、或いは界面近傍に局在している方が、少量の素電荷密度でも上記の効果を得ることができるので、望ましい。即ち、負の固定電荷層の厚みが、薄いほど電荷重心を界面絶縁膜22と電極間絶縁膜23との界面に近づけることができ、正の固定電荷層と負の固定電荷層とを互いに近づけることができるので、小さい素電荷密度で所望の効果を得られる。製造方法を考慮した現実的な観点からは、絶縁膜の1分子層程度の厚さ程度(原子間隔の2倍程度)の正の固定電荷層及び負の固定電荷層が好ましい。
又、正電荷と負電荷は固定電荷である必要はなく、可動電荷でも構わない。第3の実施の形態と同様に、ナトリウムイオン(Na+)やカリウムイオン(K+)などの正の可動イオンを、界面絶縁膜22に導入し、フッ素イオン(F-)や塩素イオン(Cl-)などの負の可動イオンを、電極間絶縁膜23に導入しても良い。しかし、固定電荷の方が、セル動作時の電荷状態の変化がないため、セルの電気的特性を変動させないので、望ましい。
(その他の実施の形態)
上記のように、本発明は第1〜第4の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
上記のように、本発明は第1〜第4の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
例えば、既に述べた第1〜第4の実施の形態の説明においては、説明を簡略にするために、半導体基板をp型としたが、半導体基板はn型であっても差し支えがなく、p型とn型とを全て逆転すれば、第1〜第4の実施の形態に係る半導体記憶装置及びその製造方法の趣旨は同様に生きることは明らかであろう。
又、既に述べた第1の実施の形態においては、制御ゲート電極24は、第3の多結晶シリコン膜12、シリサイド膜13及びキャップ絶縁膜14の3層構造から構成されていると説明したが、これは例示であり、キャップ絶縁膜14を省略した2層構造や、多結晶シリコン膜(ドープドポリシリコン)からなる単層構造でも構わないし、4層以上の多層構造でも構わない。同様に、浮遊ゲート電極21は、第1の多結晶シリコン膜3と第2の多結晶シリコン膜8との2層構造で形成されていると説明したが、単一の多結晶シリコン膜(ドープドポリシリコン)からなる単層構造でも構わないし、3層以上の多層構造でも構わない。
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
1…半導体基板
2…ゲート絶縁膜
3…第1の多結晶シリコン膜
4…第1のシリコン窒化膜
5…第1のシリコン酸化膜
7…第3のシリコン酸化膜(素子分離絶縁膜)
8…第2の多結晶シリコン膜
9…第4のシリコン酸化膜
10…第5のシリコン酸化膜
11,23…電極間絶縁膜
12…第3の多結晶シリコン膜
13…シリサイド膜
14…キャップ絶縁膜(第2のシリコン窒化膜)
15…セル分離下地膜
16…列方向セル分離絶縁膜
17…ストッパ膜
18…コア充填絶縁膜
19…層間絶縁膜
21…浮遊ゲート電極(ゲート電極)
22…界面絶縁膜
24…制御ゲート電極
25…界面絶縁膜(SiNxOy膜)
41…素子分離溝
42…加熱用赤外線ランプ
43…パイロメータ
44…検出器
45…He−Neレーザ
46…ゲートバルブ
47…ターボ分子ポンプ
48…サセプタ
49…油回転ポンプ
51…ビット線
51a,51b…シャットオフバルブ
52…コンタクトプラグ
52a…流量制御バルブ
52b…流量制御バルブ
53…高周波誘導コイル
54…フォトレジスト
61a,61b…電極間絶縁膜短絡窓
81,82,83,…ソース/ドレイン領域
83…ビット線コンタクト領域
90…メモリセルアレイ
91…トップ・ページバッファ
92…ボトム・ページバッファ
93…レフト・ロウデコーダ/チャージポンプ
94…ライト・ロウデコーダ/チャージポンプ
101…マスク膜
109e…シリコン酸化膜
BL2j-1,BL2j,BL2j+1,…ビット線
WL1k,WL2k,・・・・・,WL32k,WL1k-1,…ワード線
2…ゲート絶縁膜
3…第1の多結晶シリコン膜
4…第1のシリコン窒化膜
5…第1のシリコン酸化膜
7…第3のシリコン酸化膜(素子分離絶縁膜)
8…第2の多結晶シリコン膜
9…第4のシリコン酸化膜
10…第5のシリコン酸化膜
11,23…電極間絶縁膜
12…第3の多結晶シリコン膜
13…シリサイド膜
14…キャップ絶縁膜(第2のシリコン窒化膜)
15…セル分離下地膜
16…列方向セル分離絶縁膜
17…ストッパ膜
18…コア充填絶縁膜
19…層間絶縁膜
21…浮遊ゲート電極(ゲート電極)
22…界面絶縁膜
24…制御ゲート電極
25…界面絶縁膜(SiNxOy膜)
41…素子分離溝
42…加熱用赤外線ランプ
43…パイロメータ
44…検出器
45…He−Neレーザ
46…ゲートバルブ
47…ターボ分子ポンプ
48…サセプタ
49…油回転ポンプ
51…ビット線
51a,51b…シャットオフバルブ
52…コンタクトプラグ
52a…流量制御バルブ
52b…流量制御バルブ
53…高周波誘導コイル
54…フォトレジスト
61a,61b…電極間絶縁膜短絡窓
81,82,83,…ソース/ドレイン領域
83…ビット線コンタクト領域
90…メモリセルアレイ
91…トップ・ページバッファ
92…ボトム・ページバッファ
93…レフト・ロウデコーダ/チャージポンプ
94…ライト・ロウデコーダ/チャージポンプ
101…マスク膜
109e…シリコン酸化膜
BL2j-1,BL2j,BL2j+1,…ビット線
WL1k,WL2k,・・・・・,WL32k,WL1k-1,…ワード線
Claims (9)
- 基板上に形成され、トンネル効果で電気伝導するゲート絶縁膜と、
該ゲート絶縁膜上の浮遊ゲート電極と、
該浮遊ゲート電極上に配置され、膜厚の半分よりも下層側に正電荷層を有する電極間絶縁膜と、
該電極間絶縁膜上の制御ゲート電極
とを備えるメモリセルトランジスタを複数個配置したことを特徴とする半導体記憶装置。 - 基板上に形成され、トンネル効果で電気伝導するゲート絶縁膜と、
該ゲート絶縁膜上の浮遊ゲート電極と、
該浮遊ゲート電極上に配置され、1×1010cm-2以上、6×1016cm-2以下の素電荷密度の正電荷層を有する電極間絶縁膜と、
該電極間絶縁膜上の制御ゲート電極
とを備えるメモリセルトランジスタを複数個配置したことを特徴とする半導体記憶装置。 - 前記正電荷層は、不純物元素と正に帯電した前記電極間絶縁膜を構成する原子との結合構造を含む層、又は、前記電極間絶縁膜中の膜構造欠陥を含む層であることを特徴とする請求項1又は2に記載の半導体記憶装置。
- 前記電極間絶縁膜は、前記正電荷層の上層に前記正電荷層から離間した負電荷層を更に有することを特徴とする請求項1又は2に記載の半導体記憶装置。
- 基板上に形成され、トンネル効果で電気伝導するゲート絶縁膜と、
該ゲート絶縁膜上の浮遊ゲート電極と、
該浮遊ゲート電極上に配置され、膜厚の半分よりも下層側に正電荷層を有する界面絶縁膜と、
該界面絶縁膜上に配置され、該界面絶縁膜よりも高誘電率の電極間絶縁膜と、
該電極間絶縁膜上の制御ゲート電極
とを備えるメモリセルトランジスタを複数個配置したことを特徴とする半導体記憶装置。 - 基板上に形成され、トンネル効果で電気伝導するゲート絶縁膜と、
該ゲート絶縁膜上の浮遊ゲート電極と、
該浮遊ゲート電極上に配置され、1×1010cm-2以上、6×1016cm-2以下の素電荷密度の正電荷層を有する界面絶縁膜と、
該界面絶縁膜上に配置され、該界面絶縁膜よりも高誘電率の電極間絶縁膜と、
該電極間絶縁膜上の制御ゲート電極
とを備えるメモリセルトランジスタを複数個配置したことを特徴とする半導体記憶装置。 - 前記電極間絶縁膜は、負電荷層を有することを特徴とする請求項5又は6に記載の半導体記憶装置。
- 基板上に形成され、トンネル効果で電気伝導するゲート絶縁膜、該ゲート絶縁膜上の浮遊ゲート電極、該浮遊ゲート電極上の電極間絶縁膜、該電極間絶縁膜上の制御ゲート電極とを備えるメモリセルトランジスタを複数個配置した半導体記憶装置の製造方法であって、
前記電極間絶縁膜のストイキオメトリー条件の第1成膜と、
該第1成膜後の、前記ストイキオメトリー条件からずらした第2成膜と、
該第2成膜後の、前記第1成膜と前記第2成膜の合計膜厚よりも厚い、前記ストイキオメトリー条件の第3成膜
とを連続的に行い、正電荷層を、前記電極間絶縁膜の膜厚の半分よりも下層側の前記電極間絶縁膜中に形成することを特徴とする半導体記憶装置の製造方法。 - 基板上に形成され、トンネル効果で電気伝導するゲート絶縁膜、該ゲート絶縁膜上の浮遊ゲート電極、該浮遊ゲート電極上の電極間絶縁膜、該電極間絶縁膜上の制御ゲート電極とを備えるメモリセルトランジスタを複数個配置した半導体記憶装置の製造方法であって、
前記電極間絶縁膜の成膜後に、射影飛程が、前記電極間絶縁膜の膜厚の半分以上、前記電極間絶縁膜の膜厚以下になるように加速エネルギーを選んで、ボロンイオンを注入し、正電荷層を、前記電極間絶縁膜の膜厚の半分よりも下層側の前記電極間絶縁膜中に形成することを特徴とする半導体記憶装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004042622A JP2005235987A (ja) | 2004-02-19 | 2004-02-19 | 半導体記憶装置及び半導体記憶装置の製造方法 |
US10/868,014 US7067871B2 (en) | 2004-02-19 | 2004-06-16 | Stacked gate semiconductor memory |
KR1020050013747A KR100659210B1 (ko) | 2004-02-19 | 2005-02-18 | 반도체 기억 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004042622A JP2005235987A (ja) | 2004-02-19 | 2004-02-19 | 半導体記憶装置及び半導体記憶装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005235987A true JP2005235987A (ja) | 2005-09-02 |
Family
ID=34857982
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004042622A Pending JP2005235987A (ja) | 2004-02-19 | 2004-02-19 | 半導体記憶装置及び半導体記憶装置の製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7067871B2 (ja) |
JP (1) | JP2005235987A (ja) |
KR (1) | KR100659210B1 (ja) |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005311278A (ja) * | 2004-04-20 | 2005-11-04 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
JP2007116069A (ja) * | 2005-10-24 | 2007-05-10 | Tokyo Electron Ltd | 金属シリケート膜の形成方法および半導体装置の製造方法 |
JP2007194483A (ja) * | 2006-01-20 | 2007-08-02 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
JP2007287858A (ja) * | 2006-04-14 | 2007-11-01 | Toshiba Corp | 半導体装置 |
KR100833440B1 (ko) | 2006-12-28 | 2008-05-29 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 스페이서 형성 방법 |
JP2009246318A (ja) * | 2008-04-01 | 2009-10-22 | Hitachi Kokusai Electric Inc | 成膜方法 |
JP2010103414A (ja) * | 2008-10-27 | 2010-05-06 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
JP2011135107A (ja) * | 2011-04-04 | 2011-07-07 | Toshiba Corp | 半導体装置 |
JP2013201254A (ja) * | 2012-03-23 | 2013-10-03 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2014183293A (ja) * | 2013-03-21 | 2014-09-29 | Toshiba Corp | 不揮発性半導体記憶装置 |
US9123747B2 (en) | 2013-08-09 | 2015-09-01 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and manufacturing method thereof |
Families Citing this family (42)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004363443A (ja) * | 2003-06-06 | 2004-12-24 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
JP3936315B2 (ja) * | 2003-07-04 | 2007-06-27 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
JP2005079165A (ja) * | 2003-08-28 | 2005-03-24 | Toshiba Corp | 不揮発性半導体記憶装置とその製造方法、電子カードおよび電子装置 |
KR100871006B1 (ko) * | 2004-07-30 | 2008-11-27 | 어플라이드 머티어리얼스, 인코포레이티드 | 얇은 텅스텐 실리사이드층 증착 및 게이트 금속 집적화 |
US7199416B1 (en) * | 2004-11-10 | 2007-04-03 | Spansion Llc | Systems and methods for a memory and/or selection element formed within a recess in a metal line |
JP2006186073A (ja) * | 2004-12-27 | 2006-07-13 | Toshiba Corp | 半導体装置およびその製造方法 |
KR100632953B1 (ko) * | 2005-03-07 | 2006-10-12 | 삼성전자주식회사 | 메모리 소자, 상기 메모리 소자를 위한 메모리 배열 및 상기 메모리 배열의 구동 방법 |
JP4405456B2 (ja) * | 2005-10-27 | 2010-01-27 | 株式会社東芝 | 不揮発性半導体記憶装置 |
KR100759215B1 (ko) * | 2005-12-21 | 2007-09-14 | 동부일렉트로닉스 주식회사 | 반도체소자의 커패시터 및 그 제조방법 |
JP4521366B2 (ja) * | 2006-02-22 | 2010-08-11 | 株式会社東芝 | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 |
JP4331189B2 (ja) * | 2006-09-20 | 2009-09-16 | 株式会社東芝 | 不揮発性半導体メモリ |
US20080111212A1 (en) * | 2006-11-13 | 2008-05-15 | Promos Technologies Inc. | Capacitance structure of a semiconductor device and method for manufacturing the same |
WO2008088654A1 (en) * | 2007-01-12 | 2008-07-24 | Sandisk Corporation | Nand memory with dual control gates having fixed charge layer below control gates |
US7495282B2 (en) * | 2007-01-12 | 2009-02-24 | Sandisk Corporation | NAND memory with virtual channel |
US7619926B2 (en) * | 2007-03-29 | 2009-11-17 | Sandisk Corporation | NAND flash memory with fixed charge |
US7732275B2 (en) * | 2007-03-29 | 2010-06-08 | Sandisk Corporation | Methods of forming NAND flash memory with fixed charge |
US7719899B2 (en) * | 2007-02-13 | 2010-05-18 | Micron Technology, Inc. | Circuits, systems and methods for driving high and low voltages on bit lines in non-volatile memory |
US20080296705A1 (en) * | 2007-05-29 | 2008-12-04 | United Microelectronics Corp. | Gate and manufacturing method of gate material |
US7910446B2 (en) * | 2007-07-16 | 2011-03-22 | Applied Materials, Inc. | Integrated scheme for forming inter-poly dielectrics for non-volatile memory devices |
KR100937818B1 (ko) * | 2007-08-20 | 2010-01-20 | 주식회사 하이닉스반도체 | 플래시 메모리 소자 및 그의 제조 방법 |
CN101911287B (zh) * | 2007-12-27 | 2013-05-15 | 株式会社东芝 | 半导体存储器件及其制造方法 |
WO2009089283A2 (en) * | 2008-01-07 | 2009-07-16 | The Johns Hopkins University | Low-voltage, n-channel hybrid transistors |
KR20090103049A (ko) * | 2008-03-27 | 2009-10-01 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
US20090302472A1 (en) * | 2008-06-05 | 2009-12-10 | Samsung Electronics Co., Ltd. | Non-volatile memory devices including shared bit lines and methods of fabricating the same |
JP2010147414A (ja) * | 2008-12-22 | 2010-07-01 | Toshiba Corp | 半導体装置およびその製造方法 |
US8748259B2 (en) * | 2010-03-02 | 2014-06-10 | Applied Materials, Inc. | Method and apparatus for single step selective nitridation |
DE102011084603A1 (de) * | 2010-10-25 | 2012-05-16 | Samsung Electronics Co., Ltd. | Dreidimensionales Halbleiterbauelement |
JP2013021102A (ja) * | 2011-07-11 | 2013-01-31 | Toshiba Corp | 半導体記憶装置 |
US9064902B2 (en) | 2013-02-27 | 2015-06-23 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method for manufacturing same |
US9379164B2 (en) * | 2014-03-06 | 2016-06-28 | Kabushiki Kaisha Toshiba | Integrated circuit device |
JP2015177187A (ja) | 2014-03-12 | 2015-10-05 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US9397046B1 (en) * | 2015-04-29 | 2016-07-19 | Sandisk Technologies Llc | Fluorine-free word lines for three-dimensional memory devices |
CN106486485A (zh) * | 2015-08-31 | 2017-03-08 | 旺宏电子股份有限公司 | 存储器元件及其制造方法 |
US10361213B2 (en) | 2016-06-28 | 2019-07-23 | Sandisk Technologies Llc | Three dimensional memory device containing multilayer wordline barrier films and method of making thereof |
US10355139B2 (en) | 2016-06-28 | 2019-07-16 | Sandisk Technologies Llc | Three-dimensional memory device with amorphous barrier layer and method of making thereof |
US10115735B2 (en) | 2017-02-24 | 2018-10-30 | Sandisk Technologies Llc | Semiconductor device containing multilayer titanium nitride diffusion barrier and method of making thereof |
US20180363133A1 (en) * | 2017-06-16 | 2018-12-20 | Applied Materials, Inc. | Method and Apparatus for Void Free SiN Gapfill |
US10229931B1 (en) | 2017-12-05 | 2019-03-12 | Sandisk Technologies Llc | Three-dimensional memory device containing fluorine-free tungsten—word lines and methods of manufacturing the same |
US10475515B2 (en) | 2017-12-21 | 2019-11-12 | Micron Technology, Inc. | Multi-decks memory device including inter-deck switches |
US10615123B2 (en) | 2018-03-14 | 2020-04-07 | Sandisk Technologies Llc | Three-dimensional memory device containing compositionally graded word line diffusion barrier layer for and methods of forming the same |
CN109192734B (zh) * | 2018-09-28 | 2020-10-16 | 长江存储科技有限责任公司 | 3d存储器件 |
KR102657082B1 (ko) * | 2019-08-05 | 2024-04-16 | 삼성전자주식회사 | 반도체 메모리 소자 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08316348A (ja) | 1995-03-14 | 1996-11-29 | Toshiba Corp | 半導体装置およびその製造方法 |
US5990515A (en) * | 1998-03-30 | 1999-11-23 | Advanced Micro Devices, Inc. | Trenched gate non-volatile semiconductor device and method with corner doping and sidewall doping |
-
2004
- 2004-02-19 JP JP2004042622A patent/JP2005235987A/ja active Pending
- 2004-06-16 US US10/868,014 patent/US7067871B2/en not_active Expired - Fee Related
-
2005
- 2005-02-18 KR KR1020050013747A patent/KR100659210B1/ko not_active IP Right Cessation
Cited By (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005311278A (ja) * | 2004-04-20 | 2005-11-04 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
JP2007116069A (ja) * | 2005-10-24 | 2007-05-10 | Tokyo Electron Ltd | 金属シリケート膜の形成方法および半導体装置の製造方法 |
US7897455B2 (en) | 2006-01-20 | 2011-03-01 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
JP2007194483A (ja) * | 2006-01-20 | 2007-08-02 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
JP4746468B2 (ja) * | 2006-04-14 | 2011-08-10 | 株式会社東芝 | 半導体装置 |
JP2007287858A (ja) * | 2006-04-14 | 2007-11-01 | Toshiba Corp | 半導体装置 |
KR100833440B1 (ko) | 2006-12-28 | 2008-05-29 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 스페이서 형성 방법 |
JP2009246318A (ja) * | 2008-04-01 | 2009-10-22 | Hitachi Kokusai Electric Inc | 成膜方法 |
JP2010103414A (ja) * | 2008-10-27 | 2010-05-06 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
US8546216B2 (en) | 2008-10-27 | 2013-10-01 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and method of fabricating the same |
JP2011135107A (ja) * | 2011-04-04 | 2011-07-07 | Toshiba Corp | 半導体装置 |
JP2013201254A (ja) * | 2012-03-23 | 2013-10-03 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2014183293A (ja) * | 2013-03-21 | 2014-09-29 | Toshiba Corp | 不揮発性半導体記憶装置 |
US9123747B2 (en) | 2013-08-09 | 2015-09-01 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and manufacturing method thereof |
Also Published As
Publication number | Publication date |
---|---|
KR20060042101A (ko) | 2006-05-12 |
US20050184327A1 (en) | 2005-08-25 |
KR100659210B1 (ko) | 2006-12-19 |
US7067871B2 (en) | 2006-06-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100659210B1 (ko) | 반도체 기억 장치 및 그 제조 방법 | |
US11424253B2 (en) | Device including a floating gate electrode and a layer of ferroelectric material and method for the formation thereof | |
CN100379002C (zh) | 非易失性半导体存储器件 | |
TWI453899B (zh) | MOS type semiconductor memory device | |
CN107408558B (zh) | 具有高k电荷俘获层的存储器单元 | |
US7294878B2 (en) | Semiconductor memory device and method of manufacturing the same | |
US7186607B2 (en) | Charge-trapping memory device and method for production | |
US6660588B1 (en) | High density floating gate flash memory and fabrication processes therefor | |
US7714373B2 (en) | Semiconductor device and method of manufacturing the same | |
US20040178470A1 (en) | Semiconductor memory device and method of manufacturing the same | |
CN107408498B (zh) | 形成具有高k电荷俘获层的方法 | |
US7902588B2 (en) | Nonvolatile semiconductor memory device and method for manufacturing the same | |
US20100059808A1 (en) | Nonvolatile memories with charge trapping dielectric modified at the edges | |
JP2007250779A (ja) | 不揮発性半導体記憶装置 | |
JP2007134681A (ja) | 不揮発性半導体記憶装置 | |
KR20100047148A (ko) | 불휘발성 반도체 기억 장치 및 그 제조 방법 | |
KR101487715B1 (ko) | 다층 유전체 메모리 디바이스 | |
JP2009004639A (ja) | 不揮発性半導体メモリ装置 | |
KR101139556B1 (ko) | 반도체 장치 및 그 제조 방법 | |
JP2005277171A (ja) | 半導体装置およびその製造方法 | |
JP2007088301A (ja) | 半導体装置および半導体装置の製造方法 | |
CN101409309A (zh) | 快闪存储器件及其制造方法 | |
JP2009170781A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
JP2005285818A (ja) | 半導体装置およびその製造方法 | |
JP2005286155A (ja) | 半導体記憶装置及び半導体記憶装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061220 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070403 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070604 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081104 |