JP2013201254A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】データリテンション特性に優れたＮＡＮＤフラッシュメモリ等の半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１１と、半導体基板上に形成されたトンネル絶縁膜１２と、トンネル絶縁膜上に形成された第１のフローティングゲート電極１３と、第１のフローティングゲート電極上に形成されたフローティングゲート間絶縁膜と、フローティングゲート間絶縁膜上に形成された第２のフローティングゲート電極１５と、第２のフローティングゲート電極上に形成された電極間絶縁膜２２と、電極間絶縁膜上に形成されたコントロールゲート電極２３、２４とを備え、フローティングゲート間絶縁膜は、主絶縁膜１４と、第２のフローティングゲート電極１５と主絶縁膜１４との間に形成され、負の固定電荷を有する第１の固定電荷層１７とを備える。
【選択図】図６

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
ＮＡＮＤフラッシュメモリ等の不揮発性半導体記憶装置の微細化に伴い、データリテンション特性の劣化が問題となっている。
このような問題に対して、フローティングゲートを２層で構成したダブルフローティングゲート構造が提案されている。ダブルフローティングゲート構造では、上層フローティングゲート電極から下層フローティングゲート電極への電子の移動を防止することが重要である。
しかしながら、従来のダブルフローティングゲート構造では、上層フローティングゲート電極から下層フローティングゲート電極への電子の移動を十分に防止することが困難であった。そのため、データリテンション特性に優れた不揮発性半導体記憶装置を得ることが困難であった。
特開２０１１−１７６２０７号公報
データリテンション特性に優れた半導体装置を提供する。
実施形態に係る半導体装置は、半導体基板と、前記半導体基板上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された第１のフローティングゲート電極と、前記第１のフローティングゲート電極上に形成されたフローティングゲート間絶縁膜と、前記フローティングゲート間絶縁膜上に形成された第２のフローティングゲート電極と、前記第２のフローティングゲート電極上に形成された電極間絶縁膜と、前記電極間絶縁膜上に形成されたコントロールゲート電極と、を備えた半導体装置であって、前記フローティングゲート間絶縁膜は、主絶縁膜と、前記第２のフローティングゲート電極と前記主絶縁膜との間に形成され、負の固定電荷を有する第１の固定電荷層と、を備える。
第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る半導体装置のエネルギーバンド構造を模式的に示した図である。 第２の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 第２の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 第２の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 第２の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 第２の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 第２の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 第２の実施形態に係る半導体装置のエネルギーバンド構造を模式的に示した図である。 第３の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 第３の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 第３の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 第３の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 第３の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 第３の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
以下、実施形態を図面を参照して説明する。
（実施形態１）
図１〜図６は、第１の実施形態に係る半導体装置（不揮発性半導体記憶装置）の製造方法を模式的に示した断面図である。
まず、図１に示すように、シリコン基板等の半導体基板１１上にトンネル絶縁膜１２を形成する。トンネル絶縁膜１２には、シリコン酸化膜もしくはシリコン酸窒化膜が用いられる。続いて、トンネル絶縁膜１２上に、第１のフローティングゲート電極膜１３を形成する。フローティングゲート電極膜１３には、ポリシリコン膜が用いられる。続いて、フローティングゲート電極膜１３上に、フローティングゲート間絶縁膜の主絶縁膜１４を形成する。この主絶縁膜１４は、ハフニウム酸化物（ＨｆＯ2 ）膜で形成される。主絶縁膜１４は、ジルコニウム酸化物（ＺｒＯ2 ）膜で形成されてもよい。続いて、主絶縁膜１４上に、第２のフローティングゲート電極膜１５を形成する。フローティングゲート電極膜１５には、ポリシリコン膜が用いられる。
次に、図２に示すように、フローティングゲート電極膜１５にマスクパターン１６を形成する。
次に、図３に示すように、マスクパターン１６をマスクとして用いて、フローティングゲート電極膜１５、主絶縁膜１４、フローティングゲート電極膜１３、トンネル絶縁膜１２及び半導体基板１１をパターニングする（エッチングする）。これにより、素子分離溝で区画された素子領域が形成される。
次に、図４に示すように、酸化性雰囲気で酸化処理を行う。酸化性雰囲気に含まれる酸化剤には、酸素、オゾン（Ｏ3 ）或いは水（Ｈ2 Ｏ）等が用いられる。この酸化剤が、主絶縁膜１４として用いられるハフニウム酸化物或いはジルコニウム酸化物の触媒作用によって活性化され、フローティングゲート電極膜１３及びフローティングゲート電極膜１５に用いられるポリシリコンを酸化する。
上記酸化処理により、フローティングゲート電極膜１５のフローティングゲート電極膜１５と主絶縁膜１４との界面近傍に位置する部分が酸化され、フローティングゲート電極膜１５と主絶縁膜１４との間にシリコン酸化膜１７が形成される。また、フローティングゲート電極膜１３のフローティングゲート電極膜１３と主絶縁膜１４との界面近傍に位置する部分が酸化され、フローティングゲート電極膜１３と主絶縁膜１４との間にシリコン酸化膜１８が形成される。このようにして形成されたシリコン酸化膜１７及びシリコン酸化膜１８は、負の固定電荷を有している。そのため、シリコン酸化膜１７は、負の固定電荷を有する第１の固定電荷層１７として機能し、シリコン酸化膜１８は、負の固定電荷を有する第２の固定電荷層１８として機能する。これにより、主絶縁膜１４、第１の固定電荷層１７及び第２の固定電荷層１８で形成されたフローティングゲート間絶縁膜が得られる。
また、上記酸化処理により、半導体基板１１、トンネル絶縁膜１２、フローティングゲート電極膜１３、フローティングゲート間絶縁膜及びフローティングゲート電極膜１５で構成された積層構造の露出面上には、保護酸化膜１９が形成される。
次に、図５に示すように、保護酸化膜１９上に、保護窒化膜２０としてシリコン窒化膜を形成する。この保護窒化膜２０は省略される場合もある。
次に、図６に示すように、保護窒化膜２０上に、素子分離領域２１を形成するためのシリコン酸化膜を形成する。さらに、このシリコン酸化膜に対してＣＭＰ（chemical mechanical polishing）によって平坦化処理を施し、素子分離溝内に素子分離領域２１を形成する。この平坦化処理の際に、フローティングゲート電極膜１５の上面に形成されている保護酸化膜１９及び保護窒化膜２０が除去され、フローティングゲート電極膜１５の上面が露出する。
次に、フローティングゲート電極膜１５上及び素子分離領域２１上に電極間絶縁膜２２を形成する。続いて、電極間絶縁膜２２上に、コントロールゲート電極膜として、ポリシリコン膜２３及び金属膜２４の積層膜を形成する。さらに、金属膜２４、ポリシリコン膜２３、電極間絶縁膜２２、フローティングゲート電極膜１５、フローティングゲート間絶縁膜（固定電荷層１７、主絶縁膜１４、固定電荷層１８）及びフローティングゲート電極膜１３をパターニングする（エッチングする）。これにより、第１のフローティングゲート電極１３及び第２のフローティングゲート電極１５のパターン、及びコントロールゲート電極（ポリシリコン膜２３及び金属膜２４）のパターンが形成される。
以上のようにして、ＮＡＮＤフラッシュメモリ用の半導体装置（不揮発性半導体記憶装置）のメモリセルが形成される。すなわち、図６に示すように、本実施形態の半導体装置は、フローティングゲート間絶縁膜が、主絶縁膜１４と、第２のフローティングゲート電極１５と主絶縁膜１４との間に形成され、負の固定電荷を有する第１の固定電荷層１７と、第１のフローティングゲート電極１３と主絶縁膜１４との間に形成され、負の固定電荷を有する第２の固定電荷層１８とで形成されている。
図７は、以上のようにして形成された半導体装置のエネルギーバンド構造を模式的に示した図である。
上述したように、本実施形態の半導体装置は、第２のフローティングゲート電極１５と主絶縁膜１４との間に、負の固定電荷を有する第１の固定電荷層１７が形成され、第１のフローティングゲート電極１３と主絶縁膜１４との間に、負の固定電荷を有する第２の固定電荷層１８が形成されている。そのため、固定電荷層１７及び固定電荷層１８に起因して、フローティングゲート間絶縁膜の両端部の実効的なバリアハイトが増加する。すなわち、フローティングゲート電極１５に蓄積された電子に対して、フローティングゲート間絶縁膜のバリアハイトが上昇する。その結果、フローティングゲート電極１５に蓄積された電子のリークを抑制することができる。
以上のように、本実施形態に係る半導体装置によれば、負の固定電荷を有する固定電荷層１７及び固定電荷層１８により、フローティングゲート電極１５に蓄積された電子のリークを抑制することができ、半導体装置のデータリテンション特性を向上させることができる。
また、本実施形態に係る半導体装置の製造方法によれば、酸化処理によって固定電荷層１７及び固定電荷層１８を形成するため、簡単な工程で固定電荷層１７及び固定電荷層１８を形成することができる。具体的には、保護酸化膜１９を形成する際の酸化処理を用いて、固定電荷層１７及び固定電荷層１８を形成することができるため、製造工程の簡単化をはかることができる。
また、フローティングゲート間絶縁膜の主絶縁膜をハフニウム酸化物又はジルコニウム酸化物で形成することにより、ハフニウム酸化物又はジルコニウム酸化物の触媒作用によって酸化剤を活性化することができるため、固定電荷層１７及び固定電荷層１８を効率的に形成することができる。
なお、上述した実施形態では、フローティングゲート間絶縁膜の主絶縁膜にハフニウム酸化物又はジルコニウム酸化物用いたが、上述した実施形態と同様の手法によって負の固定電荷を有する固定電荷層を形成することができれば、他の材料を用いてもよい。
また、上述した実施形態では、フローティングゲート電極膜１３及び１５としてポリシリコンを用いたが、上述した実施形態と同様の手法によって形成された酸化物層が負の固定電荷を有していれば、他の材料（例えば、金属等）を用いることも可能である。
（実施形態２）
図８〜図１３は、第２の実施形態に係る半導体装置（不揮発性半導体記憶装置）の製造方法を模式的に示した断面図である。なお、基本的な構成及び基本的な製造方法は、上述した第１の実施形態と同様である。したがって、第１の実施形態で示した構成要素に対応する構成要素には同一の参照番号を付し、第１の実施形態で示した事項についての詳細な説明は省略する。
まず、図８に示すように、第１の実施形態と同様にして、半導体基板１１上にトンネル絶縁膜１２を形成し、トンネル絶縁膜１２上に第１のフローティングゲート電極膜１３を形成する。本実施形態では、フローティングゲート電極膜１３と主絶縁膜１４との間に負の固定電荷を有する層が形成されることを防止するために、フローティングゲート電極膜１３上に予め酸化膜３１を形成する。具体的には、酸化膜３１としてシリコン酸化膜を形成する。続いて、第１の実施形態と同様にして、酸化膜３１上に主絶縁膜１４を形成する。この主絶縁膜１４には、第１の実施形態と同様に、ハフニウム酸化物（ＨｆＯ2 ）膜或いはジルコニウム酸化物（ＺｒＯ2 ）膜が用いられる。さらに、第１の実施形態と同様にして、主絶縁膜１４上に、第２のフローティングゲート電極膜１５を形成する。
次に、図９に示すように、フローティングゲート電極膜１５にマスクパターン１６を形成する。
次に、図１０に示すように、マスクパターン１６をマスクとして用いて、フローティングゲート電極膜１５、主絶縁膜１４、酸化膜３１、フローティングゲート電極膜１３、トンネル絶縁膜１２及び半導体基板１１をパターニングする（エッチングする）。これにより、素子分離溝で区画された素子領域が形成される。
次に、図１１に示すように、第１の実施形態と同様にして、酸化性雰囲気で酸化処理を行う。この酸化処理により、第１の実施形態と同様にして、フローティングゲート電極膜１５と主絶縁膜１４との間には、第１の固定電荷層１７としてシリコン酸化膜が形成される。一方、フローティングゲート電極膜１３と主絶縁膜１４との間には、酸化膜３１が予め形成されているため、負の固定電荷を有する酸化膜（負の固定電荷を有する層）は形成されない。これにより、本実施形態では、主絶縁膜１４、第１の固定電荷層１７及び酸化膜３１で形成されたフローティングゲート間絶縁膜が得られる。
また、上記酸化処理により、半導体基板１１、トンネル絶縁膜１２、フローティングゲート電極膜１３、フローティングゲート間絶縁膜及びフローティングゲート電極膜１５で構成された積層構造の露出面上には、保護酸化膜１９が形成される。
次に、図１２に示すように、第１の実施形態と同様に、保護酸化膜１９上に保護窒化膜２０を形成する。この保護窒化膜２０は省略することも可能である。
次に、図１３に示すように、第１の実施形態と同様にして、素子分離領域２１を形成する。続いて、第１の実施形態と同様にして、電極間絶縁膜２２、コントロールゲート電極膜（ポリシリコン膜２３及び金属膜２４）を形成する。さらに、金属膜２４、ポリシリコン膜２３、電極間絶縁膜２２、フローティングゲート電極膜１５、フローティングゲート間絶縁膜（固定電荷層１７、主絶縁膜１４、酸化膜３１）及びフローティングゲート電極膜１３をパターニングする（エッチングする）。これにより、第１のフローティングゲート電極１３及び第２のフローティングゲート電極１５のパターン、及びコントロールゲート電極（ポリシリコン膜２３及び金属膜２４）のパターンが形成される。
以上のようにして、ＮＡＮＤフラッシュメモリ用の半導体装置（不揮発性半導体記憶装置）のメモリセルが形成される。
図１４は、以上のようにして形成された半導体装置のエネルギーバンド構造を模式的に示した図である。
本実施形態の半導体装置は、第２のフローティングゲート電極１５と主絶縁膜１４との間に、負の固定電荷を有する第１の固定電荷層１７が形成されている。一方、第１のフローティングゲート電極１３と主絶縁膜１４との間には、酸化膜３１が形成され、負の固定電荷を有する層は形成されていない。フローティングゲート電極１３と主絶縁膜１４との間に負の固定電荷を有する層が形成されていると、書き込みを行う際の阻害要因となる場合がある。本実施形態では、フローティングゲート電極１３と主絶縁膜１４との間に、負の固定電荷を有する層が形成されていないため、そのような問題を回避することができる。一方、フローティングゲート電極１５と主絶縁膜１４との間には、負の固定電荷を有する第１の固定電荷層１７が形成されているため、第１の実施形態と同様に、フローティングゲート電極１５に蓄積された電子のリークを抑制することができる。
以上のように、本実施形態に係る半導体装置によれば、書き込み特性に悪影響を与えることなく、フローティングゲート電極１５に蓄積された電子のリークを抑制することができ、第１の実施形態と同様に、データリテンション特性を向上させることができる。
（実施形態３）
図１５〜図２０は、第３の実施形態に係る半導体装置（不揮発性半導体記憶装置）の製造方法を模式的に示した断面図である。なお、基本的な構成及び基本的な製造方法は、上述した第１の実施形態と同様である。したがって、第１の実施形態で示した構成要素に対応する構成要素には同一の参照番号を付し、第１の実施形態で示した事項についての詳細な説明は省略する。
まず、図１５に示すように、第１の実施形態と同様にして、半導体基板１１上にトンネル絶縁膜１２を形成し、トンネル絶縁膜１２上に第１のフローティングゲート電極膜１３を形成する。
本実施形態では、フローティングゲート電極膜１３上に、フローティングゲート間絶縁膜の下層膜として、負の固定電荷を生成するための予備的な絶縁膜４３を形成する。続いて、予備的な絶縁膜４３上に、フローティングゲート間絶縁膜の主絶縁膜４１を形成する。さらに、フローティングゲート間絶縁膜の上層膜として、負の固定電荷を生成するための予備的な絶縁膜４２を形成する。本実施形態では、主絶縁膜４１、予備的な絶縁膜４２及び予備的な絶縁膜４３は、いずれもシリコン窒化物で形成される。ただし、予備的な絶縁膜４２及び４３はいずれも、主絶縁膜４１よりもシリコン組成比の高いシリコン窒化物で形成される（Ｓｉ／Ｎ＞３／４）。主絶縁膜４１は、ストイキオメトリをほぼ満たしたシリコン窒化物で形成される（Ｓｉ／Ｎ＝３／４）。したがって、予備的な絶縁膜４２及び４３は、シリコンリッチなシリコン窒化物で形成されることになる。
その後、予備的な絶縁膜４２上に、第１の実施形態と同様にして、第２のフローティングゲート電極膜１５を形成する。
次に、図１６に示すように、フローティングゲート電極膜１５にマスクパターン１６を形成する。
次に、図１７に示すように、マスクパターン１６をマスクとして用いて、フローティングゲート電極膜１５、予備的な絶縁膜４２、主絶縁膜４１、予備的な絶縁膜４３、フローティングゲート電極膜１３、トンネル絶縁膜１２及び半導体基板１１をパターニングする（エッチングする）。これにより、素子分離溝で区画された素子領域が形成される。
次に、図１８に示すように、半導体基板１１、トンネル絶縁膜１２、フローティングゲート電極膜１３、予備的な絶縁膜４３、主絶縁膜４１、予備的な絶縁膜４２及びフローティングゲート電極膜１５で構成された積層構造の露出面上に、シリコン酸化膜等の保護酸化膜１９を形成する。
次に、図１９に示すように、第１の実施形態と同様に、保護酸化膜１９上に保護窒化膜２０を形成する。
次に、図２０に示すように、第１の実施形態と同様にして、素子分離領域２１を形成する。続いて、第１の実施形態と同様にして、電極間絶縁膜２２、コントロールゲート電極膜（ポリシリコン膜２３及び金属膜２４）を形成する。さらに、金属膜２４、ポリシリコン膜２３、電極間絶縁膜２２、フローティングゲート電極膜１５、フローティングゲート間絶縁膜（予備的な絶縁膜４２、主絶縁膜４１、予備的な絶縁膜４３）及びフローティングゲート電極膜１３をパターニングする（エッチングする）。これにより、第１のフローティングゲート電極１３及び第２のフローティングゲート電極１５のパターン、及びコントロールゲート電極（ポリシリコン膜２３及び金属膜２４）のパターンが形成される。このようにして、メモリセルの構造が形成される。
その後、予備的な絶縁膜４２及び予備的な絶縁膜４３内に負の固定電荷を生成するための処理を行う。具体的には、メモリセルに電子を注入し、さらに注入された電子をメモリセルから引き抜く。このような電子の注入及び引き抜き操作を、少なくとも１回以上行う。その結果、予備的な絶縁膜４２及び絶縁膜４３内に電子が取り残された状態が得られる。予備的な絶縁膜４２及び４３にはトラップが多く含まれているため、このような状態を得ることが可能である。このようにして、予備的な絶縁膜４２及び絶縁膜４３内に電子が導入され、負の固定電荷を有する第１の固定電荷層４２ａ及び第２の固定電荷層４３ａが形成される。
なお、上述したような電子の注入及び引き抜き操作は、メモリセルに対する書き込み及び消去操作と同様の方法で行うことが可能である。したがって、上述したような電子の注入及び引き抜き操作は、配線やパッケージの形成等が終了した後に行うことが好ましい。すなわち、半導体メモリ製品の構造が完成した後に行うことが好ましい。
このようにして、本実施形態に係るＮＡＮＤフラッシュメモリ用の半導体装置（不揮発性半導体記憶装置）が完成する。
以上のように、本実施形態に係る半導体装置によれば、負の固定電荷を有する固定電荷層４２ａ及び固定電荷層４３ａにより、フローティングゲート電極１５に蓄積された電子のリークを抑制することができ、第１の実施形態と同様に、半導体装置のデータリテンション特性を向上させることができる。
また、本実施形態に係る半導体装置の製造方法によれば、予備的な絶縁膜４２及び４３を形成しておき、電子の注入及び引き抜き操作によって固定電荷層４２ａ及び４３ａを形成するため、簡単な工程で固定電荷層４２ａ及び４３ａを形成することができる。
なお、上述した実施形態では、フローティングゲート間絶縁膜の主絶縁膜及び予備的な絶縁膜としてシリコン窒化膜を用いたが、上述した実施形態と同様の手法によって負の固定電荷を有する固定電荷層を形成することができれば、他の材料を用いてもよい。
また、上述した実施形態では、予備的な絶縁膜４２及び予備的な絶縁膜４３を形成したが、予備的な絶縁膜４３を形成せずに予備的な絶縁膜４２のみを形成してもよい。この場合には、フローティングゲート電極１５と主絶縁膜４１との間にのみ、負の固定電荷を有する固定電荷層４２ａが形成される。このような構成を用いた場合には、第２の実施形態と同様に、書き込み特性に悪影響を与えることなく、データリテンション特性を向上させることが可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１…半導体基板 １２…トンネル絶縁膜
１３…第１のフローティングゲート電極膜 １４…主絶縁膜
１５…第２のフローティングゲート電極膜 １６…マスクパターン
１７…第１の固定電荷層 １８…第２の固定電荷層
１９…保護酸化膜 ２０…保護窒化膜
２１…素子分離領域 ２２…電極間絶縁膜
２３…ポリシリコン膜 ２４…金属膜
３１…酸化膜 ４１…主絶縁膜
４２…予備的な絶縁膜 ４２ａ…第１の固定電荷層
４３…予備的な絶縁膜 ４３ａ…第２の固定電荷層

Claims (9)

  1. 半導体基板と、
    前記半導体基板上に形成されたトンネル絶縁膜と、
    前記トンネル絶縁膜上に形成された第１のフローティングゲート電極と、
    前記第１のフローティングゲート電極上に形成されたフローティングゲート間絶縁膜と、
    前記フローティングゲート間絶縁膜上に形成された第２のフローティングゲート電極と、
    前記第２のフローティングゲート電極上に形成された電極間絶縁膜と、
    前記電極間絶縁膜上に形成されたコントロールゲート電極と、
    を備えた半導体装置であって、
    前記フローティングゲート間絶縁膜は、
    ハフニウム酸化物又はジルコニウム酸化物で形成された主絶縁膜と、
    前記第２のフローティングゲート電極と前記主絶縁膜との間に形成され、負の固定電荷を有する第１の固定電荷層と、
    前記第１のフローティングゲート電極と前記主絶縁膜との間に形成され、負の固定電荷を有する第２の固定電荷層と、
    を備えることを特徴とする半導体装置。
  2. 半導体基板と、
    前記半導体基板上に形成されたトンネル絶縁膜と、
    前記トンネル絶縁膜上に形成された第１のフローティングゲート電極と、
    前記第１のフローティングゲート電極上に形成されたフローティングゲート間絶縁膜と、
    前記フローティングゲート間絶縁膜上に形成された第２のフローティングゲート電極と、
    前記第２のフローティングゲート電極上に形成された電極間絶縁膜と、
    前記電極間絶縁膜上に形成されたコントロールゲート電極と、
    を備えた半導体装置であって、
    前記フローティングゲート間絶縁膜は、
    主絶縁膜と、
    前記第２のフローティングゲート電極と前記主絶縁膜との間に形成され、負の固定電荷を有する第１の固定電荷層と、
    を備えることを特徴とする半導体装置。
  3. 前記主絶縁膜は、ハフニウム酸化物又はジルコニウム酸化物で形成されている
    ことを特徴とする請求項２に記載の半導体装置。
  4. 前記主絶縁膜は、シリコン窒化物で形成されており、
    前記第１の固定電荷層は、前記主絶縁膜よりもシリコン組成比の高いシリコン窒化物で形成されている
    ことを特徴とする請求項２に記載の半導体装置。
  5. 前記フローティングゲート間絶縁膜は、
    前記第１のフローティングゲート電極と前記主絶縁膜との間に形成され、負の固定電荷を有する第２の固定電荷層をさらに備える
    ことを特徴とする請求項２に記載の半導体装置。
  6. 半導体基板上にトンネル絶縁膜を形成する工程と、
    前記トンネル絶縁膜上に第１のフローティングゲート電極膜を形成する工程と、
    前記第１のフローティングゲート電極膜上にフローティングゲート間絶縁膜の主絶縁膜を形成する工程と、
    前記主絶縁膜上に第２のフローティングゲート電極膜を形成する工程と、
    前記第２のフローティングゲート電極膜の前記第２のフローティングゲート電極膜と前記主絶縁膜との界面近傍に位置する部分を酸化して、負の固定電荷を有する第１の固定電荷層を形成する工程と、
    を備えたことを特徴とする半導体装置の製造方法。
  7. 前記第１の固定電荷層を形成する際に、前記第１のフローティングゲート電極膜の前記第１のフローティングゲート電極膜と前記主絶縁膜との界面近傍に位置する部分が酸化されて、負の固定電荷を有する第２の固定電荷層が形成される
    ことを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 前記第１のフローティングゲート電極膜の前記第１のフローティングゲート電極膜と前記主絶縁膜との界面近傍に位置する部分に負の固定電荷を有する層が形成されることを防止するために、前記第１のフローティングゲート電極膜上に酸化膜を予め形成する工程をさらに備え、
    前記主絶縁膜は、前記予め形成された酸化膜上に形成される、
    ことを特徴とする請求項６に記載の半導体装置の製造方法。
  9. 半導体基板上にトンネル絶縁膜を形成する工程と、
    前記トンネル絶縁膜上に第１のフローティングゲート電極膜を形成する工程と、
    前記第１のフローティングゲート電極膜上にフローティングゲート間絶縁膜の主絶縁膜を形成する工程と、
    前記主絶縁膜上に負の固定電荷を生成するための予備的な絶縁膜を形成する工程と、
    前記予備的な絶縁膜上に第２のフローティングゲート電極膜を形成する工程と、
    前記予備的な絶縁膜に電子を導入して負の固定電荷を有する第１の固定電荷層を形成する工程と、
    を備えたことを特徴とする半導体装置の製造方法。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6005A (en) * 1849-01-09 Machine for hook-heading spikes by one motion
JPH0878550A (ja) * 1994-09-06 1996-03-22 Sony Corp 浮遊ゲート型不揮発性半導体記憶装置の製造方法
JP2001024077A (ja) * 1999-06-30 2001-01-26 Hyundai Electronics Ind Co Ltd フラッシュメモリセルの製造方法
JP2005235987A (ja) * 2004-02-19 2005-09-02 Toshiba Corp 半導体記憶装置及び半導体記憶装置の製造方法
JP2007250974A (ja) * 2006-03-17 2007-09-27 Tokyo Institute Of Technology 不揮発性半導体記憶装置
JP2007300135A (ja) * 2007-07-12 2007-11-15 Toshiba Corp 半導体装置及びその製造方法
JP2011114034A (ja) * 2009-11-24 2011-06-09 Toshiba Corp 半導体記憶装置
JP2011114057A (ja) * 2009-11-25 2011-06-09 Toshiba Corp 半導体記憶装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2590746B2 (ja) 1994-07-29 1997-03-12 日本電気株式会社 半導体装置の製造方法
US6596590B1 (en) 1997-04-25 2003-07-22 Nippon Steel Corporation Method of making multi-level type non-volatile semiconductor memory device
JP4413805B2 (ja) 2005-03-24 2010-02-10 株式会社東芝 半導体メモリ
JP2009130120A (ja) 2007-11-22 2009-06-11 Toshiba Corp 半導体装置
JP5050063B2 (ja) * 2010-01-20 2012-10-17 株式会社東芝 固体撮像装置
JP2011176207A (ja) 2010-02-25 2011-09-08 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6005A (en) * 1849-01-09 Machine for hook-heading spikes by one motion
JPH0878550A (ja) * 1994-09-06 1996-03-22 Sony Corp 浮遊ゲート型不揮発性半導体記憶装置の製造方法
JP2001024077A (ja) * 1999-06-30 2001-01-26 Hyundai Electronics Ind Co Ltd フラッシュメモリセルの製造方法
JP2005235987A (ja) * 2004-02-19 2005-09-02 Toshiba Corp 半導体記憶装置及び半導体記憶装置の製造方法
JP2007250974A (ja) * 2006-03-17 2007-09-27 Tokyo Institute Of Technology 不揮発性半導体記憶装置
JP2007300135A (ja) * 2007-07-12 2007-11-15 Toshiba Corp 半導体装置及びその製造方法
JP2011114034A (ja) * 2009-11-24 2011-06-09 Toshiba Corp 半導体記憶装置
JP2011114057A (ja) * 2009-11-25 2011-06-09 Toshiba Corp 半導体記憶装置

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