JP2007250974A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】通常のＣＭＯＳプロセスと同じ材料・技術のみを用いて作製できる新しい構造の不揮発性メモリの実現。
【解決手段】導電性材料で形成された複数のフローティング領域1,2と、隣接する複数のフローティング領域の間に設けられたトンネル膜領域3と、トンネル膜領域3を介して複数のフローティング領域1,2間で電荷を移動させて、複数のフローティング領域1,2における電荷保持状態を変化させる制御部6,7と、複数のフローティング領域1,2における電荷保持状態の差を検出する検出部6,7と、を備える。
【選択図】図１

Description

本発明は、不揮発性半導体記憶装置に関し、特にトンネル膜を介して設けられた複数のフローティング領域を有する不揮発性半導体記憶装置に関する。

現在、不揮発性半導体記憶装置（メモリ）としては、フラッシュメモリが広く普及している。フラッシュメモリとしては、ＮＡＮＤ型とＮＯＲ型が一般的であるが、ＮＡＮＤ型フラッシュメモリにはセル間干渉が、ＮＯＲ型フラッシュメモリには高い駆動電圧が、構造上避けられない問題としてある。また、今後の微細化のための更なるスケーリングダウンは、電荷保持機能とのトレードオフの関係にあり、この問題の打開は非常に難しいと予測されている。

一方、現在の新しいタイプのメモリの開発は、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリを置換しうる、高速・高密度（微細化）・低消費電力・不揮発性といった特性を兼ね備えたユニバーサルメモリに注力されている。中でも強誘電体メモリ（ＦｅＲＡＭ）、磁気抵抗効果メモリ（ＭＲＡＭ）、相変化メモリ（ＰＲＡＭ）、ＲＲＡＭ(Resistance RAM)が注目され、開発が進められている。

しかしながら、これらのメモリにはそれぞれ問題がある。ＦｅＲＡＭの問題としては、強誘電体材料のＣＭＯＳプロセスとの不整合性、キャパシタ特性のバラツキのために大容量化が困難であること、非破壊読出ができないことが挙げられる。ＭＲＡＭの問題としては、磁性体材料のＣＭＯＳプロセスとの不整合性、１セル当たりの書き込み電流が大きいことが上げられる。ＰＲＡＭの問題としては動作電流が大きいことが挙げられ、ＲＲＡＭの問題としては書換回数が少ないこと、動作電流が大きいことが挙げられる。

また、フラッシュメモリでは、フローティング領域からの小リーク電流、読出時のオン・オフに応じた十分な電流差、書込時間を短くするためのフローティング領域への高い電荷注入電流密度などが要求され、書換動作によるトンネル膜の特性劣化などの問題がある。このような問題を解決するため、例えば、特許文献１は、ゲート絶縁膜としてトンネル障壁構造を有するフラッシュメモリを提案している。更に、非特許文献１から３は、トンネル膜に関する改良を提案している。

特開平１０−２００００１ Layered tunnel barriers for nonvolatile memory devices (K.K.Likharev, APPL. PHYS. LETT., VOL. 72, No. 15, p2137-2139 (1998)) VARIOT: A Novel Multilayer Tunnel Barriers for Low-Voltage Nonvolatile Memory Devices (B. Govoreanu, K.De Meyer, et al., ELEC. DEV. LETT., VOL. 24, No. 2, p99-101 (2003)) "Engineering of "Conduction Band-Crested Barriers" or "Dielectric Constant-Crested Barriers" in view of their application to floating-gate non-volatile memory devices", J.Buckley, B. DeSalvo, G. Ghibaudo, M. Gely, J.F. Damlencourt, A.M. Papon, X. Garros, and S. Deleonibus, IEEE Silicon Nanoelectronics Workshop (2004)

以上のように、現在のフラッシュメモリ及び開発中の各種のメモリにはそれぞれ問題があり、各種の提案が行われている。

本発明は、通常のＣＭＯＳプロセスと同じ材料・技術のみを用いて作製できる新しい構造の不揮発性メモリを提案するもので、現在のフラッシュメモリや開発中のユニバーサルメモリの候補が抱える問題点を克服できる新しいユニバーサルメモリ候補を提案することを目的とする。

本発明の不揮発性半導体記憶装置（メモリ）は、導電性材料で形成された複数のフローティング領域をトンネル膜領域を介して隣接させ、制御部により複数のフローティング領域間で電荷を移動させて複数のフローティング領域の間で分極を生じさせて電荷保持状態（分極状態）を変化させ、検出部で電荷保持状態（分極）による静電ポテンシャルの差を検出することを特徴とする。

本発明の不揮発性半導体記憶装置は、フローティング領域、トンネル膜領域、制御部、検出部のそれぞれの個数や配置により各種の変形例が可能である。

図１は、本発明の不揮発性半導体記憶装置の代表的な構造例を示す図である。図１に示すように、この例では、ソース及びドレインを有するＭＯＳトランジスタのチャンネル６上に、チャンネル絶縁層を介して積層構造を設け、積層構造の上にゲート絶縁層を介してゲート電極７を設ける。積層構造は、第１のフローティング領域１と、トンネル膜領域３と、第２のフローティング領域２と、を積層したもので、この例では第１及び第２のフローティング領域１、２、トンネル膜領域３、ゲート電極７は柱状に積層されている。言い換えれば、従来のフラッシュメモリにおいて、同じ形状のフローティングゲートを２重に設け、２重のフローティングゲートの間にトンネル膜を設けた構成である。この構成を縦積層構成と呼ぶことにする。

このような縦積層構成において、ゲート電極７とチャンネル６の間に読出電圧を印加すると、２つのフローティング領域１、２における電荷の分布状態に応じてチャンネル６のソースとドレイン間に流れる電流に差が生じる。図１の（Ａ）は、第１のフローティング領域１が相対的に正に帯電し、第２のフローティング領域２が相対的に負に帯電した論理値”１”に対応する状態を示し、図１の（Ｂ）は、第１のフローティング領域１が相対的に負に帯電し、第２のフローティング領域２が相対的に正に帯電した論理値”０”に対応する状態を示す。図１の（Ａ）と（Ｂ）の状態では、ゲート電極７とチャンネル６の間に同一の読出電圧を印加しても、２つのフローティングゲートにおける電荷の分布状態が異なるので、チャンネル６の部分における電圧が異なる。

２つのフローティングゲート１、２における電荷の分布状態を変化させるには、読出し電圧より絶対値の大きな書込み電圧を印加して、２つのフローティングゲート１、２間にトンネル膜領域３を電荷が通過する電圧を印加する。電圧の印加方向を逆にすれば、電荷の移動方向も逆になる。この時、第１のフローティング領域１とチャンネル６の間及び第２のフローティング領域２とゲート電極７の間にはほとんど電流が流れないように、チャンネル絶縁膜とゲート絶縁膜の特性を設定する。

以上のように、図１の例では、チャンネル６とゲート電極７が、複数のフローティング領域１、２における電荷保持状態を変化させる制御部、及び複数のフローティング領域における電荷保持状態の差を検出するための検出部として動作する。そして、論理値の書き込みは、フローティング領域間の電荷の移動で行われる。従って、従来のフラッシュメモリで必要であったチャンネルとフローティング領域間の電荷のやりとりが不要になるので、チャンネル（ゲート）絶縁膜などの設計自由度が増し、書込みによるチャンネル（ゲート）絶縁膜の劣化の問題を回避できる。

なお、外部から電荷を注入しない限り、２つのフローティング領域１、２における電荷の合計はゼロである。そのため、一方のフローティング領域から他方のフローティング領域に負電荷（電子）が移動すると、一方のフローティング領域には正電荷（正孔）が生じ、他方のフローティング領域に電子が保持されることになる。

初期化時に、外部から２つのフローティング領域１、２に電荷（電子）を注入して、２つのフローティング領域おける電荷の合計をゼロでないようにすることも可能である。この場合、例えば、一方のフローティング領域おける電荷の合計がゼロで、他方のフローティング領域に電荷（電子）が保持された状態を一方の論理値とし、一方のフローティング領域に電荷（電子）が保持され、他方のフローティング領域における電荷の合計がゼロの状態を他方の論理値とする。初期化時の外部からフローティング領域への電荷の注入は、例えば、ゲート電極と基板間に書き込み時より更に大きな電圧を印加して、チャンネル絶縁膜を介して基板から、又はゲート絶縁膜を介してゲート電極から行う。

また、２つのフローティング領域の電荷量の差を複数段階に分類して、多値の論理値に対応させることも可能である。これは、他の変形例でも同様である。

上記のように、本発明の不揮発性半導体記憶装置は各種の変形例が可能である。

例えば、図１の構成例において、フローティング電極１、２を更に３層以上にすることも可能である。この場合、トンネル膜領域の層数は、フローティング電極の層数から１だけ減じた値である。この場合、中間のフローティング領域の側面に絶縁層を介して補助制御電極を更に設ける。

３層以上のフローティング電極を積層した場合、いずれか１つのフローティング電極に電荷を保持し、他のフローティング電極には電荷が保持されない状態を、フローティング電極の層数に対応する数だけとり得るので、それに多値の論理値に対応させれば、多値メモリが実現できる。

上記の例では、フローティング領域（ゲート）をチャンネル上に積層したが、横方向に積層する変形例も可能である。これを横積層構成と呼ぶ。この横積層構成では、２つのフローティング領域をトンネル膜領域を介して横方向に積層し、一方のフローティング領域の下にチャンネルを、上にゲート電極を配置してトランジスタを構成し、トランジスタの出力が一方のフローティング領域内の電荷量により異なるようにする。一方のフローティング領域内の電荷量は、他方のフローティング領域との電荷移動により変化される。２つのフローティング領域の間の電荷移動を制御するために、２つのフローティング領域の対向する面（トンネル膜に対向する面）に制御電極を設ける。なお、初期化時にフローティング領域に電荷を注入するために、他方のフローティング領域に電荷注入のための電荷注入用電極を設ける。

この横積層構成では、制御電極とチャンネルによる一方のフローティング領域の保持電荷量の状態の検出はトンネル膜領域を介さないで行われ、フローティング領域の保持状態はトンネル膜領域を介した電荷移動により行われるので、すなわち、読出と書込が別の系で行われるので、トンネル膜領域、チャンネル絶縁膜及びゲート絶縁膜の劣化を低減できる。

上記の横積層構成で、他方のフローティング領域の下にチャンネルを、上にゲート電極を配置して第１のトランジスタを構成する。言い換えれば、従来のフラッシュメモリを隣接して設け、フローティング領域をトンネル膜を介して接続する。この場合も、フローティング領域のトンネル膜に対向する面に制御電極を設け、必要があれば電荷注入用電極を設ける。２つのトランジスタの出力は、一方が増加すれば他方は減少する関係にある。２つのトランジスタの出力電流の差を検出する差動増幅回路を設ければ、２つのフローティング領域の電荷保持状態、すなわち分極状態をより精密に検出できる。

トンネル膜領域は、電圧を印加しない時には高い絶縁性を有し、書込電圧を印加すると高い導通性を有することが望ましい。また、読出電圧を印加した時にも、高い絶縁性を有することが望ましい。

そこで、本発明では、少なくとも２層の積層構造からなるトンネル膜領域を用いる。トンネル膜領域の少なくとも２層は、相対的に絶縁性の高い絶縁膜と、相対的に絶縁性の低い高い絶縁膜の組合せ、相対的に高いエネルギー障壁層と、相対的に低いエネルギー障壁層の組合せ、相対的に大きなエネルギー禁制帯の層と、相対的に小さなエネルギー禁制帯の層の組合せ、などであり、積層構造のうち、少なくとも１層は比誘電率４．９以上の絶縁膜であり、その厚さは２ｎｍ以上１０ｎｍ以下であることが望ましい。また、トンネル膜領域を構成する積層構造のうち、少なくとも１層が厚さ２ｎｍ以下の二酸化シリコン膜(SiO₂)であることが望ましい。

複数のフローティング領域は、例えばポリシリコンで形成される。その場合、トンネル膜領域の少なくとも２層は、Ta₂O₅,SiO_x(0<x<2),Pr₂O₃,ZrO₂,ZrSiO₄,HfO₂,Y₂O₃,Si₃N₄,SiON_x,Al₂O₃,SiO₂から選択される。

特に、トンネル膜領域は、導電性のフローティング領域との導通バンドオフセットの大きな薄い外側層と、外側層に挟まれた比誘電率の大きな中間層と、を備えることが望ましく、例えば、外側層は厚さ２ｎｍ以下の二酸化シリコン膜（又はSi₃N₄）で、中間層は二酸化ハフニューム(HfO₂)であることが望ましい。

なお、このようなトンネル膜領域は、従来のフラッシュメモリのチャンネル絶縁膜及びゲート絶縁膜として使用しても有効である。

本発明によれば、複数のフローティング領域における電荷保持状態（分極状態）に対応させてデータを記憶するという新しい半導体記憶装置（メモリ）が実現される。

本発明の縦積層構成の半導体記憶装置は、１トランジスタのセル面積で、ＤＲＡＭ並みの高速性とフラッシュメモリ並みの記憶保持特性の両立を実現する。高速メモリとしてＤＲＡＭと比較した場合、大きなセル・キャパシタが不要となるため将来のスケーラビリティに優れている。一方、不揮発性メモリとしてフラッシュメモリと比較した場合、書込・消去動作において、ＭＯＳＦＥＴチャンネルと電荷のやりとりが不要となるため、チャンネル（ゲート）絶縁膜劣化の問題を回避することができる。更に、ＭＲＡＭ、ＦＲＡＭ（登録商標）、ＰＣＲＡＭなどの競合技術と比較した場合、本発明のメモリは新材料の導入を必要とせず、従来のＣＭＯＳプロセス技術の範囲内で作製されるため、システムＬＳＩ(SoC: system on chip)への組み込みも容易である。以上のように、本発明のメモリは、高速・高密度・低消費電力・不揮発性という特徴を有する。

図２は、本発明の第１実施例の不揮発性半導体記憶装置（メモリ）の１セルの構成を示す図である。図示のように、第１実施例のメモリの１セルは、Ｐ型のＳＯＩ(Silicon On Insulator)１９にソース領域２０とドレイン領域２１の拡散領域を形成する。ソース領域２０とドレイン領域２１の間のＳＯＩ１９の部分がＭＯＳＦＥＴのチャンネルとして動作する。チャンネル１９の上に、チャンネル絶縁膜１６と、第１フローティング領域１１と、トンネル膜と、第２フローティング領域１２と、ゲート絶縁膜１７と、制御（ゲート）電極１８を積層するように形成し、側面を絶縁膜２２で覆う。第１及び第２フローティング領域１１、１２は、導電性のn+ポリシリコンで形成された厚さ１０ｎｍの層である。チャンネル絶縁膜１６及びゲート絶縁膜１７は、シリコンとのバンドギャップの大きな二酸化シリコン(SiO₂)で形成された厚さ６ｎｍの層であり、第１及び第２フローティング領域１１、１２からの電荷の流失を防止するブロックバリアとして働く。

トンネル膜は、厚さ１．５ｎｍの極薄の二酸化シリコン(SiO₂)層１４と、厚さ７．０ｎｍの高誘電率酸化 (High-k)材料膜である二酸化ハフニューム(HfO₂)層１３と、厚さ１．５ｎｍの極薄の二酸化シリコン(SiO₂)層１５と、を積層した構成を有する。

図の右側に示された線は、電圧を印加しない状態の各層のエネルギギャップを示す。図示のように、チャンネル絶縁膜１６、ゲート絶縁膜１７及びトンネル膜がエネルギ障壁として働き、第１及び第２フローティング領域１１、１２に保持された電荷の流失を防止する。本発明では、トンネル膜を介して第１及び第２フローティング領域１１、１２間で電荷（電子）を移動させ、第１及び第２フローティング領域１１、１２が保持する電荷の状態を変化させる。言い換えれば、第１及び第２フローティング領域１１、１２間で分極を生じさせる。ゲート電極１８にゲート電圧Ｖｇを、ドレイン領域２１にドレイン電圧Ｖｄを、ソース領域２０をグランドにすると、第１及び第２フローティング領域１１、１２間での分極状態に応じてチャンネル１９での電圧が異なり、それに応じてチャンネル１９に電流が流れる閾値が変化する。本実施例のメモリセルでは、異なる分極状態、例えば、第１フローティング領域１１に電荷が保持された状態を一方の論理状態（”０”）に、第２フローティング領域１２に電荷が保持された状態を他方の論理状態（”１”）に対応させる。ここでは、第１フローティング領域１１に電荷が保持された論理状態”０”がオフ（ＯＦＦ）状態で、消去状態と称し、第２フローティング領域１２に電荷が保持された論理状態”１”がオン（ＯＮ）状態で、プログラム（書込）状態と称する。

なお、外部から電荷を注入しない限り、２つのフローティング領域１、２における電荷の合計はゼロである。そのため、一方のフローティング領域から他方のフローティング領域に電荷（電子）が移動すると、一方のフローティング領域には逆極性の電荷（正孔）が生じ、他方のフローティング領域に電子が保持されることになる。そこで、初期化時に、外部から２つのフローティング領域１、２に電荷（電子）を注入して、２つのフローティング領域おける電荷の合計をゼロでないようにする。この場合、第１フローティング領域１１おける電荷がゼロで、第２フローティング領域１２に電荷（電子）が保持された状態はトランジスタがオン（ＯＮ）状態である。そして、第２フローティング領域１２おける電荷がゼロで、第１フローティング領域１１に電荷（電子）が保持された状態はトランジスタがオン（ＯＮ）状態である。

初期化時の外部からフローティング領域への電荷の注入は、例えば、制御電極と基板間に書き込み時より更に大きな電圧を印加して、チャンネル絶縁膜を介して基板から、又はゲート絶縁膜を介して制御電極から行う。なお、初期化時の電荷の注入は必ずしも必要ではない。

まず、トンネル膜について説明する。図２に示したように、トンネル膜は、極薄のSiO₂層１４と、HfO₂層１３と、極薄のSiO₂層１５と、を積層した構成を有する。図３は、トンネル膜のバンドダイアグラムを示し、上側がSiO₂の単一膜、下側が本実施例のSiO₂/HfO₂/ SiO₂の積層膜の場合であり、同じ膜厚の場合である。これらの膜に同一の電圧を印加した場合、図３の右側に示すようにバンドは傾く。この時、膜を透過する電流が生じるが、電流が透過する膜厚はSiO₂単一膜の場合に比べて、SiO₂/HfO₂/ SiO₂積層トンネル膜の場合の方が実質的に薄くなる。つまり、同じ印加電圧を印加した時には、SiO₂単一膜に比べて、SiO₂/HfO₂/ SiO₂積層トンネル膜は大きな透過電流が得られると考えられる。

一方で、左側に示すように、電圧を印加しない場合や低電圧印加時は物理的な膜厚は共に同じであり、ゲート絶縁膜としてのHigh-k材料の特性からも分かるように、SiO₂/HfO₂/ SiO₂積層トンネル膜のリーク電流抑制性能は、SiO₂単一膜と同様に良好である。

バンドダイアグラムを使って考察した結果からは、上記のような特性が見込まれるが、シュレディンガー方程式の数値解析に基づく量子力学的計算方法で、SiO₂/HfO₂/ SiO₂積層トンネル膜の特性をシミュレーションした。シミュレーションによる膜両端の電圧と電流密度の関係を図４に示す。このシミュレーションでは、SiO₂に対して、比誘電率を３．９、Siとの伝導帯エネルギー差ΔＥｃを３．１５ｅＶ、電子の有効質量m_effを０．５m₀とし、HfO₂に対して、比誘電率を２３、Siとの伝導体エネルギー差を１．５ｅＶ、電子の有効質量m_effを０．２m₀として計算を行った。また、計算は、SiO₂/HfO₂/ SiO₂の膜厚が、それぞれ１．５ｎｍ，８．０ｎｍ，１．５ｎｍの場合、２．０ｎｍ，８．０ｎｍ，２．０ｎｍの場合、１．５ｎｍ，１０ｎｍ，１．５ｎｍの場合、２．０ｎｍ，１０ｎｍ，２．０ｎｍの場合及び５ｎｍの厚さのSiO₂単一膜について行った。

図４から、SiO₂単一膜に比べると、この積層トンネル膜は、低印加電圧では、電流はほとんど流れず、高印加電圧では大きな電流が流れることが分かる。この積層トンネル膜の特性を大きく左右する主な要因は、挟まれているHigh-k材料(HfO₂)ではなく、両端の極薄SiO₂の膜厚であることが分かる。更に、この積層トンネル膜は、印加電圧が１Ｖ以下では特に電荷保持性能が高いことが分かる。

以上のように、本実施例で使用するSiO₂/HfO₂/ SiO₂積層トンネル膜は、これまでにない高オン・オフ特性を有するので、例えば、従来のフラッシュメモリなどでこれまでトンネル膜として利用されていたSiO₂膜をこのトンネル積層膜に置き換えれば、メモリなどでこれまでトンネル膜として使用されていたSiO₂単一膜ではトレードオフの関係にあったメモリの高速書込・消去と不揮発性能を同時に達成することが可能であり、電荷保持特性を犠牲にすることなく、書込・消去動作を低印加電圧で行えるようになる。

いずれにしろ、トンネル積層膜に０．５Ｖ程度を印加しても電荷は流れず、第１及び第２フローティング領域１１、１２の分極状態は維持され、トンネル積層膜に６Ｖ程度の大きな電圧を印加すると電荷が流れ、第１及び第２フローティング領域１１、１２の分極状態を変化させることができる。

図５は、第１及び第２フローティング領域１１、１２間での分極状態と閾値の変化を説明する図である。図５の左側は、図２のメモリセルの基板１９をグランドに接地した状態を示し、右側は縦方向の一次元モデルに基づいた等価回路を示す。

図５において、第１フローティング領域１１に電荷が保持されている状態（ＯＦＦ状態）におけるゲート電極１８からトンネル膜までの合成容量をＣｕ１、第１フローティング領域１１からチャンネル１９間の合成容量をＣｌ１とし、同様に第２フローティング領域１２に電荷が保持されている状態（ＯＮ状態）におけるゲート電極１８と第２フローティング領域１２間の合成容量をＣｕ２、トンネル膜からチャンネル１９間の合成容量をＣｌ２とする。Ｃｌ１及びＣｕ２は共にチャンネル絶縁膜１６及びゲート絶縁膜１７のSiO₂容量として、Ｃｕ１及びＣｌ２は共にチャンネル絶縁膜１６及びゲート絶縁膜１７のSiO₂容量、トンネル膜を構成するSiO₂薄膜、HfO₂薄膜の容量の直列として計算している。この等価回路から、以下の数式が導かれる。

この数式において、Ψsは基板表面の電位である。この数式からΨsとゲート電圧Ｖｇの関係式が得られる。この数式で、電荷数密度を３×10¹²cm^-2、チャンネルのアクセプタ濃度を９×10¹⁴cm^-3、SiO₂の比誘電率を３．９、HfO₂の比誘電率を２８、n+ポリシリコンとｐ型チャンネル間の仕事関数差を-0.87eVを代入して、第１フローティング領域１１に電荷（電子）が保持された状態をオフ（ＯＦＦ）状態、第２フローティング領域１２に電荷（電子）が保持された状態をオン（ＯＮ）状態として得られたＶｇ−Ψs特性のシミュレーション結果を図６に示す。

ＯＦＦ状態及びＯＮ状態において、表面電位ΨsがΨ（ｉｎｖ）より大きな領域が強反転状態、Ψ（ｉｎｖ）からΨ（ｉｎｖ）／２までが弱反転状態、Ψ（ｉｎｖ）／２から０までが空乏状態、負の領域が蓄積状態となる。図示のように、どちらのフローティング領域に電荷が保持されているか、すなわちフローティング領域間で電荷が移動することにより、基板表面の電位が０．５Ｖ程度シフトすることが分かる。これに応じて閾値電圧も同様にシフトする。従って、ＯＮ状態では強反転状態に、ＯＦＦ状態では弱反転状態〜空乏状態になる大きなウィンドウが確保できる。このように、外部からの電荷注入を行わずに、フローティング領域間での分極のみで、論理状態に対応した二状態を作り出せることが分かる。

図７に、上記の構成で、ゲート電圧Ｖｇ＝１．１５Ｖとした時の第１実施例のメモリセルのIds-Vds特性を示す。ここではチャンネル部のアスペクト比が１の長チャンネルモデルにより計算を行った。図７から分かるように、このメモリセルでは、セル全体に印加する電圧が１Ｖ程度で、ソース・ドレイン間電流Idsは、ＯＮ状態と、ＯＦＦ状態とで３０００倍以上の比が得られるため、読出し時にトンネル膜に印加される電圧は１Ｖ未満でよい。具体的には、ゲート電圧１．１５Ｖ印加時に、トンネル膜にかかる電圧は、ＯＮ状態で０．１１Ｖ、ＯＦＦ状態で０．５７Ｖである。図４に示したように、トンネル積層膜は、印加電圧が１Ｖ以下では特に電荷保持性能が高く、読出し動作における電荷保持特性の劣化はない。

また、ゲート電極に電圧を印加しない時にトンネル積層膜にかかるビルトイン電圧は、第２フローティング領域１２に電荷（電子）が保持されたプログラム状態で０．００２Ｖ、第１フローティング領域１１に電荷（電子）が保持された消去状態で０．４７Ｖと見積もられ、これであれば電荷保持性能が保証される。

次に、書込み・消去動作について説明する。図８は、図２の第１実施例で用いたトンネル積層膜における印加電圧と電流密度の関係を示す図である。図８に示すように、トンネル積層膜を介して２つのフローティング領域１１、１２間で電荷を移動させて分極状態を変化させるには、トンネル積層膜に６Ｖ程度を印加する。トンネル積層膜に６Ｖを印加するには、ゲート電極に２０Ｖ程度の電圧を印加する。トンネル積層膜に６Ｖを印加すると、電流密度は５×10^-1A/cm²)であり、書込み・消去時間（書換時間）は、１μｓ弱である。これは現状のフラッシュメモリにくらべて十分に高速である。

以上説明したように、図２の第１実施例のメモリセルは、フローティング領域間の分極によりメモリとしての機能を実現できることが分かる。

第１実施例のメモリセルで不揮発性メモリを構成する場合には、フラッシュメモリと同様の構成が利用できる。図９に本発明の第１実施例の不揮発性半導体記憶装置（メモリ）を用いた回路の一例を示す。図９に示すように、メモリセルがアレイ状に配列され、ｍ番目の行のメモリセルのゲート電極１８は対応する第１ワード線Ｗｍに、ドレイン領域２１は対応する第２ワード線ＷＤｍに接続される。また、ｎ番目の列のメモリセルのソース領域２０は対応するビット線Ｂｎに接続される。

図９に示すメモリセルＣｍｎに着目し第１実施例の不揮発性半導体記憶装置（メモリ）の各種操作を説明する。読出し(Read)動作では、第１ワード線Ｗｍを１Ｖ程度、第２ワード線ＷＤｍをＧＮＤに、ビット線Ｂｎを０．３Ｖ以上に設定する。メモリセルＣｍｎが状態”１”の場合第２ワード線ＷＤｍとビット線Ｂｎ間に大きな電流が流れ、メモリセルＣｍｎが状態”０”の場合第２ワード線ＷＤｍとビット線Ｂｎ間に電流は流れない。書込み（Write）動作（状態”０”から状態”１”にする場合）では、第１ワード線Ｗｍを１５Ｖ程度、第２ワード線ＷＤｍ、ビット線Ｂｎに負のバイアスをかける。また消去（Erase）動作（状態”１”から状態”０”にする場合）では、第１ワード線Ｗｍをマイナス１５Ｖ程度、第２ワード線ＷＤｍ、ビット線Ｂｎに正のバイアスをかける。メモリセルを囲む３つの線の組み合わせにより、ランダムアクセスが可能である。

第１実施例のメモリセルで構成された不揮発性メモリは、１トランジスタのセル面積で、高速性とフラッシュメモリ並みの記憶保持特性の両方を実現できる。高速メモリとしてＤＲＡＭと比較した場合、大きなセル・キャパシタが不要となるため、将来のスケーラビリティに優れている。

不揮発性メモリとしてフラッシュメモリと比較した場合、書込・消去動作においてＭＯＳＦＥＴチャンネルとの電荷のやり取りが不要となるため、ゲート絶縁膜劣化の問題を回避することができる。また、フラッシュメモリは、スケーリングに伴う動作電圧低減のためトンネル膜（ＭＯＳＦＥＴのゲート絶縁膜）、ＯＮＯ(Oxide-Nitride-Oxide)膜の薄膜化が求められるが、データ保持のため限界がある。一方、本実施例のメモリは、ＭＯＳＦＥＴから独立して分極構造が電荷を保持しているため、動作電圧スケーリングはゲート絶縁膜薄膜化のみでなく、分極構造の最適化により解消でき、その結果フラッシュメモリよりもスケーリング耐性を持つ。

更に、書換可能回数、読出回数、書込み時間、セルサイズ、消費電力などの前述のユニバーサルメモリとして要求される要件のほとんどを満たしており、現在開発が進められているＭＲＡＭ、ＦＲＡＭ（登録商標）、ＰＲＡＭ、ＲＲＡＭなどと比較しても、これらの項目について同等かそれ以上の性能を有している。

なお、第１実施例のメモリセルでは各種の変形例が可能である。

１つは、第１実施例のメモリセルでは、第１フローティング領域１１に電荷が保持された状態（ＯＦＦ状態）と、第２フローティング領域１２に電荷が保持された状態（ＯＮ状態）と、を２値の論理値に対応させたが、分極状態をより細かく分割して、それぞれの状態を多値の論理値に対応させることも可能である。これは、従来のフラッシュメモリで行われている多値化方法と同様に実現できる。

また、第１実施例のメモリセルでは、トンネル膜としてSiO₂/HfO₂/ SiO₂積層トンネル膜を使用したが、トンネル膜として他の材料で構成した積層膜を使用することも可能である。図９は、トンネル膜として使用するのに適した材料の比誘電率ｋ、シリコン（Ｓｉ）との伝導帯エネルギー差ΔＥｃ（ｅＶ），及び電子の有効質量m_effを示す。なお、他にも、SiC,HfSiOx,HfAOx,HfONxなどを使用することもできる。

高誘電率酸化物材料(High-k)とは、一般的にSiO₂よりも比誘電率の大きな材料のことであり、SiO₂に比べて物理的な膜厚を厚くしても実効的な膜厚を薄くできる材料である。図９に示すように、High-k材料の多くがSiO₂に比べて、シリコンとのバンド・オフセットが小さく、この傾向は誘電率が大きい材料ほど強い。従って、ただ単に誘電率の大きな材料を使用するだけでは、リーク電流を抑えることはできない。誘電率とバンド・オフセットとのバランスを保ちながら積層する材料を選択する。また、トンネル積層膜の電流伝導に大きく影響するのは電子の有効質量m_effよりも、Ｓｉとの伝導帯エネルギー差ΔＥｃの変化であることがシミュレーションから分かっているので、それを考慮して積層する材料を組み合わせる。

例えば、相対的に絶縁性の高い材料と相対的に絶縁性の低い高い材料を積層するか、又は相対的に高いエネルギー障壁を有する材料と相対的に低いエネルギー障壁を有する材料を積層するか、又は相対的に大きなエネルギー禁制帯を有する材料と相対的に小さなエネルギー禁制帯を有する材料を積層する。

第１実施例でも厚さ７．０ｎｍの二酸化ハフニューム(HfO₂)層を設けたように、トンネル積層膜のうち、少なくとも１層は比誘電率４．０以上の絶縁膜であるようにし、その厚さは２ｎｍ以上１０ｎｍ以下であるようにする。

また、第１実施例と同様に、トンネル積層膜のうち、少なくとも１層を厚さ２ｎｍ以下の二酸化シリコン膜にすると、製造が容易である。

更に、第１実施例のトンネル膜は、SiO₂/HfO₂/ SiO₂の三層の積層トンネル膜であったが、図１１に示すように、極薄のSiO₂膜の一方を除いて、２層にすることも可能である。図１０の（Ａ）は、第２フローティング領域１２と二酸化ハフニューム(HfO₂)層１３との間の極薄のSiO₂膜１５を除いて２層のトンネル積層膜としたメモリセル構成を示し、図１１の（Ｂ）は、第１フローティング領域１１と二酸化ハフニューム(HfO₂)層１３との間の極薄のSiO₂膜１４を除いて２層のトンネル積層膜としたメモリセル構成を示す。

本発明では、複数のフローティング領域（ゲート）の間の分極状態を変化させ、その分極状態を読み出す。そのため、本発明のメモリセルは、トンネル膜を介して配置された複数のフローティング領域と、複数のフローティング領域の分極状態を変化させるための制御（書込）部と、分極状態を検出する検出（読出）部と、を有する。本発明のメモリセルは、フローティング領域、書込部、読出部のそれぞれの個数や配置により各種の変形例が可能である。第１実施例のメモリセルは、フローティング領域が２つで、トンネル膜が１つで、チャンネルとゲート電極が書込部及び読出部として動作するといえる。以下、変形例を説明する。

図１２は、本発明の第２実施例の不揮発性半導体記憶装置（メモリ）の１セルの構成を示す図である。図示のように、第２実施例のメモリセルは、第１実施例のメモリセルにおいて、３つのフローティング領域３１、３２、３３を設け、それに応じて２つのトンネル膜を設けたものである。２つのトンネル膜は、それぞれ厚さ１．５ｎｍの極薄の二酸化シリコン(SiO₂)層３５、３８と、厚さ７．０ｎｍの高誘電率酸化 (High-k)材料膜である二酸化ハフニューム(HfO₂)層３４、３７と、厚さ１．５ｎｍの極薄の二酸化シリコン(SiO₂)層１３６、３９と、を積層した第１実施例のトンネル膜と同じ構成を有する。

第２実施例のメモリセルは、中間のフローティング領域３２の側面に絶縁層２２を介してフローティング領域３２を囲むように設けられた補助制御電極４０を更に有する。第２実施例のメモリセルは、例えば、いずれか１つのフローティング電極に電荷を保持し、他のフローティング電極には電荷が保持されない状態を、フローティング電極の層数（ここでは３）に対応する数だけとり得るので、それに多値の論理値に対応させれば、多値（３値）メモリが実現できる。以下、第２実施例のメモリセルの動作を説明する。

図１３の（Ａ）は、３つのフローティング領域３１、３２、３３に保持された電荷の状態を、Ｐ状態−Ｑ状態−Ｒ状態−Ｑ状態−Ｐ状態の順に変化させる（書込み）動作のために、ゲート電極に印加するゲート電圧Ｖｇ及び補助制御電極に印加する補助電圧Ｖｓｇを示し。図１３の（Ｂ）は、各状態での電圧を印加しない時のエネルギーバンドダイアグラムを示す。

製造した初期段階ではメモリセルは、図１３の（Ｂ）の最上位に示すようなエネルギーギャップを有する。次に、第１実施例と同様に、一番上のフローティング領域３３、すなわちゲート電極１８に近いフローティング領域に電荷（電子）を注入する。この電荷注入は、例えば、ゲート電極１８の大きな負電圧を印加して、ゲート電極１８からゲート絶縁膜１７を介してフローティング領域３３に注入される。この時、３つのフローティング領域３１、３２、３３の間で電荷の移動が生じないように、補助電圧Ｖｓｇをチャンネルと同じ電位グランドにする。なお、フローティング領域３３からフローティング領域３２への電荷（電子）の移動が発生するので、電荷注入後、補助電圧Ｖｓｇを負の書込み電圧にした状態で、ゲート電圧Ｖｇに正の書込み電圧を印加してフローティング領域３２からフローティング領域３３へ電荷を移動させ、フローティング領域３３にのみ電荷が保持され、他のフローティング領域３１、３２の電荷がゼロであるＰの状態を実現する。この時のエネルギーバンドダイアグラムは、図示のように、フローティング領域３３の静電エネルギーレベルが高くなった状態である。Ｐ状態でゲートＶｇを変化させた時のチャンネル１９を流れるソース２０とドレイン２１の間の電流Ｉｄｓの変化を図１３の（Ｂ）の右側に示す。Ｖｇが比較的小さい状態でトランジスタはＯＮ状態になる。電荷の注入は、工場での製造段階で行われる。

Ｐ状態からＱ状態に変化させるには、図１３の（Ａ）に示すように、Ｖｇを負の書込電圧に、Ｖｓｇを正の書込電圧にする。なお、基板はグランドに近い電圧であるとする。これにより、フローティング領域３２とフローティング領域３３の間に書込電圧が印加され、フローティング領域３３からフローティング領域３２へ電荷が移動して、フローティング領域３２にのみ電荷が保持され、他のフローティング領域３１、３３の電荷がゼロであるＱ状態になる。この時のエネルギーバンドダイアグラムは、図示のように、フローティング領域３２の静電エネルギーレベルが高くなった状態である。Ｑ状態でのＶｇ−Ｉｄｓ特性は右側に示すように、Ｖｇが中間の状態でトランジスタはＯＮ状態になる。

更に、Ｑ状態からＲ状態に変化させるには、図１３の（Ａ）に示すように、Ｖｇを負の書込電圧に、Ｖｓｇも負の書込電圧にする。基板はグランドに近い電圧である。これにより、フローティング領域３１とフローティング領域３２の間に書込電圧が印加され、フローティング領域３２からフローティング領域３１へ電荷が移動して、フローティング領域３１にのみ電荷が保持され、他のフローティング領域３２、３３の電荷がゼロであるＲ状態になる。この時のエネルギーバンドダイアグラムは、図示のように、フローティング領域３３の静電エネルギーレベルが高くなった状態である。Ｒ状態でのＶｇ−Ｉｄｓ特性は更に右側にずれて、Ｖｇが高い状態でトランジスタはＯＮ状態になる。

Ｒ状態からＱ状態、Ｑ状態からＰ状態に変化させるには、図示のように上記と逆のＶｇ及びＶｓｇを印加する。説明は省略する。

Ｖｇ−Ｉｄｓ特性は、Ｐ状態、Ｑ状態、Ｒ状態の順でセルが構成するトランジスタの閾値がシフトすることを示しており、２種類の閾値を設定することにより、３つの状態を対応させることができ、３値のデータを記憶して読み出すことができる。

図１４は、本発明の第３実施例の不揮発性半導体記憶装置（メモリ）のメモリセルの主要構成部の平面図である。また、図１５は、図１４においてＡ−Ａ’で示す断面図で見た第３実施例のメモリセルの作製プロセスを説明する図である。Ａ−Ａ’断面であるので、ソース領域２０とドレイン領域２１は示されない。

図１４に示すように、ゲート１８、フローティング領域１１、１２、チャネル部１９、ソース領域２０、ドレイン領域２１はＢＯＸ（基板）上のＳＯＩ(Silicon On Insulator)を用いて形成され、フローティング領域１１、１２間にはトンネル膜３が作製される。ゲート１８、ソース領域２０、ドレイン領域２１の上部にはゲート電極１８’、ソース電極２０’、ドレイン電極２１’をそれぞれ配する。

作製プロセスは以下のとおりである。図１５の（Ａ）に示すようなＳＯＩ基板に深堀エッチングでマーカーを作製し、その後酸化膜マスクを用いた選択的イオンインプランテーションによりゲート１８、フローティング領域１１、１２、ソース領域２０、ドレイン領域２１部分にＰドーピングする。

次に酸化膜マスクを剥離し、レジスト塗布、深堀エッチングで作製したマーカーを用いた位置合わせ後、ＥＢ(電子ビーム）リソグラフィによりゲート１８、フローティング領域１１、１２、チャネル部１９、ソース領域２０、ドレイン領域２１を描画した後、Ｓｉエッチングによりゲート１８、フローティング領域１１、１２、チャネル部１９、ソース領域２０、ドレイン領域２１を作製する（図１５の（Ｂ））。

レジストを剥離した後、ＰＥＣＶＤによりSiO₂を堆積させアニールを施す。ここでゲート１８、フローティング領域１１、１２、ソース領域２０、ドレイン領域２１部分にＰがドライブインされる。その後ＣＭＰ（もしくはエッチバック）により、ゲート１８、フローティング領域１１、１２、チャネル部１９、ソース領域２０、ドレイン領域２１の上面を露出させる（図１５の（Ｃ））。

レジスト塗布後深堀エッチングで作製したマーカーを用いた位置合わせを行い、ＥＢリソグラフィによりフローティング領域１１、１２間のSiO₂をエッチングし、レジストを除去する（図１５の（Ｄ））。

さらに、ＰＥＣＶＤ（もしくは熱酸化）により２ｎｍ以下のSiO₂を作製した後、ＭＯＣＶＤ等によりHfO₂をフローティング領域１１、１２が埋まるまで十分堆積させる（図１５の（Ｅ））。

その後ＣＭＰ（もしくはエッチバック）により、ゲート１８、フローティング領域１１、１２、チャネル部１９、ソース領域２０、ドレイン領域２１の上面を露出させ、さらにその上にＰＥＣＶＤによりSiO₂を堆積させる。レジスト塗布後深堀エッチングで作製したマーカーを用いた位置合わせを行い、ＥＢリソグラフィによりゲート１８、ソース領域２０、ドレイン領域２１部分の上のSiO₂をエッチングする。金属堆積後、レジスト剥離する。

第１及び第２実施例では、チャンネルに垂直な方向（縦方向）に２つ又は３つのフローティング領域を積層したが、横方向に積層することも可能である。

図１６は、本発明の第４実施例の半導体記憶装置（メモリ）のメモリセルを示す図であり、（Ａ）が主要構成部の平面図であり、（Ｂ）はＡ−Ａ’で示す断面図であり、（Ｃ）はＢ−Ｂ’で示す断面図であり、（Ｄ）はＣ−Ｃ’で示す断面図である。

図１６の（Ｃ）に示すように、ソース５５とドレイン５６を有するチャンネル５４上に、チャンネル絶縁膜６０を介して第１フローティング領域５１が設けられ、更にゲート絶縁膜６７を介して第１ゲート電極６１が設けられ、通常のフラッシュメモリと類似した第１トランジスタＸ１が構成される。更に図１６の（Ｃ）に示すように、ソース５８とドレイン５９を有するチャンネル５７上に、チャンネル絶縁膜６０を介して第２フローティング領域５２が設けられ、更にゲート絶縁膜６７を介して第２ゲート電極６２が設けられ、通常のフラッシュメモリと類似した第２トランジスタＸ２が構成される。ただし、第２トランジスタＸ２の第２フローティング領域５２の積層方向に平行な面で対向する面にはゲート絶縁膜を介して２つの電荷注入用電極６５と６６が設けられている。

図１６の（Ａ）及び（Ｂ）に示すように、第１フローティング領域５１と第２フローティング領域５２の間にはトンネル膜５３が設けられている。すなわち、第１フローティング領域５１とトンネル膜５３と第２フローティング領域５２が横方向に積層されている。また、第１フローティング領域５１と第２フローティング領域５２の積層方向に垂直な対向する面、すなわちトンネル膜５３に対向する面には、ゲート絶縁膜を介して制御電極６３と６４が設けられている。

第４実施例のメモリセルは、初期化時に電荷注入用電極６５及び６６と第２フローティング領域５２の間に大きな電圧を印加して電荷を注入する。この時、他の電極やチャンネルには、他の動作が起きないような電圧が印加される。

書込動作は、制御電極６３と６４の間に書込電圧を印加して、トンネル膜５３を介して第１フローティング領域５１と第２フローティング領域５２の間で電荷を移動させることにより行われる。この時も、他の電極やチャンネルには、他の動作が起きないような電圧が印加される。消去動作も同様であり、制御電極６３と６４の間に逆に電圧が印加される。

読出動作は、第１及び第２ゲート電極６１、６２に所定の読出電圧を印加して、それぞれのトランジスタのソース−ドレイン電流Ｉｄｓを検出することにより行われる。

第４実施例のメモリセルでは、フローティング領域５１と５２の保持する電荷量の合計は一定であり、書き込みにより保持する電荷量に差に応じて分極状態になる。第１トランジスタＸ１と第２トランジスタＸ２の出力Ｉｄｓは、フローティング領域５１と５２の保持する電荷量に応じて変化し、２つの出力の差は、分極状態と所定の関係を有する。

なお、電荷注入用電極６５及び６６を設けずに、第２ゲート電極６２と制御電極６４を利用して電荷の注入を行うことも可能である。

図１７は、第４実施例のメモリセルの第１トランジスタＸ１と第２トランジスタＸ２の出力Ｉｄｓの差を検出する差動増幅器７０を設けた応用例を示す。上記のように、２つのトランジスタＸ１とＸ２の出力の差は、分極状態と所定の関係を有するので、図１７の構成であれば、分極状態を正確に検出することができる。これにより、例えば、第４実施例のメモリセルを使用して多値メモリを実現すれば、小さな電圧差で範囲を分割してもその差を正確に検出することが可能であり、１メモリセル（トランジスタ２個）でビット数の多い多値メモリが実現できる。また、読出動作、書込動作及び初期化時の電荷注入動作は、フローティング領域以外はすべて異なる電極を利用して異なる絶縁膜を利用して別の系で行えるので、設計の自由度が増加すると共に、膜の劣化なども低減できる。

なお、第４実施例のメモリセルで、第２トランジスタのチャンネルを設けず、第２フローティング領域５２は第１フローティング領域５１に保持される電荷量を調整するためだけに使用する変形例も可能である。この場合も、各動作を別の系で行うことができる。

以上、本発明の実施例を説明した。実施例のメモリセルは、従来の製造技術をそのまま使用しても製造可能である。例えば、第１実施例のメモリセルは、従来のフラッシュメモリの製造工程の技術で、トンネル膜とフローティング領域を更に設ける工程を増加させればよい。

本発明の半導体記憶装置（メモリ）は、新規な原理によるものであり、不揮発性メモリ、ユニバーサルメモリとして、各種のメモリ分野に適用可能である。

本発明の半導体記憶装置（メモリ）の原理構成を説明する図である。 本発明の第１実施例のメモリセルの構成を示す図である。 第１実施例のメモリセルで使用されるトンネル膜のバンドダイアグラムである。 第１実施例のメモリセルで使用されるトンネル膜の印加電圧と電流密度の関係のシミュレーション結果を示す図である。 第１実施例のメモリセルでの分極による基板に対する電圧変化を説明する図である。 第１実施例のメモリセルの書込状態（ＯＮ状態）と消去状態（ＯＦＦ状態）のゲート電圧Ｖｇと基板表面電位Ψｓとの関係を示すグラフである。 第１実施例のメモリセルの書込状態（ＯＮ状態）と消去状態（ＯＦＦ状態）のドレイン−ソース間電圧Ｖｄｓとドレイン−ソース間電流Ｉｄｓとの関係を示すグラフである。 第１実施例のメモリセルにおけるトンネル膜の印加電圧と電流密度の関係を示すグラフである。 第１実施例のメモリセルアレイ回路の一例を示す図である。 トンネル膜を構成する材料の例を示す図である。 トンネル膜の変形例で構成したメモリセルを示す図である。 本発明の第２実施例のメモリセルの構成を示す図である。 第２実施例のメモリセルの分極状態の変化を説明する図である。 本発明の第３実施例のメモリセルの構成を示す図である。 第３実施例のメモリセルの作製プロセスを説明する図である。 本発明の第４実施例のメモリセルの構成を示す図である。 第４実施例のメモリセルの出力を検出する応用例を示す図である。

符号の説明

１、１１ 第１フローティング領域（ゲート）
２、１２ 第２フローティング領域（ゲート）
３ トンネル膜
６、１９ チャンネル
７、１８ ゲート電極

Claims (23)

1. 導電性材料で形成された複数のフローティング領域と、
   隣接する前記複数のフローティング領域の間に設けられたトンネル膜領域と、
   前記トンネル膜領域を介して、前記複数のフローティング領域間で電荷を移動させて、前記複数のフローティング領域における電荷保持状態を変化させる制御部と、
   前記複数のフローティング領域における電荷保持状態の差を検出する検出部と、を備えることを特徴とする不揮発性半導体記憶装置。
2. 前記複数のフローティング領域及び前記トンネル膜領域を交互に一方向に積層した積層構造を備える請求項１に記載の不揮発性半導体記憶装置。
3. 前記積層構造の積層方向の下側にチャンネル絶縁層を介して設けられ、ソース及びドレインを有するＭＯＳトランジスタのチャンネルと、
   前記積層構造の積層方向の上側にゲート絶縁層を介して設けられた制御電極と、を備え、
   前記チャンネル及び前記制御電極は、前記制御部及び前記検出部として動作する請求項２に記載の不揮発性半導体記憶装置。
4. 前記積層構造は、２つのフローティング領域と、１つのトンネル膜領域を積層した構成を有する請求項３に記載の不揮発性半導体記憶装置。
5. 前記積層構造は、３つ以上のフローティング領域と、前記フローティング領域の個数より１だけ少ないトンネル膜領域を積層した構成を有し、
   中間の前記フローティング領域の側面に絶縁層を介して設けられた補助制御電極を更に備える請求項３に記載の不揮発性半導体記憶装置。
6. 前記ゲート電極と前記チャンネル間に所定の電圧を印加した時には、前記トンネル膜領域は、前記チャンネル絶縁層及び前記ゲート絶縁層より電荷に対して高い導通性を有する請求項３に記載の不揮発性半導体記憶装置。
7. 前記複数のフローティング領域には、あらかじめ所定の電荷量が注入されている請求項１又は３に記載の不揮発性半導体記憶装置。
8. 第１及び第２の２つの前記フローティング領域を前記トンネル膜領域を介して積層した積層構造を備え、
   前記第１のフローティング領域の積層方向と平行な第１の面の下にチャンネル絶縁層を介して設けられ、ソース及びドレインを有するＭＯＳトランジスタのチャンネルと、
   前記第１のフローティング領域の前記第１の面の対向面にゲート絶縁層を介して設けられた制御電極と、
   前記第１及び第２のフローティング領域の積層方向に垂直な２つの面にゲート絶縁層を介して設けられた２つの分極制御電極と、を備え、
   前記チャンネル及び前記制御電極は、前記検出部として動作する請求項１に記載の不揮発性半導体記憶装置。
9. 前記複数のフローティング領域には、あらかじめ所定の電荷量が注入されている請求項８に記載の不揮発性半導体記憶装置。
10. 前記第２のフローティング領域の面にゲート絶縁層を介して設けられた電荷注入用電極を備える請求項９に記載の不揮発性半導体記憶装置。
11. 前記第２のフローティング領域の前記第１のフローティング領域の第１の面と同じ側の第２の面にゲート絶縁層を介して設けられ、ソース及びドレインを有するＭＯＳトランジスタの第２のチャンネルと、
    前記第２の面の対向面にゲート絶縁層を介して設けられた第２の制御電極と、を備え、
    前記第２のチャンネル及び前記第２の制御電極は、検出部として動作する請求項９又は１０に記載の不揮発性半導体記憶装置。
12. 前記第１のチャンネルと前記第２のチャンネルを流れる電流の差を検出する差動増幅回路を備える請求項１２に記載の不揮発性半導体記憶装置。
13. 前記トンネル膜領域は、少なくとも２層の積層構造からなる請求項１から１３のいずれか１項に記載の不揮発性半導体記憶装置。
14. 前記少なくとも２層は、相対的に絶縁性の高い絶縁膜と、相対的に絶縁性の低い高い絶縁膜である請求項１４に記載の不揮発性半導体記憶装置。
15. 前記少なくとも２層は、相対的に高いエネルギー障壁層と、相対的に低いエネルギー障壁層である請求項１４に記載の不揮発性半導体記憶装置。
16. 前記少なくとも２層は、相対的に大きなエネルギー禁制帯の層と、相対的に小さなエネルギー禁制帯の層である請求項１４に記載の不揮発性半導体記憶装置。
17. 前記トンネル膜領域を構成する前記積層構造のうち、少なくとも１層が比誘電率４．０以上の絶縁膜である請求項１５から１７のいずれか１項に記載の不揮発性半導体記憶装置。
18. 前記比誘電率４．０以上の絶縁膜の厚さは２ｎｍ以上１０ｎｍ以下である請求項１８に記載の不揮発性半導体記憶装置。
19. 前記トンネル膜領域を構成する前記積層構造のうち、少なくとも１層が厚さ２ｎｍ以下の二酸化シリコン膜である請求項１５ら１７のいずれか１項に記載の不揮発性半導体記憶装置。
20. 前記トンネル膜領域の前記少なくとも２層は、Ta₂O₅,SiO_x(0<x<2),Pr₂O₃,ZrO₂,ZrSiO₄,HfO₂,Y₂O₃,Si₃N₄,SiON_x,Al₂O₃,SiO₂から選択される請求項１４に記載の不揮発性半導体記憶装置。
21. ソース及びドレインを有するＭＯＳトランジスタのチャンネルと、
    前記チャンネル上にチャンネル絶縁層を介して設けられた積層構造と、
    前記積層構造の上にゲート絶縁層を介して設けられた制御電極と、を備え、
    前記積層構造は、
    導電性材料で形成された複数のフローティング領域と、
    隣接する前記複数のフローティング領域の間に設けられたトンネル膜領域と、を備えることを特徴とする不揮発性半導体記憶装置。
22. 前記フローティング領域は２つであり、前記トンネル膜領域は１つである請求項２１に記載の不揮発性半導体記憶装置。
23. 前記フローティング領域は３つ以上であり、前記トンネル膜領域は前記フローティング領域の個数から１だけ減じた個数であり、
    中間の前記フローティング領域の側面に絶縁層を介して設けられた補助制御電極を更に備える請求項２１に記載の不揮発性半導体記憶装置。

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