WO2010067407A1 - 半導体記憶デバイスおよびその製造方法 - Google Patents

半導体記憶デバイスおよびその製造方法 Download PDF

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WO2010067407A1
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岩崎　裕
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ハングリー・シー・アセッツ・エル・エル・ピー
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    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates

Definitions

  • the present disclosure relates to a semiconductor storage device capable of electrically writing and erasing data and a manufacturing method thereof.
  • Patent Documents 1 to 4 each disclose a nonvolatile semiconductor memory device.
  • Non-Patent Document 1 discloses a flash EEPROM (Electrically Erasable Programmable Read Only Memory) in which a negative voltage is applied to the source electrode of a memory cell during writing to improve the writing speed.
  • Non-Patent Documents 2 and 3 disclose electron movement by a tunnel effect through an insulating film in a programmable flash memory.
  • Non-Patent Document 4 discloses a programmable flash memory using a resonant tunneling effect by inserting a silicon layer into an oxide film.
  • Japanese Patent Publication 2000-299395 Japanese Patent Publication No. 2005-519472 Japanese Patent Publication No. 2007-5380 Japanese Patent No.
  • a semiconductor storage device is made from the above background, and one embodiment thereof is a semiconductor storage device having a plurality of memory cells, and each of the plurality of memory cells is predetermined.
  • the edge body accumulates electric charge in the floating gate when a write voltage determined according to the polarity of the channel is applied to the second control gate, and causes the first control gate to Is applied with a potential control voltage for changing a potential barrier against charges passing through the first insulator and the second insulator.
  • An embodiment of a semiconductor device manufacturing method is a method of manufacturing a semiconductor memory device, wherein a semiconductor channel is formed, a first insulator is formed on a surface of the channel, and the first insulator is formed.
  • a first control gate capable of changing an applied voltage is formed on the surface of the first control gate; a second insulator is formed on the surface of the first control gate; a floating gate is formed;
  • a third insulator is formed on the surface, a second control gate is formed on the surface of the third insulator, and voltages having a plurality of predetermined values are applied to the first control gate.
  • a wiring for applying or putting the first control gate into a floating state electrically isolated from each other is formed.
  • One embodiment of a semiconductor memory device is a so-called EEPROM, which has a plurality of memory cells, and each of the plurality of memory cells is connected to a p-type semiconductor channel of a transistor via a first insulator.
  • Each of these memory cells stores 1-bit data depending on whether or not negative charges (electrons) are accumulated in the floating gate.
  • a positive voltage for example, a positive power supply voltage
  • the same voltage as that of the R / W control gate is applied to the potential control gate.
  • the electrons pass through the insulator and the potential control gate by the tunnel effect and accumulate in the floating gate.
  • the potential barrier against electrons between the channel of the transistor and the floating gate is lowered. The time for accumulating electrons is reduced.
  • a negative voltage for example, a negative power supply voltage
  • the potential control gate is the same as that of the channel 22.
  • a positive voltage for example, 5 V when the positive power supply voltage is 5 V
  • the potential barrier against electrons between the floating gate and the channel of the transistor is lowered, so that the electrons of the floating gate are erased. Time is shortened.
  • a negative power supply voltage for example, ground voltage (0V)
  • a negative power supply voltage for example, ground voltage (0V)
  • the potential barrier against electrons between the channel of the transistor and the floating gate is prevented.
  • a negative voltage of about ⁇ 1 V or less is applied to the potential control gate after the data is stored, the potential barrier against electrons between the channel of the transistor and the floating gate is further increased. Compared with the case where 0V is applied to the transistor, data loss due to the outflow of electrons from the floating gate to the channel of the transistor is further prevented.
  • the potential barrier when electrons move from the floating gate to the channel of the transistor is increased even if the voltage of the potential control gate is set to 0 V after data is stored. Similar to when a negative voltage is applied, data loss is further prevented.
  • the floating gate can acquire and accumulate charges from any one of the channel, source, and drain of the transistor.
  • FIG. 1 is a diagram illustrating an overall configuration of a first EEPROM described as a first embodiment of a semiconductor storage device according to the present application
  • FIG. 2 is a diagram illustrating the memory circuit illustrated in FIG. 1.
  • FIG. 3 is a diagram illustrating a cross section of the memory cell illustrated in FIG. 2.
  • 2 is a potential diagram for explaining a change in potential barrier with respect to electrons in each component of the memory cell in the case where there is no potential control gate in the memory cell of the memory circuit shown in FIGS. It is a potential diagram in the case of accumulating and writing data.
  • 2 is a potential diagram illustrating changes in potential barriers against electrons in each component of the memory cell when there is no potential control gate in the memory cell of the memory circuit shown in FIGS. It is a potential diagram in the case of removing data by removing the electrons.
  • 2 is a potential diagram illustrating changes in potential barriers against electrons in each component of the memory cell when there is no potential control gate in the memory cell of the memory circuit shown in FIGS. It is a potential diagram in the case of holding a new electron.
  • 2 is a diagram for explaining the control of a tunnel oxide film against electrons by a potential control gate and a potential barrier in the floating gate in the memory cell of the memory circuit shown in FIG. 2 and FIG.
  • FIGS. 2A to 2D are first diagrams showing a method for manufacturing the memory cell shown in FIGS. 2 and 3, and FIGS. FIGS.
  • FIGS. 2A and 2B are second views showing a method of manufacturing the memory cell shown in FIGS. 2, 3 and the like
  • FIGS. FIGS. 3A and 3B are third views showing a method of manufacturing the memory cell shown in FIGS. 2 and 3,
  • FIGS. 8H and 8I show the eighth and ninth stages of the manufacturing process of the memory cell.
  • FIGS. 2A and 2B are fourth diagrams showing a method of manufacturing the memory cell shown in FIGS. 2, 3 and the like, in which (J) and (K) show the 10th and 11th stages of the manufacturing process of the memory cell. It is a figure which shows the structure of the 2nd EEPROM demonstrated as 2nd Embodiment of the semiconductor memory device concerning this application.
  • FIG. 1 is a diagram showing an overall configuration of a first EEPROM 10 described as a first embodiment of a semiconductor memory device according to the present application.
  • FIG. 2 is a diagram showing the memory circuit 2 shown in FIG.
  • FIG. 3 is a diagram illustrating a cross section of the first memory cell 200 shown in FIG.
  • the EEPROM 10 includes an input / output (I / O) interface circuit 100, a row decoder 102, a column decoder 104, an input / output control circuit 106, potential control lines 108-1 to 108-2 N and 2 M lines.
  • Word lines 110-1 to 110-2 M , 2 N bit lines 112-1 to 112-2 N, and 2 M + N memory circuits 2-1-1 to 2-2 M ⁇ 2 N It operates by being connected to a positive power source (for example, a positive side power source when the EEPROM 10 operates with a single positive voltage power source) and a negative power source (for example, a ground voltage (0 V) power source).
  • the input / output control circuit 106 includes a signal readout circuit 122 and a potential control circuit 124.
  • the voltages of the positive power supply and the negative power supply corresponding to the logical values 1 and 0 applied to the R / W control gate 32 and the like, and the voltage applied to the potential control gate 28 are the EEPROM 10 and its It should be understood that the component includes a voltage in a range where it can operate normally.
  • M and N are integers of 2 or more, and M + N is the number of address lines input to the EEPROM 10.
  • potential control lines 108-1 ⁇ 108-2 N when indicated without specifying any of a plurality of components it may simply be abbreviated to as potential control line 108.
  • the memory circuits 2 are logically arranged in a matrix format of 2 M rows ⁇ 2 N columns, and each includes a potential control line 108, a word line 110 in the row direction, and a column.
  • Directional bit line 112 is connected.
  • the memory circuit 2 includes a first memory cell 200 and a voltage application circuit 202.
  • the memory cell 200 includes an enhancement field effect transistor (first transistor) 20, a potential control gate 28, a first floating gate 30, a first R / W control gate 32, a tunnel oxide film. 360, a first R / W control gate oxide film 380, an element isolation region 340, and a first oxide film layer 34 including a first oxide film 342.
  • the transistor 20 includes a p-type semiconductor channel 22 and a source (S) 24 and a drain (D) 26 formed as n-type semiconductor regions at both ends of the channel 22, and the source 24 is connected to the bit line 112.
  • the drain 26 is connected to a negative power source.
  • a specific example is a case where the voltage application circuit 202 is provided in each memory circuit 2.
  • the voltage application circuit 202 is not necessarily provided in each memory circuit 2. For example, even if it is provided for each word line 110 corresponding to a data word read from the EEPROM 10, it is concentrated in the input / output control circuit 106. May be provided.
  • the input / output interface circuit 100 is connected to a bus (not shown) of a device such as a removable storage medium, a wired communication device, a mobile communication device, a PDA (Personal Digital Assistant) or a computer.
  • M + N address signals input from the bus are received, M of them are output to the row decoder 102, and the other N signals are output to the column decoder 104.
  • the input / output interface circuit 100 receives a control signal that is input from the bus and is used for control such as data writing to and data reading from the EEPROM 10, and outputs the control signal to the input / output control circuit 106.
  • Table 1 shows the voltage applied to each component of the memory circuit shown in FIG. 2 and the like by the column decoder 104 and the input / output control circuit 106 shown in FIG. It is a table
  • the row decoder 102 decodes the M address signals input from the input / output interface circuit 100, selects one of the word lines 110 and activates it (for example, logical value 1). And the other word line 110 is deactivated (for example, a negative power supply voltage corresponding to a logical value of 0), and the voltage application circuit 202 and the memory cell 200 are used as R / W control signals. To the R / W control gate 32.
  • the voltage of the R / W control signal applied from the row decoder 102 to the R / W control gate 32 at the time of data writing is set to a voltage lower than the voltage of the same kind of signal in a general EEPROM.
  • the voltage of the R / W control signal at the time of data writing is about 10 V, which is higher than the positive power supply voltage, but in the EPROM 10, the R / W control signal at the time of data writing is The voltage can be a positive voltage lower than this due to the presence of the potential control gate 28.
  • the R / W control signal at the time of data writing is a voltage corresponding to the logical value 1 in the EEPROM 10, that is, a positive power supply voltage (for example, 5V).
  • the R / W control signal is set to the logical value 0, that is, the negative power supply voltage.
  • the case where the “negative power supply voltage” is the “ground voltage (0 V)” in a general semiconductor device is taken as a specific example.
  • the column decoder 104 decodes N address signals input from the input / output interface circuit 100, selects and activates one of the bit lines 112, deactivates the other bit lines 112, and inputs Applied to the output control circuit 106. As shown in Table 1, when the control signal for writing data input from the bus is activated (when data is written), the input / output control circuit 106 indicates the value of the data bit input from the bus. A positive power supply voltage or a negative power supply voltage is applied to the source 24 of the memory cell 200 via the bit line 112 selected by the column decoder 104.
  • the input / output control circuit 106 sends the R / W control signal of the positive power supply voltage to the R / W control signal of the voltage application circuit 202 and the memory cell 200 via the bit line 112 selected by the column decoder 104. Output to the W control gate 32.
  • the input / output control circuit 106 sends an R / W control signal of a negative power supply voltage to the voltage application circuit 202 and the R of the memory cell 200 via the bit line 112 not selected by the row decoder 102. / W Output to control gate 32.
  • the potential control circuit 124 outputs a positive voltage applied to the potential control gate 28 for writing data to the voltage application circuit 202.
  • the positive voltage is, for example, a case where the voltage is the same as or lower than the positive power supply voltage applied to the R / W control gate 32 at the time of data writing (for example, about 5V to 2V, hereinafter 5V).
  • the potential control circuit 124 outputs a potential control signal of a negative power supply voltage to the voltage application circuit 202 via the potential control line 108 when data is held.
  • the potential control circuit 124 outputs a potential control signal of a negative power supply voltage to the voltage application circuit 202 via the potential control line 108 when writing data.
  • the potential control circuit 124 sends the potential control signal of the positive power supply voltage via the potential control line 108. Output to the voltage application circuit 202.
  • the potential control circuit 124 A negative power supply voltage potential control signal is output to the voltage application circuit 202.
  • the signal read circuit 122 determines whether a current flows through the bit line 112 selected by the row decoder 102 and the memory cell 200 connected to the word line 110 selected by the column decoder 104 when reading data. Judging. Further, when no current flows through the memory cell 200, the signal read circuit 122 stores a logical value 1 in the memory circuit 2 connected to the selected bit line 112 (no electrons are accumulated). When the current flows, it is determined that the logical value 0 is stored in those memory circuits 2 (electrons are accumulated). Further, the signal readout circuit 122 outputs the determination result as an output signal to the bus via the input / output interface circuit 100.
  • the oxide film layer 34 of the memory cell 200 shown in FIG. 3 is formed of, for example, silicon dioxide.
  • the element isolation region 340 is provided between the elements constituting the EEPROM 10 (for example, a plurality of adjacent memory circuits 2) and between the components, for example, the potential control gate 28 is connected to the potential control line 108.
  • the wiring connecting the drain 26 to the negative power source are electrically insulated.
  • the element isolation region 340 insulates the elements constituting the EEPROM 10.
  • the R / W control gate oxide film 380 electrically insulates between the floating gate 30 and the R / W control gate 32.
  • the tunnel oxide film 360 is composed of a first tunnel oxide film 362 and a second tunnel oxide film 364 sandwiching the potential control gate 28, and depends on the voltage applied to the potential control gate 28 and the R / W control gate 32. The electrons are allowed to pass through the tunnel effect or the passage of electrons is blocked.
  • the voltage shown in Table 1 is applied to the R / W control gate 32 and the potential control gate 28.
  • the tunnel oxide film 360 transfers the electrons from the channel 22 to the floating gate 30. A larger amount is passed in a fixed time than a general EEPROM.
  • the voltage for data holding or data reading shown in Table 1 is applied to the R / W control gate 32 and the potential control gate 28, the tunnel oxide film 360 is stored in the floating gate 30. By preventing the movement of electrons into the channel 22, the stored data is retained.
  • the potential control gate 28 is formed of, for example, silicon in the tunnel oxide film 360 between the channel 22 and the potential control gate 28. Depending on the voltage of the potential control signal applied from the input / output control circuit 106, the potential control gate 28 is changed to FIG. As described later with reference to FIGS. 4C and 5A to 5C, the potential barrier against electrons in the tunnel oxide film 360 is controlled.
  • the potential control gate 28 is preferably formed as thin as possible in manufacturing. The thinner the potential control gate 28 is, the more difficult it is to prevent passage of electrons from the channel 22 to the floating gate 30. Moreover, the potential control gate 28 sufficiently controls the potential of the tunnel oxide film 360 even if it is made as thin as possible.
  • the floating gate 30 is formed of, for example, polysilicon between the potential control gate 28 and the R / W control gate oxide film 380, and stores or supplies electrons supplied from the channel 22 according to the control of the input / output control circuit 106 or the like. discharge.
  • the R / W control gate 32 accumulates electrons from the channel 22 to the floating gate 30 according to the voltage value of the R / W control signal applied from the input / output control circuit 106, and from the floating gate 30 to the channel 22. And controls the emission of electrons to the negative power supply via the drain 26.
  • the potential of the input / output control circuit 106 is supplied to the potential control gate 28.
  • a positive voltage potential control signal is applied by the control circuit 124 via the potential control line 108.
  • the voltage application circuit 202 of the memory circuit 2 will be described.
  • the potential control line 108, the word line 110, and the bit line 112 are input to the positive voltage power source and the voltage application circuit 202.
  • the voltage application circuit 202 applies a negative voltage power supply to the potential control gate 28 when the voltages of the potential control line 108 and the word line 110 are negative power supply voltages.
  • the voltage application circuit 202 is input from the input / output control circuit 106 to the potential control gate 28 when the voltage of the potential control line 108 is a positive power supply voltage and the voltage of the word line 110 is a negative power supply voltage. Applied positive voltage.
  • the voltage application circuit 202 makes the potential control gate 28 from any of the positive power supply, the negative power supply, and the positive voltage for data writing when the voltages of the potential control line 108 and the word line 110 are positive power supply voltages. It is in a separated floating state.
  • the potential barrier against electrons in the channel 22 is lowered, and a current flows through the channel 22.
  • the data bits stored in the memory cells 200 of the memory circuit 2 are read out by the input / output control circuit 106 and the signal reading circuit 122 depending on whether or not a current flows through the memory cell 200.
  • FIGS. 4A to 4C show potentials for explaining changes in the potential barrier with respect to electrons in each component of the memory cell 200 when the potential control gate 28 is not provided in the memory cell 200 of the memory circuit 2 shown in FIGS.
  • FIG. 4A shows a potential diagram when electrons are accumulated in the floating gate 30 and data is written
  • FIG. 4B shows a case where electrons accumulated in the floating gate 30 are removed and data is removed
  • FIG. 4C shows a potential diagram in the case where electrons accumulated in the floating gate 30 are held.
  • FIGS. 5A to 5C are diagrams for explaining the control of the potential barrier in the tunnel oxide film 360 and the floating gate 30 with respect to electrons by the potential control gate 28 in the memory cell 200 of the memory circuit 2 shown in FIGS. 5A shows a potential diagram when electrons are accumulated in the floating gate 30 and data is written, and FIG. 5B shows a potential diagram when electrons accumulated in the floating gate 30 are removed and data is removed.
  • FIG. 5C shows a potential diagram in the case where electrons accumulated in the floating gate 30 are held.
  • reference values for comparing potential barriers between the drawings are indicated by dotted lines.
  • the potential control gate 28 when the potential control gate 28 is not formed in the memory cell 200, the positive power supply voltage is applied to the R / W control gate 32 (not shown in FIGS. 4A to 4C and 5A to 5C).
  • the potential barrier of the floating gate 30 and the tunnel oxide film 360 is lower than that in the case where the floating gate 30 shown in FIG. 4C holds electrons, and the potential barrier of the tunnel oxide film 360 allows electrons to pass. It changes to an easy mode. In this way, electrons easily pass from the channel 22 (substrate) to the floating gate 30 through the tunnel oxide film 360, and electrons supplied to the channel 22 pass through the tunnel oxide film 360 and are accumulated in the floating gate 30; Data is written.
  • the potential barrier against the electrons of the floating gate 30 and the tunnel oxide film 360 due to the application of the positive power supply voltage to the R / W control gate 32 is compared with the case where the electrons shown in FIG. 4A are accumulated. It becomes high and changes to a mode in which electrons are not allowed to pass through. Thus, the electrons accumulated in the floating gate 30 are retained.
  • the positive power supply voltage is applied to the R / W control gate 32 and the positive voltage is applied to the potential control gate 28.
  • the potential barriers of the floating gate 30 and the tunnel oxide film 360 are further lowered, and the mode is changed so that electrons can be more easily passed.
  • electrons are more easily passed from the channel 22 to the floating gate 30 through the tunnel oxide film 360 (the first tunnel oxide film 362 and the second tunnel oxide film 364), and the electrons supplied to the channel 22 are As shown by the dotted line in FIG. 5A, it accumulates in the floating gate 30 through the tunnel oxide film 360 more rapidly than in the case shown in FIG. 4A.
  • FIGS. 6A to 6D are first to fourth views showing a method of manufacturing the memory cell 200 shown in FIGS. 2 and 3 and the like.
  • FIGS. 6A to 6K are manufacturing processes of the memory cell 200.
  • FIG. Steps 1 to 11 are shown.
  • 6D (K) is substantially the same as FIG. The manufacturing process shown in FIGS.
  • FIGS. 6A to 6D is exemplary and schematic, and includes a wiring method for connecting each gate and electrode to a signal line, a positional relationship / magnitude relationship between components, and Parameters such as the material / shape / thickness of each gate can be appropriately changed according to the configuration of the EEPROM 10 and the required performance thereof.
  • the manufacturing process of the memory cell 200 shown in FIGS. 6A to 6D is an existing semiconductor manufacturing technology such as pattern formation by photoresist, material diffusion, sputtering, metal deposition, and formation of an insulating layer by silicon dioxide. It will be apparent to those skilled in the art that can be implemented with appropriate use.
  • the memory cell 200 is formed on a p-type semiconductor substrate.
  • a p-type semiconductor substrate formed of silicon dioxide, between adjacent memory circuits 2 or between elements used for other circuit blocks such as the memory circuit 2 and the input / output control circuit 106.
  • An element isolation region 340 that electrically insulates is formed.
  • n-type semiconductor regions are formed at both ends of the p-type semiconductor channel 22 of the transistor 20 to serve as a source 24 and a drain 26.
  • a first tunnel oxide film 362 is formed over the transistor 20 and the element isolation region 340.
  • the potential control gate 28 is formed of silicon on the surface of the first tunnel oxide film 362 so as to face the channel 22.
  • a second tunnel oxide film 364 is formed on the surfaces of the first tunnel oxide film 362 and the potential control gate 28 so as to cover them.
  • the floating gate 30 is formed of polysilicon on the surface of the tunnel oxide film 360 so as to face the channel 22 and the potential control gate 28.
  • the tunnel oxide film 360 includes a first tunnel oxide film 362 and a second tunnel oxide film 364, and the thickness thereof is equal to the sum of these thicknesses.
  • the tunnel oxide film 360 has a thickness of about 1.5 to 3 nm, and its width is the same as the width of the floating gate 30.
  • an R / W control gate oxide film 380 is formed on the surfaces of the floating gate 30 and the second tunnel oxide film 364 so as to cover them.
  • the R / W control gate 32 is formed so as to cover the floating gate 30 via the R / W control gate oxide film 380.
  • an oxide film 342 is formed so as to cover the R / W control gate 32 and the like.
  • the potential control gate line 280 and the control gate line 320 between the R / W control gate 32 and the potential control line 108 are sequentially formed. Note that an oxide film for convenience of wiring can be appropriately formed between the wirings illustrated in FIG. 6D (K).
  • a positive power supply voltage is applied to the potential control gate 28 when the floating gate 30 holds data. That is, when an n-type channel is used in place of the p-type channel 22 in the memory cell, the type of semiconductor constituting the memory cell 200, the polarity of the power supply, and the polarity of the voltage applied during operation The polarity of the charge is opposite to that when the p-type channel 22 is used.
  • the voltage of the potential control signal applied to the R / W control gate 32 is the positive power supply voltage when data is written. This voltage depends on the structure of the memory cell 200 and the like. It can be changed as appropriate.
  • a circuit for generating the positive voltage is provided in the input / output control circuit 106 separately from the positive power supply voltage, and the positive voltage generated by the circuit at the time of data writing is supplied to the word line 110 and the bit line.
  • the EEPROM 10 may be modified so that it is applied to the write control gate 32 of the memory circuit 2 selected by 112.
  • FIG. 7 is a diagram showing a configuration of a second EEPROM 12 described as the second embodiment of the semiconductor memory device according to the present application.
  • the second EEPROM 12 includes a negative voltage generation circuit 126 in which the input / output control circuit 106 of the first EEPROM 10 of the first EEPROM 10 generates, for example, an AC signal to generate a negative voltage.
  • the second input / output control circuit 120 is replaced.
  • a potential lower than the negative power supply voltage generated by the negative voltage generation circuit 126 for example, about ⁇ 0.7V lower than the ground voltage (0V)
  • electrons are held in the floating gate 30.
  • the potential barrier against electrons in the tunnel oxide film 360 becomes larger than when a negative power supply voltage is applied to the potential control gate 28, and data The holding time of becomes longer.
  • the operation of the voltage application circuit 202 (FIG. 2) needs to be appropriately changed according to the negative voltage application at the time of data retention.
  • FIG. 8 is a diagram showing a configuration of a third EEPROM 14 described as the third embodiment of the semiconductor memory device according to the present application.
  • the row decoder 102 of the first EEPROM 10 is replaced with a second row decoder 142 that generates a potential control signal in accordance with a control signal input from the bus.
  • 100 is replaced with a second input / output interface circuit 140 that outputs a control signal to the second row decoder 142.
  • the row decoder 142 has a potential of the memory cell 200 connected to the word line selected by the M address signals in accordance with a control signal from the bus when data is written to the memory cell 200.
  • a positive voltage potential control signal is applied only to the control gate 28, and a negative power supply voltage potential control signal is applied to the other memory cells 200.
  • FIG. 9 is a diagram showing a configuration of a second memory cell 400 described as the fourth embodiment of the semiconductor memory device according to the present application. Differences between the first memory cell 200 shown in FIG. 3 and the second memory cell 400 shown in FIG. 9 are as follows (1) to (4).
  • the first transistor 20 of the first memory cell 200 includes a channel 42, a source 44, and a drain 46, which are different in shape from the channel 22, the source 24, and the drain 26, respectively.
  • the second transistor 40 is replaced.
  • the first potential control gate 28 is replaced with a second potential control gate 48 having a shorter shape in the direction of the channel 42.
  • the second tunnel oxide film 364 of the oxide film 34, the R / W control gate oxide film 380 and the oxide film 342, and the R / W control gate 32 in the first memory cell 200 are the second memory.
  • the memory cell 400 having a structure different from that of the memory cell 200 is also included in the same scope as the technical concept of the memory cell 200.
  • the second memory cell 400 shown in FIG. 9 can be used in place of the first memory cell 200 in the memory circuit 2 of the EEPROMs 10, 12, and 14 shown in FIGS.
  • the channel 42 and the floating gate 50 face each other without the potential control gate 48 therebetween, and electrons from the source 44 are accumulated in the floating gate 50 when data is written. Therefore, in the first memory cell 200, the potential control gate 28 needs to be in a floating state at the time of data reading. In the memory cell 400, however, the potential control gate 48 is not in a floating state, and the data Data can be read while a negative voltage for holding is applied.
  • oxide layer 342, 542 ... oxide film, 36 ... Tunnel oxide film, 362 ... first tunnel oxide film, 364, 564... Second tunnel oxide film, 380, 580... R / W control gate oxide film, 240, 260, 280, 320, 440, 460, 480, 520... Wiring,

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Abstract

　本願の開示は、電気的に消去および書き込み可能な半導体メモリのデータの書き込み速度を高速化する。本願にかかる半導体記憶デバイスにおいては、データの書き込みのときに、トランジスタのｐチャネル２２とフローティングゲート３２との間のトンネル酸化膜３６０の内部に形成されたポテンシャル制御ゲート２８に、制御ゲート３０よりも低い正の電圧を印加すると、トランジスタのｐチャネル２２とフローティングゲート３２との間のポテンシャル障壁が低くなり、フローティングゲート３０に電子を蓄積させるための時間が短縮される。データが記憶された後は、ポテンシャル制御ゲートに０Ｖまたは負の電圧を印加すると、電子がフローティングゲートからトランジスタのチャネルとの間のポテンシャル障壁が高くなり、データの消失が防がれる。

Description

半導体記憶デバイスおよびその製造方法
　本開示は、データの書き込みおよび消去を電気的に行える半導体記憶デバイスおよびその製造方法に関する。
　例えば、特許文献１～４は、それぞれ不揮発性半導体記憶デバイスを開示する。
　また、非特許文献１は、書き込みの際にメモリセルのソース電極にマイナス電圧をして、書き込み速度を向上させたフラッシュＥＥＰＲＯＭ(Electrically Erasable Programmable Read Only Memory)を開示する。
　また、非特許文献２，３は、プログラマブルフラッシュメモリにおいて、絶縁膜を介したトンネル効果による電子の移動を開示する。
　また、非特許文献４は、酸化膜中にシリコン層を挿入し、共鳴トンネル効果を利用したプログラマブルフラッシュメモリを開示する。
日本特許公開公報２０００－２９９３９５ 日本特許公表公報２００５－５１９４７２ 日本特許公開公報２００７－５３８０ 日本国特許第１４２１９５１号 ［ＶＬＳＩ速報］ＡＧ－ＡＮＤ型フラッシュＥＥＰＲＯＭセルの書き込み時間が１／２０に短縮（http://techon.nikkeibp.co.jp/article/NEWS/20050617/105890/） "Electron Tunneling Through an Al203 Thin Film on NiAl(110) in Scanning Tunneling Microscopy", Hiroshi IWASAKI and Koichi SUDOH, Jpn. J. Appl. Phys. Vol. 41 (2002) pp. 7496-7500, Part 1, No. 12, December 2002 "Electron Tunneling through Si02/Si Structures in Scanning Tunneling Microscopy", Hiroshi IWASAKI, Masahide GOTOH and Koichi SUDOH Jpn. J. Appl. Phys. Vol. 40 (2001) pp. 5116-5120, Part I , No. 8, August 2001 "Robust Multi-bit Programmable Flash Memory Using a Resonant Tunnel Barrier", Shieun Klm, Seung Jae Baik, Zongliang Huo, Young-Jin Noh, Chulsung Kirm, Jeong Hee Han, In-Seok Yeo, U-In Chung, Joo Tae Moon and Byung-II Ryu, 0-7803-9269-8/05, 2005 IEEE
　本願にかかる半導体記憶デバイスは、上記背景からなされたものであって、その１つの実施形態は、複数のメモリセルを有する半導体記憶デバイスであって、前記複数のメモリセルそれぞれは、予め決められた極性の半導体のチャネルと、前記チャネルと反対の極性の半導体により形成された第１の領域と、前記チャネルと反対の極性の半導体により形成された第２の領域と、第１の制御ゲートと、前記チャネルと前記第１のゲートとの間に形成される第１の絶縁体と、フローティングゲートと、前記第１の制御ゲートと前記フローティングゲートとの間に形成される第２の絶縁体と、第２の制御ゲートと、前記フローティングゲートと前記第２の制御ゲートとの間に形成される第３の絶縁体とを有し、前記第１の絶縁体および前記第２の絶縁体は、前記チャネルの極性に応じて決められる電圧の書き込み電圧が、前記第２の制御ゲートに対して印加されたときに、前記フローティングゲートに電荷を蓄積させ、前記第1の制御ゲートには、前記第1の絶縁体および前記第2の絶縁体を通過する電荷に対するポテンシャル障壁を変更するポテンシャル制御電圧が印加される。
　本願にかかる半導体デバイス製造方法の実施形態は、半導体記憶デバイスを製造する方法であって、半導体のチャネルを形成し、前記チャネルの表面に第１の絶縁体を形成し、前記第１の絶縁体の表面に、印加される電圧が変更されうる第１の制御ゲートを形成し、前記第１の制御ゲートの表面に、第２の絶縁体を形成し、フローティングゲートを形成し、前記フローティングゲートの表面に、第３の絶縁体を形成し、前記第３の絶縁体の表面に、第２の制御ゲートを形成し、前記第１の制御ゲートに対して予め決められた複数の値の電圧を印加し、または、前記第１の制御ゲートを、いずれからも電気的に切り離されたフローティング状態とするための配線を形成する。
　［サマリー］
　本願にかかる半導体記憶デバイスの一実施形態は、いわゆるＥＥＰＲＯＭであって、複数のメモリセルを有し、複数のメモリセルそれぞれは、トランジスタのｐ型半導体のチャネルに、第１の絶縁体を介して形成されたポテンシャル制御ゲートと、このポテンシャル制御ゲートに、第２の絶縁体を介して形成されたフローティングゲートと、このフローティングゲートに、第３の絶縁体を介して形成された読み出し／書き込み制御ゲート（Ｒ／Ｗ制御ゲート）とから構成される。
　これらメモリセルそれぞれは、フローティングゲートに負の電荷（電子）を蓄積するか否かにより、１ビット分のデータを記憶する。
　電荷が蓄積されていないメモリセルそれぞれにデータを記憶させるときには、Ｒ／Ｗ制御ゲートに正の電圧（例えば、正電源電圧）が印加され、ポテンシャル制御ゲートに、Ｒ／Ｗ制御ゲートと同じ電圧が印加され、トランジスタのチャネルに電子が存在するときには、電子がトンネル効果により絶縁体およびポテンシャル制御ゲートを通過して、フローティングゲートに蓄積される。
　データの書き込みのときに、ポテンシャル制御ゲートに、Ｒ／Ｗ制御ゲートと同じかそれ以下の正の電圧を印加すると、トランジスタのチャネルとフローティングゲートの間の電子に対するポテンシャル障壁が低くなるので、フローティングゲートに電子を蓄積させるための時間が短縮される。
　電荷が蓄積されているメモリセルそれぞれのデータを消去（電荷を消去）させるときには、Ｒ／Ｗ制御ゲートに負の電圧（例えば、負電源電圧）が印加され、ポテンシャル制御ゲートに、チャネル２２と同程度の正の電圧（例えば、正電源電圧が５Ｖのときの５Ｖ）が印加され、電子がトンネル効果により絶縁体およびポテンシャル制御ゲートを通過して、トランジスタのチャネルに達し、フローティングゲートに蓄積された電荷が消去される。
　データの消去のときに、ポテンシャル制御ゲートに、チャネル２２に近い正の電圧を印加すると、フローティングゲートとトランジスタのチャネルの間の電子に対するポテンシャル障壁が低くなるので、フローティングゲートの電子を消去させるための時間が短縮される。
　データが記憶された後は、ポテンシャル制御ゲートに、負電源電圧（例えば接地電圧（０Ｖ））の電圧を印加すると、トランジスタのチャネルとフローティングゲートの間の電子に対するポテンシャル障壁が高くなるので、フローティングゲートからトランジスタのチャネルへの電子の流出に起因するデータの消失が防止される。
　また、データが記憶された後、ポテンシャル制御ゲートに、－１Ｖ以下程度の低い負の電圧を印加すると、トランジスタのチャネルとフローティングゲートの間の電子に対するポテンシャル障壁が、さらに高くなるので、ポテンシャル制御ゲートに０Ｖが印加された場合に比べて、フローティングゲートからトランジスタのチャネルへの電子の流出に起因するデータの消失が一層、防止される。
　また、ポテンシャル制御ゲートにｐ型半導体を用いると、データが記憶された後に、ポテンシャル制御ゲートの電圧を０Ｖとしても、電子がフローティングゲートからトランジスタのチャネルに移動する際のポテンシャル障壁が高くなるので、負の電圧が印加されたときと同様に、より一層、データの消失が防止される。
　なお、適切な変更により、以上説明されたメモリセルにおいて、フローティングゲートは、トランジスタのチャネル、ソースおよびドレインの任意のいずれかからも電荷を得て蓄積するようにすることができる。
　本願特許請求の範囲にかかる開示の技術的利点およびその他の技術的利点は、図面に示される実施形態の詳細な説明を読むことにより、当業者に明らかとされるであろう。
　添付図面は、本願明細書に組み込まれて、その一部をなし、本願特許請求の範囲にかかる開示の実施形態を図示しており、その説明とともに、本開示の原理を説明する役割を果たす。
　本願明細書中で参照される図面は、特に断らない限り、一定の縮尺で描かれているわけではないと解されるべきである。
　本願特許請求の範囲にかかる開示の実施形態は、その構成および動作に関して、以下の説明を、図面とともに参照することにより、最もよく理解されるであろう。
本願にかかる半導体記憶デバイスの第１の実施形態として説明される第１のＥＥＰＲＯＭの全体構成を示す図である。 図１に示したメモリ回路を示す図である。 図２に示したメモリセルの断面を例示する図である。 図２，図３に示したメモリ回路のメモリセルにおいて、ポテンシャル制御ゲートがない場合のメモリセルの各構成部分の電子に対するポテンシャル障壁の変化を説明するポテンシャルダイヤグラム図であって、フローティングゲートに電子を蓄積し、データを書き込む場合のポテンシャルダイヤグラム図である。 図２，図３に示したメモリ回路のメモリセルにおいて、ポテンシャル制御ゲートがない場合のメモリセルの各構成部分の電子に対するポテンシャル障壁の変化を説明するポテンシャルダイヤグラム図であって、フローティングゲートに蓄積された電子を取り除き、データを除去する場合のポテンシャルダイヤグラム図である。 図２，図３に示したメモリ回路のメモリセルにおいて、ポテンシャル制御ゲートがない場合のメモリセルの各構成部分の電子に対するポテンシャル障壁の変化を説明するポテンシャルダイヤグラム図であって、フローティングゲートに蓄積された電子を保持する場合のポテンシャルダイヤグラム図である。 図２，図３に示したメモリ回路のメモリセルにおいて、ポテンシャル制御ゲートによる電子に対するトンネル酸化膜およびフローティングゲート内のポテンシャル障壁の制御を説明する図であって、フローティングゲートに電子を蓄積し、データを書き込む場合のポテンシャルダイヤグラム図である。 図２，図３に示したメモリ回路のメモリセルにおいて、ポテンシャル制御ゲートによる電子に対するトンネル酸化膜およびフローティングゲート内のポテンシャル障壁の制御を説明する図であって、フローティングゲートに蓄積された電子を取り除き、データを除去する場合のポテンシャルダイヤグラム図である。 図２，図３に示したメモリ回路のメモリセルにおいて、ポテンシャル制御ゲートによる電子に対するトンネル酸化膜およびフローティングゲート内のポテンシャル障壁の制御を説明する図であって、フローティングゲート３０に蓄積された電子を保持する場合のポテンシャルダイヤグラム図である。 図２，図３などに示したメモリセルの製造方法を示す第１の図であって、（Ａ）～（Ｄ）は、メモリセルの製造工程の第１～４段階を示す。 図２，図３などに示したメモリセルの製造方法を示す第２の図であって、（Ｅ）～（Ｇ）は、メモリセルの製造工程の第５～７段階を示す。 図２，図３などに示したメモリセルの製造方法を示す第３の図であって、（Ｈ），（Ｉ）は、メモリセルの製造工程の第８，９段階を示す。 図２，図３などに示したメモリセルの製造方法を示す第４の図であって、（Ｊ），（Ｋ）は、メモリセルの製造工程の第１０，１１段階を示す。 本願にかかる半導体記憶デバイスの第２の実施形態として説明される第２のＥＥＰＲＯＭの構成を示す図である。 本願にかかる半導体記憶デバイスの第３の実施形態として説明される第３のＥＥＰＲＯＭの構成を示す図である。 本願にかかる半導体記憶デバイスの第４の実施形態として説明される第２のメモリセルの構成を示す図である。
　以下、本願特許請求の範囲にかかる開示の実施形態が、詳細に説明される。
　本願特許請求の範囲にかかる開示の実施形態は、添付図面に例示されている。
　本願特許請求の範囲にかかる開示は、実施形態に関連して説明されるが、この実施形態は、本願特許請求の範囲にかかる開示を、その開示内容に限定することを意図しないことが、当業者に理解されよう。
　逆に、本願特許請求の範囲にかかる開示は、本願特許請求の範囲によって規定される開示の精神、および、本願特許請求の範囲内に含まれ得る代替物、変更および均等物を包含することを意図している。
　また、本願特許請求の範囲にかかる開示の説明は、本願特許請求の範囲にかかる開示を充分に理解可能なように、具体的に、また、詳細になされる。
　しかしながら、当業者に明らかなように、本願特許請求の範囲にかかる開示は、これら具体的に、また、詳細に説明された事項の全てを用いなくては、実施され得ないということはない。
　なお、既知の方法、手続き、コンポーネント、および回路は、本開示の態様を不必要に分かりにくくすることがないように、詳細には記載されていないことがある。
　しかし、留意すべきであるが、これらおよび類似のすべての用語は適当な物理量に関連づけられるべきものであり、これらの量に付けられた単に便宜的なラベルである。
　［第１のＥＥＰＲＯＭ１０の構成］
　図１は、本願にかかる半導体記憶デバイスの第１の実施形態として説明される第１のＥＥＰＲＯＭ１０の全体構成を示す図である。
　図２は、図１に示したメモリ回路２を示す図である。
　図３は、図２に示した第１のメモリセル２００の断面を例示する図である。
　図１に示すように、ＥＥＰＲＯＭ１０は、入出力（Ｉ／Ｏ）インターフェース回路１００、行デコーダ１０２、列デコーダ１０４、入出力制御回路１０６、ポテンシャル制御線１０８－１～１０８－２Ｎ、２Ｍ本のワード線１１０－１～１１０－２Ｍ、２Ｎ本のビット線１１２－１～１１２－２Ｎおよび２Ｍ＋Ｎ個のメモリ回路２－１－１～２－２Ｍ－２Ｎから構成され、正電源（例えば、ＥＥＰＲＯＭ１０が単一の正電圧の電源で動作するときの＋側電源）および負電源（例えば、同じく接地電圧（０Ｖ）の電源）に接続されて動作する。
　入出力制御回路１０６は、信号読み出し回路１２２およびポテンシャル制御回路１２４を含む。
　なお、以下の記載において、Ｒ／Ｗ制御ゲート３２などに印加される論理値１，０に対応する正電源および負電源の電圧、および、ポテンシャル制御ゲート２８に印加される電圧は、ＥＥＰＲＯＭ１０およびその構成部分が正常に動作しうる範囲の電圧を含むと解されるべきである。
　また、Ｍ，Ｎは２以上の整数であり、Ｍ＋Ｎは、ＥＥＰＲＯＭ１０に入力されるアドレス線の本数である。
　また、以下、ポテンシャル制御線１０８－１～１０８－２Ｎなど、複数ある構成部分のいずれかを特定せずに示すときには、単にポテンシャル制御線１０８などと略記することがある。
　［メモリ回路２の配置および構成］
　図１に示したように、ＥＥＰＲＯＭ１０において、メモリ回路２は、論理的に２Ｍ行×２Ｎ列構成の行列形式に配列され、それぞれに、ポテンシャル制御線１０８、行方向のワード線１１０および列方向のビット線１１２が接続される。　
　図２に示すように、メモリ回路２は、第１のメモリセル２００および電圧印加回路２０２から構成される。
　図３に示すように、メモリセル２００は、エンハンスメント型電界効果トランジスタ（第１のトランジスタ）２０、ポテンシャル制御ゲート２８、第１のフローティングゲート３０、第１のＲ／Ｗ制御ゲート３２、トンネル酸化膜３６０と第１のＲ／Ｗ制御ゲート酸化膜３８０と素子間分離領域３４０と第１の酸化膜３４２とを含む第１の酸化膜層３４から構成される。
　トランジスタ２０は、ｐ型半導体のチャネル２２と、チャネル２２の両端にｎ型半導体の領域として形成されるソース（Ｓ）２４およびドレイン（Ｄ）２６とから構成され、ソース２４は、ビット線１１２に接続され、ドレイン２６は、負電源に接続される。
　なお、図２においては、メモリ回路２それぞれに電圧印加回路２０２が設けられる場合が具体例とされている。
　ただし、電圧印加回路２０２は、必ずしもメモリ回路２それぞれに設けられなくてもよく、例えば、ＥＥＰＲＯＭ１０から読み出されるデータワードに対応するワード線１１０ごとに設けられても、入出力制御回路１０６内に集中して設けられてもよい。
　［ＥＥＰＲＯＭ１０の各構成部分］
　ＥＥＰＲＯＭ１０（図１）において、入出力インターフェース回路１００は、例えば、リムーバブル記憶媒体、有線通信機器、移動体通信機器、ＰＤＡ(Personal Digital Assistant)あるいはコンピュータなどの機器のバス（図示せず）に接続され、バスから入力されるＭ＋Ｎ本のアドレス信号を受け入れ、その内のＭ本を行デコーダ１０２に対して出力し、その他のＮ本を列デコーダ１０４に対して出力する。
　また、入出力インターフェース回路１００は、バスから入力され、ＥＥＰＲＯＭ１０に対するデータの書き込み、および、データの読み出しなどの制御のために用いられる制御信号を受け入れ、入出力制御回路１０６に対して出力する。
Figure JPOXMLDOC01-appb-T000001
　表１は、図１に示した列デコーダ１０４および入出力制御回路１０６により、図２などに示したメモリ回路の各構成部分に印加される電圧、および、電圧印加回路が、メモリセルのポテンシャル制御ゲートに印加する電圧値を示す表である。
　表１に示すように、行デコーダ１０２は、入出力インターフェース回路１００から入力されたＭ本のアドレス信号をデコードし、ワード線１１０のいずれか１本を選択して活性化し（例えば、論理値１に対応する正電源の電圧とし）、その他のワード線１１０を不活性化し（例えば、論理値０に対応する負電源の電圧とし）、Ｒ／Ｗ制御信号として、電圧印加回路２０２およびメモリセル２００のＲ／Ｗ制御ゲート３２に対して出力する。
　なお、行デコーダ１０２から、データ書き込みの際にＲ／Ｗ制御ゲート３２に印加されるＲ／Ｗ制御信号の電圧は、一般的なＥＥＰＲＯＭにおける同種の信号の電圧よりも低い電圧に設定される。
　例えば、一般的なＥＥＰＲＯＭにおいて、データ書き込みの際のＲ／Ｗ制御信号の電圧は、正電源電圧よりも高い１０Ｖ程度とされるが、ＥＰＲＯＭ１０においては、データ書き込みの際のＲ／Ｗ制御信号の電圧は、ポテンシャル制御ゲート２８の存在により、これよりも低い正の電圧とされうる。
　以下の説明においては、実施形態の具体化・明確化のために、データ書き込みの際のＲ／Ｗ制御信号が、ＥＥＰＲＯＭ１０における論理値１に対応する電圧、つまり、正電源電圧（例えば５Ｖ）とされ、これ以外の際のＲ／Ｗ制御信号が論理値０、つまり、負電源電圧とされる。
　なお、以下の説明においては、「負電源電圧」が、一般的な半導体装置における「接地電圧（０Ｖ）」である場合が具体例とされる。
　列デコーダ１０４は、入出力インターフェース回路１００から入力されたＮ本のアドレス信号をデコードし、ビット線１１２のいずれか１本を選択して活性化し、その他のビット線１１２を不活性化して、入出力制御回路１０６に対して印加する。
　表１に示すように、入出力制御回路１０６は、バスから入力されるデータを書き込むための制御信号が活性化されたときには（データ書き込みのときには）、バスから入力されたデータビットの値を示す正電源電圧または負電源電圧を、列デコーダ１０４により選択されたビット線１１２を介して、メモリセル２００のソース２４に印加する。
　また、データ書き込みのときには、入出力制御回路１０６は、列デコーダ１０４により選択されたビット線１１２を介して、正電源電圧のＲ／Ｗ制御信号を、電圧印加回路２０２およびメモリセル２００のＲ／Ｗ制御ゲート３２に対して出力する。
　また、データ書き込みのときには、入出力制御回路１０６は、行デコーダ１０２により選択されなかったビット線１１２を介して、負電源電圧のＲ／Ｗ制御信号を、電圧印加回路２０２およびメモリセル２００のＲ／Ｗ制御ゲート３２に対して出力する。
　入出力制御回路１０６において、ポテンシャル制御回路１２４は、電圧印加回路２０２に対して、データの書き込みのためにポテンシャル制御ゲート２８に印加される正電圧を出力する。
　なお、この正電圧は、例えば、データ書き込みのときに、Ｒ／Ｗ制御ゲート３２に対して印加される正電源電圧と同じかより低い電圧（例えば５Ｖ～２Ｖ程度、以下、５Ｖの場合を例示）とされる。
　また、ポテンシャル制御回路１２４は、データ保持のときには、ポテンシャル制御線１０８を介して、負電源電圧のポテンシャル制御信号を、電圧印加回路２０２に対して出力する。
　また、ポテンシャル制御回路１２４は、データ書き込みのときには、ポテンシャル制御線１０８を介して、負電源電圧のポテンシャル制御信号を、電圧印加回路２０２に対して出力する。
　また、バスから入力されるデータを読み出すための制御信号が活性化されたときには（データ読み出しのときには）、ポテンシャル制御回路１２４は、ポテンシャル制御線１０８を介して、正電源電圧のポテンシャル制御信号を、電圧印加回路２０２に対して出力する。
　なお、バスから入力されるデータを読み出すための制御信号およびデータを書き込むための制御信号のいずれもが不活性化されたときには（メモリセル２００にデータを保持するときには）、ポテンシャル制御回路１２４は、負電源電圧のポテンシャル制御信号を、電圧印加回路２０２に対して出力する。
　信号読み出し回路１２２は、データの読み出しのときに、行デコーダ１０２により選択されたビット線１１２、および、列デコーダ１０４により選択されたワード線１１０に接続されたメモリセル２００に電流が流れるか否かを判断する。
　さらに、信号読み出し回路１２２は、メモリセル２００に、電流が流れないときには、選択されたビット線１１２に接続されたメモリ回路２に論理値１が記憶されている（電子が蓄積されていない）と判断し、電流が流れたときには、それらのメモリ回路２に論理値０が記憶されている（電子が蓄積されている）と判断する。
　さらに、信号読み出し回路１２２は、判断結果を、出力信号として入出力インターフェース回路１００を介してバスに対して出力する。
　［メモリ回路２のメモリセル２００］
　以下、メモリ回路２のメモリセル２００を説明する。
　図３に示すメモリセル２００の酸化膜層３４は、例えば２酸化シリコンにより形成される。
　酸化膜層３４において、素子間分離領域３４０は、ＥＥＰＲＯＭ１０を構成する素子（例えば隣接する複数のメモリ回路２同士）の間、および、その構成要素の間、例えばポテンシャル制御ゲート２８をポテンシャル制御線１０８に接続する配線と、ドレイン２６を負電源に接続する配線との間を電気的に絶縁する。
　酸化膜層３４において、素子間分離領域３４０は、ＥＥＰＲＯＭ１０を構成する素子の間を絶縁する。
　Ｒ／Ｗ制御ゲート酸化膜３８０は、フローティングゲート３０とＲ／Ｗ制御ゲート３２との間を電気的に絶縁する。
　トンネル酸化膜３６０は、ポテンシャル制御ゲート２８を挟む第１のトンネル酸化膜３６２および第２のトンネル酸化膜３６４から構成され、ポテンシャル制御ゲート２８およびＲ／Ｗ制御ゲート３２に印加される電圧に応じて、トンネル効果により電子を通過させ、または、電子の通過を阻止する。
　データの書き込みのときには、表１に示した電圧が、Ｒ／Ｗ制御ゲート３２およびポテンシャル制御ゲート２８に印加される。
　データの書き込みのために、これらの電圧が印加され、チャネル２２に、フローティングゲート３０に蓄積されるべき電子が存在するときには、トンネル酸化膜３６０は、この電子を、チャネル２２からフローティングゲート３０に、一般的なＥＥＰＲＯＭよりも一定時間に多量に通過させる。
　また、表１に示したデータの保持またはデータの読み出しのための電圧が、Ｒ／Ｗ制御ゲート３２およびポテンシャル制御ゲート２８に印加されたときには、トンネル酸化膜３６０は、フローティングゲート３０に蓄えられた電子のチャネル２２への移動を阻止することにより、記憶されたデータを保持する。
　ポテンシャル制御ゲート２８は、チャネル２２とポテンシャル制御ゲート２８の間のトンネル酸化膜３６０中に、例えばシリコンにより形成され、入出力制御回路１０６から印加されるポテンシャル制御信号の電圧に応じて、図４Ａ～図４Ｃ，図５Ａ～図５Ｃを参照して後述するように、トンネル酸化膜３６０内の電子に対するポテンシャル障壁を制御する。
　なお、ポテンシャル制御ゲート２８は、製造上可能な限り薄く形成されることが好ましい。
　ポテンシャル制御ゲート２８は、可能な限り薄ければ薄いほど、チャネル２２からフローティングゲート３０への電子の通過を妨げない。
　しかも、ポテンシャル制御ゲート２８は、可能な限り薄くされても、充分にトンネル酸化膜３６０のポテンシャルを制御する。
　フローティングゲート３０は、ポテンシャル制御ゲート２８とＲ／Ｗ制御ゲート酸化膜３８０との間に、例えばポリシリコンにより形成され、入出力制御回路１０６などの制御に従って、チャネル２２から供給される電子を蓄積または放出する。
　Ｒ／Ｗ制御ゲート３２は、入出力制御回路１０６から印加されるＲ／Ｗ制御信号の電圧値に応じて、チャネル２２からフローティングゲート３０への電子の蓄積、および、フローティングゲート３０から、チャネル２２およびドレイン２６を介した負電源への電子の放出を制御する。
　入出力制御回路１０６により、データを記憶するために、Ｒ／Ｗ制御ゲート３２に正電源電圧のＲ／Ｗ制御信号が印加されたときには、ポテンシャル制御ゲート２８には、入出力制御回路１０６のポテンシャル制御回路１２４により、ポテンシャル制御線１０８を介して、正電圧のポテンシャル制御信号が印加される。
　ポテンシャル制御ゲート２８に正のポテンシャル制御信号が印加されると、トンネル酸化膜３６０内における電子に対するポテンシャル障壁が低くなり、チャネル２２からフローティングゲート３０に電子が通過しやすくなる。
　［電圧印加回路２０２］
　以下、メモリ回路２の電圧印加回路２０２を説明する。
　図２および表１を参照して上述したように、正電圧電源、電圧印加回路２０２には、ポテンシャル制御線１０８、ワード線１１０およびビット線１１２が入力される。　
　表１に示したように、電圧印加回路２０２は、ポテンシャル制御線１０８およびワード線１１０の電圧が負電源電圧のときに、ポテンシャル制御ゲート２８に負電圧電源を印加する。
　また、電圧印加回路２０２は、ポテンシャル制御線１０８の電圧が正電源電圧であり、ワード線１１０の電圧が負電源電圧であるときに、ポテンシャル制御ゲート２８に対して、入出力制御回路１０６から入力された正電圧を印加する。
　また、電圧印加回路２０２は、ポテンシャル制御線１０８およびワード線１１０の電圧が正電源電圧であるときに、ポテンシャル制御ゲート２８を、正電源、負電源およびデータ書き込みのための正電圧のいずれからも切り離されたフローティング状態とする。
　［メモリセル２００へのデータの書き込み］
　以下、メモリセル２００へのデータの書き込み方法を説明する。
　データの書き込みが行われるときには、表１に示したように、電圧印加回路２０２により、ポテンシャル制御ゲート２８に正電圧のポテンシャル制御信号が印加される。
　さらに、メモリセル２００のソース２４に、ワード線１１２を介して、データビットの値１を示す正電源電圧が印加され、Ｒ／Ｗ制御ゲート３２に正電圧のＲ／Ｗ制御信号が印加されると、チャネル２２に供給される電子が、トンネル酸化膜３６０およびポテンシャル制御ゲート２８を通過して、フローティングゲート３０に蓄積される。
　一方、データの書き込みが行われるときに、ソース２４にデータビットの値０を示す負電源電圧が印加され、フローティングゲート３０に正電圧のポテンシャル制御信号が印加されると、チャネル２２からフローティングゲート３０に電子が供給されないので、フローティングゲート３０に電子は蓄積されず、電子が蓄積されていないままとなる。
　このように、ビット線１１２を介してソース２４に印加される電圧、電圧印加回路２０２によりポテンシャル制御ゲート２８に印加される電圧、および、Ｒ／Ｗ制御ゲート３２に印加される電圧に応じて、フローティングゲート３０への電子の蓄積が制御され、メモリセル２００それぞれにデータビットの値が書き込まれる。
　［データの消去］
　なお、全てのメモリ回路２のメモリセル２００のフローティングゲート３０に電子が蓄積されていない状態で、上述したデータの書き込みが行われる。
　全てのメモリセル２００のフローティングゲート３０を、電子が蓄積されていない状態とする（データを消去する）方法は、一般的なＥＥＰＲＯＭにおけるデータ消去方法と同じである。
　例えば、表１に示すように、入出力制御回路１０６が、全てのメモリセル２００において、ポテンシャル制御線１０８を正電源電圧とし、ビット線１１２を介してＲ／Ｗ制御ゲート３２に負電源電圧を印加し、ポテンシャル制御ゲート３２に正電圧を印加し、ワード線を介してソース２４に正電源電圧を印加することにより行われる。
　［メモリセル２００からのデータの読み出し］
　以下、メモリセル２００からのデータの読み出し方法を説明する。
　データの読み出しが行われるときには、表１に示すように、フローティングゲート３０からのデータ読み出しに影響を与えないようにするために、電圧印加回路２０２により、ポテンシャル制御ゲート２８は、フローティング状態とされる。
　メモリセル２００のソース２４およびＲ／Ｗ制御ゲート３２に、ワード線１１０およびビット線１１２を介して正電源電圧が印加された場合、フローティングゲート３０に電子が蓄積されているときには、チャネル２２内における電子に対するポテンシャル障壁が高くなり、チャネル２２に電流が流れない。
　反対に、フローティングゲート３０に電子が蓄積されていないときには、チャネル２２内における電子に対するポテンシャル障壁が低くなり、チャネル２２に電流が流れる。
　このように、入出力制御回路１０６およびその信号読み出し回路１２２により、メモリセル２００に電流が流れるか否かに応じて、メモリ回路２それぞれのメモリセル２００に記憶されたデータビットが読み出される。
　［メモリ回路２におけるデータ保持］
　以下、メモリ回路２におけるデータの保持方法を説明する。
　データを保持するときには、表１に示すように、フローティングゲート３０の電子を保持するために、電圧印加回路２０２により、ポテンシャル制御ゲート２８に対して負電源電圧のポテンシャル制御信号が印加され、ビット線１１０を介して、Ｒ／Ｗ制御ゲート３２に負電源電圧が印加される。
　ポテンシャル制御ゲート２８に負電源電圧のポテンシャル制御信号が印加されると、トンネル酸化膜３６０内の電子に対するポテンシャル障壁が高くなり、チャネル２２からフローティングゲート３０への電子の通過が阻止され、フローティングゲート３０に蓄積された電子が保持される。
　なお、この場合においては、ソース２４に印加される電圧は、正電源電圧であっても、負電源電圧であってもよい(Don't Care)。
　［ポテンシャル制御ゲート２８によるポテンシャル障壁の制御］
　以下、ポテンシャル制御ゲート２８によるトンネル酸化膜３６０内のポテンシャル障壁の制御をさらに説明する。
　図４Ａ～図４Ｃは、図２，図３に示したメモリ回路２のメモリセル２００において、ポテンシャル制御ゲート２８がない場合のメモリセル２００の各構成部分の電子に対するポテンシャル障壁の変化を説明するポテンシャルダイヤグラム図であって、図４Ａは、フローティングゲート３０に電子を蓄積し、データを書き込む場合のポテンシャルダイヤグラムを示し、図４Ｂは、フローティングゲート３０に蓄積された電子を取り除き、データを除去する場合のポテンシャルダイヤグラムを示し、図４Ｃは、フローティングゲート３０に蓄積された電子を保持する場合のポテンシャルダイヤグラムを示す。
　図５Ａ～図５Ｃは、図２，図３に示したメモリ回路２のメモリセル２００において、ポテンシャル制御ゲート２８による電子に対するトンネル酸化膜３６０およびフローティングゲート３０内のポテンシャル障壁の制御を説明する図であって、図５Ａは、フローティングゲート３０に電子を蓄積し、データを書き込む場合のポテンシャルダイヤグラムを示し、図５Ｂは、フローティングゲート３０に蓄積された電子を取り除き、データを除去する場合のポテンシャルダイヤグラムを示し、図５Ｃは、フローティングゲート３０に蓄積された電子を保持する場合のポテンシャルダイヤグラムを示す。
　なお、図４Ａ～図４Ｃ，図５Ａ～図５Ｃには、点線で、図面間のポテンシャル障壁を比較するための基準値が記載されている。
　図４Ａに示すように、メモリセル２００にポテンシャル制御ゲート２８が形成されない場合には、Ｒ／Ｗ制御ゲート３２（図４Ａ～図４Ｃ，図５Ａ～図５Ｃに示さず）に対する正電源電圧の印加により、フローティングゲート３０およびトンネル酸化膜３６０のポテンシャル障壁が、図４Ｃに示すフローティングゲート３０に電子を保持させる場合と比較して低くなり、また、トンネル酸化膜３６０のポテンシャル障壁が、電子を通過させやすい態様に変化する。
　このように、チャネル２２（基板）からフローティングゲート３０へ電子がトンネル酸化膜３６０を通過しやすくなり、チャネル２２に供給される電子が、トンネル酸化膜３６０を通過してフローティングゲート３０に蓄積され、データが書きこまれる。
　また、Ｒ／Ｗ制御ゲート３２に、負電圧が印加され、チャネル２２に、正電源電圧が印加されると、図４Ｂに示すように、フローティングゲート３０のポテンシャル障壁が、図４Ｃに示すフローティングゲート３０に電子を保持させる場合よりも下がる。
　従って、フローティングゲート３０からチャネル２２の方向に電子が通過しやすくなり、フローティングゲート３０に蓄積された電子がチャネル２２に移動して、データが消去される。
　また、図４Ｃに示すように、Ｒ／Ｗ制御ゲート３２に対する正電源電圧の印加により、フローティングゲート３０およびトンネル酸化膜３６０の電子に対するポテンシャル障壁が、図４Ａに示した電子を蓄積させる場合と比較して高くなり、電子を通過させない態様に変化する。
　このように、フローティングゲート３０に蓄積された電子が保持される。
　一方、図５Ａに示すように、メモリセル２００にポテンシャル制御ゲート２８が形成された場合には、Ｒ／Ｗ制御ゲート３２に対する正電源電圧の印加、および、ポテンシャル制御ゲート２８に対する正電圧の印加により、図４Ａに示した場合に比べて、フローティングゲート３０およびトンネル酸化膜３６０のポテンシャル障壁がさらに低くなり、電子をさらに通過させやすい態様に変化する。
　このように、チャネル２２からフローティングゲート３０へ電子がトンネル酸化膜３６０（第１のトンネル酸化膜３６２，第２のトンネル酸化膜３６４）を一層、通過しやすくなり、チャネル２２に供給される電子が、トンネル酸化膜３６０を通過してフローティングゲート３０に、図５Ａ内に点線で示すように、図４Ａに示した場合よりも速やかに蓄積される。
　また、図５Ｂに示すように、Ｒ／Ｗ制御ゲート３２に、負電圧が印加され、ポテンシャル制御ゲート２８に正電圧（正電源電圧）が印加され、チャネル２２に正電源電圧が印加されると、フローティングゲート３０のポテンシャル障壁が、図４Ｂに示した場合よりも下がる。
　つまり、第１のトンネル酸化膜３６２および第２のトンネル酸化膜３６４のポテンシャル障壁が、図４Ｂに示した場合に比べて、より電子を通過させやすい態様となる。
　従って、この場合には、図４Ｂに示した場合に比べて、さらに、フローティングゲート３０からチャネル２２の方向に電子が通過しやすくなり、フローティングゲート３０に蓄積された電子がチャネル２２に移動して、データが速やかに消去される。
　また、図５Ｃに実線で示すように、Ｒ／Ｗ制御ゲート３２に対して負電源電圧を印加し、ポテンシャル制御ゲート２８に負電源電圧を印加することにより、図５Ｃ内に点線で示すように、図４Ｃに示した場合と比べて、第１のトンネル酸化膜３６２および第２のトンネル酸化膜３６４の電子に対するポテンシャル障壁がより高くなり、トンネル酸化膜３６０のポテンシャル障壁が、電子を一層、通過させない態様に変化する。
　このように、ポテンシャル制御ゲート２８により、フローティングゲート３０において、電子が確実に保持されるようになるので、データの保持時間がより長くなる。
　［メモリセル２００の製造方法］
　以下、図２などに示したメモリセル２００の製造方法を説明する。
　図６Ａ～図６Ｄは、図２，図３などに示したメモリセル２００の製造方法を示す第１～第４の図であって、（Ａ）～（Ｋ）は、メモリセル２００の製造工程の第１～１１段階を示す。
　なお、図６Ｄ（Ｋ）は、図３と実質的に同じである。
　また、図６Ａ～図６Ｄに示す製造工程は、例示的で模式的なものであって、各ゲートおよび電極と信号線とを接続する配線方法、構成部分同士の位置関係／大小関係、および、各ゲートの材料／形状／厚さなどのパラメータなどは、ＥＥＰＲＯＭ１０の構成およびこれに対する要求性能などに応じて、適宜、変更されうる。
　なお、図６Ａ～図６Ｄに示すメモリセル２００の製造工程は、それぞれ、フォトレジストによるパターン形成、物質の拡散、スパッタリング、金属の蒸着および２酸化シリコンによる絶縁層の形成など、既存の半導体製造技術が適宜、用いられて実現されうることは、当業者にとって明らかである。
　図６Ａ（Ａ）に示すように、メモリセル２００は、ｐ型半導体基板上に形成される。
　まず、図６Ａ（Ｂ）に示すように、２酸化シリコンにより形成され、隣り合うメモリ回路２同士、あるいは、メモリ回路２と入出力制御回路１０６などの他の回路ブロックに用いられる素子との間を電気的に絶縁する素子間分離領域３４０が形成される。
　次に、図６Ａ（Ｃ）に示すように、ランジスタ２０のｐ型半導体のチャネル２２の両端に、ｎ型半導体の領域が形成され、ソース２４およびドレイン２６とされる。
　次に、図６Ａ（Ｄ）に示すように、トランジスタ２０および素子間分離領域３４０上に、第１のトンネル酸化膜３６２が形成される。
　さらに、図６Ｂ（Ｅ）に示すように、第１のトンネル酸化膜３６２の表面に、チャネル２２に対向するように、シリコンによりポテンシャル制御ゲート２８が形成される。
　次に、図６Ｂ（Ｆ）に示すように、第１のトンネル酸化膜３６２およびポテンシャル制御ゲート２８の表面に、これらを覆うように第２のトンネル酸化膜３６４が形成される。
　次に、図６Ｂ（Ｇ）に示すように、トンネル酸化膜３６０の表面に、チャネル２２およびポテンシャル制御ゲート２８に対向するように、ポリシリコンにより、フローティングゲート３０が形成される。
　なお、トンネル酸化膜３６０は、第１のトンネル酸化膜３６２および第２のトンネル酸化膜３６４を含み、その厚さは、これらの厚さの和と等しい。
　トンネル酸化膜３６０は、例えば、現在の技術においては、１．５～３ｎｍ程度の厚さとされ、その幅はフローティングゲート３０の幅と同じとされる。
　さらに、図６Ｃ（Ｈ）に示すように、フローティングゲート３０および第２のトンネル酸化膜３６４の表面に、これらを覆うようにＲ／Ｗ制御ゲート酸化膜３８０が形成される。
　次に、図６Ｃ（Ｉ）に示すように、Ｒ／Ｗ制御ゲート酸化膜３８０を介してフローティングゲート３０を覆うように、Ｒ／Ｗ制御ゲート３２が形成される。
　次に、図６Ｄ（Ｊ）に示すように、Ｒ／Ｗ制御ゲート３２などを覆うように、酸化膜３４２が形成される。
　さらに、図６Ｄ（Ｋ）に示すように、ソース２４とワード線１１０とのソース配線２４０、ドレイン２６と負電源との間のドレイン配線２６０、ポテンシャル制御ゲート２８とポテンシャル制御線１０８との間のポテンシャル制御ゲート配線２８０、および、Ｒ／Ｗ制御ゲート３２とポテンシャル制御線１０８との間の制御ゲート配線３２０が、順次、形成される。
　なお、図６Ｄ（Ｋ）に示された配線の間には、配線の便宜のための酸化膜が、適宜、形成されうる。
　［変形例］
　以下、本実施形態の変形例を説明する。
　なお、以上、ＥＥＰＲＯＭ１０が、ｐ型半導体チャネル２２上に形成され、ポテンシャル制御ゲート２８およびフローティングゲート３０に正の電圧または負電源電圧が印加される場合が具体例とされたが、ＥＥＰＲＯＭ１０は、ｎ型半導体チャネル上に形成され得る。
　この場合には、メモリセルのチャネルはｎ型となり、ソースはｐ型となり、ドレインはｐ型となり、正電源に接続される。
　また、この場合には、フローティングゲート３０にデータを記憶させるときに、Ｒ／Ｗ制御ゲート３２に対して負電源電圧が印加され、ポテンシャル制御ゲート２８に負電圧（例えば負電源電圧）が印加され、フローティングゲート３０に正孔が保持される。
　また、この場合には、フローティングゲート３０にデータを保持させるときに、ポテンシャル制御ゲート２８に対して正電源電圧が印加される。
　つまり、メモリセルにおいて、ｐ型のチャネル２２の代わりにｎ型のチャネルが用いられる場合には、メモリセル２００を構成する半導体の種類と、電源の極性と、動作時に印加される電圧の極性と、電荷の極性とが、ｐ型のチャネル２２が用いられる場合と逆になる。
　また、以上、ＥＥＰＲＯＭ１０において、データ書き込みのときに、Ｒ／Ｗ制御ゲート３２に印加されるポテンシャル制御信号の電圧が、正電源電圧されたが、この電圧は、メモリセル２００の構造などに応じて、適宜、変更されうる。
　この場合には、正電源電圧とは別に、この正電圧を発生する回路を、入出力制御回路１０６に設け、データ書き込みのときに、この回路が発生した正電圧を、ワード線１１０およびビット線１１２により選択されたメモリ回路２の書き込み制御ゲート３２に印加するように、ＥＥＰＲＯＭ１０を変形すればよい。
　［第２実施形態］
　図７は、本願にかかる半導体記憶デバイスの第２の実施形態として説明される第２のＥＥＰＲＯＭ１２の構成を示す図である。
　図７に示すように、第２のＥＥＰＲＯＭ１２は、第１のＥＥＰＲＯＭ１０の第１のＥＥＰＲＯＭ１０の入出力制御回路１０６が、例えば、交流信号を発生して負電圧を発生する負電圧発生回路１２６を含む第２の入出力制御回路１２０に置換された構成をとる。
　ＥＥＰＲＯＭ１２においては、フローティングゲート３０に電子が保持される間、負電圧発生回路１２６により発生された負電源電圧よりも低い電圧（例えば、接地電圧（０Ｖ）よりも低い－０．７Ｖ程度）のポテンシャル制御信号が、メモリセル２００のポテンシャル制御ゲート２８に印加されると、トンネル酸化膜３６０における電子に対するポテンシャル障壁が、ポテンシャル制御ゲート２８に負電源電圧が印加される場合に比べて大きくなり、さらにデータの保持時間が長くなる。
　なお、ＥＥＰＲＯＭ１２において、電圧印加回路２０２（図２）の動作は、データ保持のときの負電圧印加に応じて、適宜、変更される必要がある。
　［第３実施形態］
　図８は、本願にかかる半導体記憶デバイスの第３の実施形態として説明される第３のＥＥＰＲＯＭ１４の構成を示す図である。
　第３のＥＥＰＲＯＭ１４は、第１のＥＥＰＲＯＭ１０の行デコーダ１０２が、バスから入力される制御信号に応じて、ポテンシャル制御信号を生成する第２の行デコーダ１４２に置換され、第１の入出力インターフェース回路１００が、第２の行デコーダ１４２に制御信号を出力する第２の入出力インターフェース回路１４０に置換された構成をとる。
　ＥＥＰＲＯＭ１４において、行デコーダ１４２は、メモリセル２００に対するデータの書き込みが行われる際に、バスからの制御信号に応じて、Ｍ本のアドレス信号により選択されるワード線に接続されるメモリセル２００のポテンシャル制御ゲート２８に対してのみ、正電圧のポテンシャル制御信号を印加し、他のメモリセル２００に対しては、負電源電圧のポテンシャル制御信号を印加する。
　［第４の実施形態］
　図９は、本願にかかる半導体記憶デバイスの第４の実施形態として説明される第２のメモリセル４００の構成を示す図である。
　図３に示された第１のメモリセル２００と、図９に示された第２のメモリセル４００との差は、以下に示す（１）～（４）の通りである。
　（１）第１のメモリセル２００の第１のトランジスタ２０が、第２のメモリセル４００においては、それぞれチャネル２２、ソース２４およびドレイン２６と形状が異なるチャネル４２、ソース４４およびドレイン４６から構成される第２のトランジスタ４０に置換されている。
　（２）第１のポテンシャル制御ゲート２８が、第２のメモリセル４００においては、チャネル４２の方向により短い形状の第２のポテンシャル制御ゲート４８に置換されている。
　（３）第１のメモリセル２００における酸化膜３４の第２のトンネル酸化膜３６４と、Ｒ／Ｗ制御ゲート酸化膜３８０および酸化膜３４２と、Ｒ／Ｗ制御ゲート３２とが、第２のメモリセル４００においては、第２のポテンシャル制御ゲート４８の形状に応じて変形された酸化膜５４の第３のトンネル酸化膜５６４、第２のＲ／Ｗ制御ゲート酸化膜５８０および酸化膜５４２と、Ｒ／Ｗ制御ゲート５２とに置換されている。
　（４）第１のメモリセル２００におけるソース２４の配線２４０と、ドレイン２６の配線２６０と、ポテンシャル制御ゲート２８の配線２８０とが、第２のメモリセル４００においては、ソース４４の配線４４０と、ドレイン４６の配線４６０と、ポテンシャル制御ゲート４８の配線４８０とに置換されている。
　以上説明したように、メモリセル２００と構造が異なるメモリセル４００もまた、メモリセル２００と技術思想として同じ範囲に含まれる。
　図９に示した第２のメモリセル４００は、図１，図７，図８に示したＥＥＰＲＯＭ１０，１２，１４のメモリ回路２において、第１のメモリセル２００の代わりに用いられ得る。
　第２のメモリセル４００においては、チャネル４２とフローティングゲート５０とが、ポテンシャル制御ゲート４８を介さずに対向し、データの書き込みのときには、フローティングゲート５０に、ソース４４からの電子が蓄積される。
　従って、第１のメモリセル２００においては、データ読み出しのときにポテンシャル制御ゲート２８がフローティング状態とされる必要があったが、メモリセル４００においては、ポテンシャル制御ゲート４８が、フローティング状態ではなく、データ保持のための負電圧が印加された状態とされたままでデータが読み出されうる。
　上記実施形態は、例示および説明のために提示されたものであって、本願特許請求の範囲にかかる開示の実施形態の全てを網羅していない。
　また、上記実施形態は、本願特許請求の範囲にかかる開示の技術的範囲を、その開示内容に限定することを意図しておらず、その開示内容に照らして、様々に変更され、変形されうる。
　また、上記実施形態は、本願特許請求の範囲にかかる開示の原理およびその実際的な応用を最もよく説明できるように選択され、記載されているので、当業者は、上記実施形態の開示内容に基づいて、本願特許請求の範囲にかかる開示およびその実施形態を、あり得べき全ての実際の用途に最適とするための種々の変更を加えて利用することができる。
　また、本願特許請求の範囲にかかる開示の技術的範囲は、その記載および均等物によって画定されるように意図されている。
　本願特許請求の範囲にかかる開示は、半導体記憶デバイスおよびその製造に利用可能である。
符号の説明
１０，１２，１４・・・ＥＥＰＲＯＭ，
　１００，１４０・・・入出力インターフェース回路，
　　１２２・・・信号読み出し回路，
　　１２４・・・ポテンシャル制御回路，
　　１２６・・・負電圧発生回路，
　１０２，１４２・・・行デコーダ，
　１０４・・・列デコーダ，
　１０６，１２０，１４６・・・入出力制御回路，
　１０８，１４４・・・ポテンシャル制御線，
　１１０・・・ワード線，
　１１２・・・ビット線，
　２，６２，６４・・・メモリ回路，
　　　２０２・・・電圧印加回路、
　　　２００，４００・・・メモリセル，
　　　２０，４０・・・トランジスタ，
　　　２２・・・チャネル，
　　　　２４，４４・・・ソース，
　　　　２６，４６・・・ドレイン，
　　２８，４８・・・ポテンシャル制御ゲート，
　　３０，５０・・・フローティングゲート，
　　３２，５２・・・読み出し書き込み（Ｒ／Ｗ）制御ゲート，
　　３４，５４・・・酸化膜層，
　　　３４２，５４２・・・酸化膜，
　　３６・・・トンネル酸化膜，
　　　３６２・・・第１のトンネル酸化膜，
　　　３６４，５６４・・・第２のトンネル酸化膜，
　　　３８０，５８０・・・Ｒ／Ｗ制御ゲート酸化膜，
　　２４０，２６０，２８０，３２０，４４０，４６０，４８０，５２０・・・配線，

Claims (14)

  1. 　ｐ型半導体のチャネルと、
    　前記チャネルに形成された第１のｎ型領域と、
    　前記チャネルに形成された第２のｎ型領域と、
    　前記チャネルの表面に形成された第１の絶縁体と、
    　前記第１の絶縁体の表面に、ｎ型半導体により形成された第１の制御ゲートと、
    　前記第１の制御ゲートの表面に形成された第２の絶縁体と、
    　前記第２の絶縁体の表面に形成され、電子を蓄積するか否かによりデータを記憶するフローティングゲートと、
    　前記フローティングゲートの表面に形成された第３の絶縁体と、
    　前記第３の絶縁体の表面に形成された第２の制御ゲートと
    　をそれぞれ備えた複数のメモリセルと、
    　制御回路であって、
    　　前記複数のメモリセルそれぞれにデータを記憶させるために、前記複数のメモリセルそれぞれにおいて、前記第１の制御ゲートに予め決められた正の電圧を印加し、前記第２の制御ゲートに正の電圧を印加し、前記チャネルと前記フローティングゲートとの間のポテンシャル障壁を、電子が通過しやすくなるように制御し、
    　　前記複数のメモリセルそれぞれにデータを保持させるために、前記複数のメモリセルそれぞれにおいて、前記第１の制御ゲートに接地電圧を印加し、前記チャネルと前記フローティングゲートとの間のポテンシャル障壁を、電子が通過しにくくなるように制御し、
    　　前記複数のメモリセルそれぞれからデータを読み出すために、前記第１のｎ型領域に正の電圧が印加されたときに、前記複数のメモリセルそれぞれにおいて、前記第１の制御ゲートを、いずれからも電気的に切り離されたフローティング状態とする
    　前記制御回路と
    　を有し、正電源および負電源に接続されて動作する半導体記憶デバイスであって、
    　前記複数のメモリセルそれぞれにおいて、
    　前記第１の絶縁体および前記第２の絶縁体は、データを記憶させるために、前記第１のｎ型領域に正の電圧が印加されたときにのみ、前記フローティングゲートに電子を蓄積させる
    　半導体記憶デバイス。
  2. 　複数のメモリセルを有する半導体記憶デバイスであって、
    　前記複数のメモリセルそれぞれは、
    　予め決められた極性の半導体のチャネルと、
    　前記チャネルと反対の極性の半導体により形成された第１の領域と、
    　前記チャネルと反対の極性の半導体により形成された第２の領域と、
    　第１の制御ゲートと、
    　前記チャネルと前記第１のゲートとの間に形成される第１の絶縁体と、
    　フローティングゲートと、
    　前記第１の制御ゲートと前記フローティングゲートとの間に形成される第２の絶縁体と、
    　第２の制御ゲートと、
    　前記フローティングゲートと前記第２の制御ゲートとの間に形成される第３の絶縁体と
    　を有し、
    　前記第１の絶縁体および前記第２の絶縁体は、前記チャネルの極性に応じて決められる電圧の書き込み電圧が、前記第２の制御ゲートに印加されたときに、前記フローティングゲートに電荷を蓄積させ、前記第1の制御ゲートには、前記第1の絶縁体および前記第２の絶縁体を通過する電荷に対するポテンシャル障壁を変更するポテンシャル制御電圧が印加される
    　半導体記憶デバイス。
  3. 　前記第２の制御ゲートに、前記書き込み電圧を印加し、前記複数のメモリセルそれぞれの前記第１の制御ゲートに、第１のポテンシャル制御電圧を印加し、前記第１の絶縁体および前記第２の絶縁体におけるポテンシャル障壁が、前記電荷を通過させやすくするように制御する制御回路
    　　をさらに有する請求の範囲第２項に記載の半導体記憶デバイス。　
  4. 　前記制御回路は、前記フローティングゲートにおいて前記電荷が蓄積されているか否かの状態を保たせるときには、接地電圧または予め決められた電圧の第２のポテンシャル制御電圧を、前記複数のメモリセルそれぞれの前記第１の制御ゲートに印加する
    　請求の範囲第３項に記載の半導体記憶デバイス。
  5. 　前記チャネルは、ｐ型半導体であって、
    　前記第１の領域および前記第２の領域はｎ型半導体である
    請求の範囲第３項に記載の半導体記憶デバイス。
  6. 　前記制御回路は、前記フローティングゲートにおいて前記電荷が蓄積されているか否かの状態を保たせるときには、接地電圧の前記第２のポテンシャル制御電圧を、前記フローティングゲートに印加し、
    　前記第１の制御ゲートは、ｎ型半導体により形成され、接地電圧の前記第２のポテンシャル制御電圧が印加されたときに、ポテンシャル障壁を、マイナス電荷が通過しにくい状態に保つ
    　請求の範囲第５項に記載の半導体記憶デバイス。
  7. 　前記チャネルは、ｎ型半導体であって、
    　前記第１の領域および前記第２の領域はｐ型半導体である
    　請求の範囲第５項に記載の半導体記憶デバイス。
  8. 　前記制御回路は、前記フローティングゲートにおいて前記電荷が蓄積されているか否かの状態を保たせるときには、接地電圧の前記第２のポテンシャル制御電圧を、前記フローティングゲートに印加し、
    　前記第１の制御ゲートは、ｐ型半導体により形成され、接地電圧の前記第２のポテンシャル制御電圧が印加されたときに、ポテンシャル障壁を、プラス電荷が通過しにくい状態に保つ
    　請求の範囲第７項に記載の半導体記憶デバイス。
  9. 　前記制御回路は、
    　前記第２のゲートおよび前記第１の領域に印加し、前記チャネルに電流が流れるか否かにより、前記フローティングゲートに蓄積される電荷の有無を判断し、
    　前記フローティングゲートに蓄積される電荷の有無を判断するときに、前記第１の制御ゲートを、いずれからも電気的に切り離されたフローティング状態とする
    　請求の範囲第３項に記載の半導体記憶デバイス。
  10. 　前記第１の制御ゲートは、前記フローティングゲートの前記チャネルと対向する面の一部を、前記第１の絶縁体、または、前記第１の絶縁体および前記第２の絶縁体の少なくとも一部を介して、前記チャネルと対向させる形状に形成され、
    　前記制御回路は、
    　電圧を、前記第２のゲートおよび前記第１の領域に印加し、前記チャネルに電流が流れるか否かにより、前記フローティングゲートに蓄積される電荷の有無を判断し、
    　前記フローティングゲートに蓄積される電荷の有無を判断するときに、前記第１の制御ゲートを、前記フローティングゲートに電荷を保持するための電圧に保つ
    　請求の範囲第４項に記載の半導体記憶デバイス。
  11. 　半導体記憶デバイスを製造する方法であって、
    　半導体のチャネルを形成し、
    　前記チャネルの表面に第１の絶縁体を形成し、
    　前記第１の絶縁体の表面に、印加される電圧が変更されうる第１の制御ゲートを形成し、
    　前記第１の制御ゲートの表面に、第２の絶縁体を形成し、
    　フローティングゲートを形成し、
    　前記フローティングゲートの表面に、第３の絶縁体を形成し、
    　前記第３の絶縁体の表面に、第２の制御ゲートを形成し、
    　前記第１の制御ゲートに対して予め決められた複数の値の電圧を印加し、または、前記第１の制御ゲートを、いずれからも電気的に切り離されたフローティング状態とするための配線を形成する
    　半導体デバイス製造方法。
  12. 　前記第１の制御ゲートは、前記フローティングゲートの前記チャネルと対向する面の一部を、前記第１の絶縁体、または、前記第１の絶縁体および前記第２の絶縁体の少なくとも一部を介して、前記チャネルと対向させる形状に形成される
    　請求の範囲第１１項に記載の半導体デバイス製造方法。
  13. 　前記チャネルはｐ型半導体で形成され、
    　前記フローティングゲートは、電子を蓄積するか否かによりデータを記憶し、前記フローティングゲートに電子が蓄積されているか否かの状態を保持させるときには、前記第１の制御ゲートには接地電圧が印加され、
    　前記第１の制御ゲートを形成する際に、前記第１の絶縁体の表面に、ｎ型半導体により前記第１の制御ゲートが形成される
    　請求の範囲第１１項に記載の半導体デバイス製造方法。
  14. 　予め決められた極性の半導体のチャネルと、
    　前記チャネルと反対の極性の半導体により形成された第１の領域と、
    　前記チャネルと反対の極性の半導体により形成された第２の領域と、
    　第１の制御ゲートと、
    　前記チャネルと前記第１のゲートとの間に形成される第１の絶縁体と、
    　フローティングゲートと、
    　前記第１の制御ゲートと前記フローティングゲートとの間に形成される第２の絶縁体と、
    　第２の制御ゲートと、
    　前記フローティングゲートと前記第２の制御ゲートとの間に形成される第３の絶縁体と
    　を有し、
    　前記第１の絶縁体および前記第２の絶縁体は、前記チャネルの極性に応じて決められる電圧の書き込み電圧が、前記第２の制御ゲートに印加されたときに、前記フローティングゲートに電荷を蓄積させ、前記第1の制御ゲートには、前記第1の絶縁体および前記第２の絶縁体を通過する電荷に対するポテンシャル障壁を変更するポテンシャル制御電圧が印加される
    　半導体記憶セル。
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