JP2009027168A - 非揮発性メモリのための高効率ホットキャリア注入プログラミングの方法及び構造 - Google Patents

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Abstract

【課題】 プログラミング効率を向上させた非揮発性メモリのためのプログラミングの方法及び構造を提供する。
【解決手段】 非揮発性メモリセル内の酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、ソースと、ドレインと、ソースとドレイン間のチャネル領域とを有し、これら全てがソース及びドレインの導電型と逆導電型の基板内に形成されている。ＭＯＳＦＥＴは、ドレイン電極を非揮発性メモリセルに供給される主電圧Ｖｃｃの供給源に接続しかつ、ソースからドレインの方へ延在するチャネル領域の一部を反転させるようにソース及び基板へ選択された電圧を供給することによって、プログラミングされる。チャネル領域の反転部分は、ドレインに達する前にピンチオフ点で終わる。ソース−基板間のＰＮ接合の逆バイアスを制御することによって、反転領域のピンチオフ点がソースの方へ引き戻され、それによってＭＯＳＦＥＴのプログラミング効率を増大させる。
【選択図】 図２

Description

本発明は、高効率ホットキャリア注入（ＨＣＩ）を用いて非揮発性メモリ（ＮＶＭ）セルをプログラミングするための方法及び構造に関する。
図１に示すように、酸化膜半導体電界効果トランジスタ１０（ＭＯＳＦＥＴ）は、それぞれ不純物型が基板１５の不純物型と逆であるソース１３及びドレイン１４（ソース電極１３ａ、ドレイン電極１４ａにそれぞれ接続されている）を含む。ソース１３及びドレイン１４は、ケイ素基板１５の上部の絶縁層１２の上に形成された制御ゲート１１の下にある基板１５内のチャネル領域によって分離されている。制御ゲート１１に電気的に接続されているゲート電極１１ａに印加される電圧がＭＯＳＦＥＴ１０のしきい値電圧を超えるとき、ソース１３とドレイン１４の間でかつＭＯＳＦＥＴデバイス１０の制御ゲート１１の下の絶縁体１２の真下にある基板１５内のチャネル領域が、ソース１３とドレイン１４間の電気的接続を行うように、ソース１３及びドレイン１４と同じ導電型に反転される。非揮発性メモリ（ＮＶＭ）セルは、ＭＯＳＦＥＴ１０の制御ゲート１１とチャネル領域間の蓄積材料１２ｂに電荷を置くことによって情報を記憶する。図１には、電荷が絶縁体１２の領域１２ｂに蓄積されているものとして示されているが、当然のことながら、電荷は、領域１２ｂ内の導電性浮遊ゲート上または絶縁体１２内のナノクリスタルに蓄積されることもできる。それゆえ、蓄積材料は、高濃度にドープされたポリシリコンなどの導電性材料、窒化膜などの電荷を捕獲する絶縁体や、ナノクリスタルであることができる。ＮＶＭセル内の蓄積材料１２ｂに電荷を置くことによって、ＭＯＳＦＥＴデバイス１０のしきい値電圧を変えることができる。ＮＶＭセルのしきい値電圧レベルを変えるように種々の量の電荷を蓄積材料１２ｂ内に置くことによって、情報の種々の値をＮＶＭセル内に記憶させることができる。記憶される情報の値は蓄積される電荷の量に対応し、蓄積される電荷の量は、セルにおけるＭＯＳＦＥＴデバイス１０のしきい値電圧を決定することによって決定することができる。ＮＶＭセル内に蓄積される電荷は、ＮＶＭデバイスへの電源が切られたとしても情報が失われるものではない（非揮発性）。ＮＶＭセル内に記憶される情報は、ＮＶＭセルにおけるＭＯＳＦＥＴデバイス１０のしきい値電圧を決定しかつ読み出すことによって取り出すことができる。
ＮＶＭセルの蓄積材料１２ｂに異なる量の電荷を置くことを「プログラミング」または「書き込み」と呼ぶ。その一方、ＮＶＭセルを消去するためには、蓄積された電荷が蓄積材料１２ｂから取り除かれなければならない。ＮＶＭセルをプログラミングするために用いられる方法は、１．ホットキャリア注入（ＨＣＩ）、２．ファウラー−ノードハイム（ＦＮ）トンネル効果、３．バンド間（Band-to-band）トンネル効果（非特許文献１を参照）の３つのメカニズムに基づいている。ＨＣＩ及びＦＮトンネル効果は、２つの最もよく用いられるＮＶＭデバイスのためのプログラミングメカニズムである。ＨＣＩは、ＮＶＭセルにおけるＭＯＳＦＥＴ１０に関連する所望のしきい値電圧シフトを得るための最速のプログラミング方法であるが、大きなプログラミング電流を用いる。一方で、ＦＮトンネル効果は、用いるプログラミング電流はわずかであるが、所望のしきい値電圧シフトを得るまでにより長いプログラミング時間を必要とする。
従来のＨＣＩプログラミングは、ＮＶＭセルにおけるＭＯＳＦＥＴ１０のドレイン電極１４ａ及び制御ゲート電極１１ａに比較的高い電圧（通常動作中にメモリに印加される標準の供給電圧Ｖｃｃより大きい）を印加する一方、基板１５またはソース電極１３ａは接地される。そのようにして、ドレイン１４に向かって延在するが届いてはいないソース１３に隣接するチャネル領域に、反転領域１７（すなわち、ソース１３と同じ導電型の領域）が作られる。図１に示されるようなディプリーション領域１６が、ソース１３、反転領域１７の下、ゲート電極１１の真下であるが反転領域１７が終わる点１９（「ピンチオフ点」と呼ばれる）を越えないチャネル領域、ドレイン１４の下に形成される。ピンチオフ点１９とドレイン電極１４の間のディプリーション領域１６に高い横向きの電界が作られる。図１に概略的に示されるように、チャネル反転層１７は、ソース１３近傍でより幅広であり、ピンチオフ点１９に近付くにつれて細くなる。電荷担体（キャリア）は、ピンチオフ点１９を通過すると、ドレイン−ディプリーション領域（ピンチオフ点１９とドレイン１４の間のディプリーション領域１６の一部分）の高い電界においてドレイン１４に向かって強力に加速される。その結果、電荷担体は、Ｓｉ／ＳｉＯ２の界面（すなわち、ケイ素基板１５とＳｉＯ２（絶縁体１２）の間の界面）に達するような方向に点在する。印加された一定の制御ゲート１１の電圧及び一定のドレイン１４の電圧バイアスによって誘導される基板１５の表面電位変化に起因して、ＳｉＯ２（絶縁体１２）エネルギー障壁の形状はチャネル長さ（すなわち、反転領域１７の長さ）に沿って変化する。その結果、ソース電極１３近傍では、酸化膜フィールドがゲート１１の方向に非常に強力にバイアスされるが、蓄積材料１２ｂ内への注入のための利用可能なホットキャリアがほとんどない。ピンチオフ点１９とドレイン電極１４間のディプリーション領域近傍であり余るほど豊富なホットキャリアが生じるが、ホットキャリアを収集するための酸化物１２からディプリーション−ドレイン領域（すなわち、ピンチオフ点１９とドレイン１４の間の領域）のピンチオフ点１９近傍の基板１５（「酸化膜フィールド（oxide field）」と呼ばれる）への電界は非常に小さなものしかない。百万分の１以下のホットキャリアが酸化膜フィールドの方へ集められ、そのようにして蓄積材料１２ｂ内へ流れ込む。ソース１３からの担体の注入により、ディプリーション−ドレイン領域で生じた数多くの２次的な担体はドレイン電極１４内に流れ込み、その一部が基板１５内へ流れ込む。プログラミング効率は、従って、非常に低い。ＮＶＭセルにおいてＭＯＳＦＥＴ１０のドレイン電極１４を流れる典型的なプログラミング電流は、１つのセル当たり数百マイクロアンペア程度であり、電流のごく一部だけが電荷蓄積材料１２ｂに流れる。
従来の見識では、印加されるドレイン電圧は、ＨＣＩスキーム（非特許文献２を参照）を用いてＮＶＭデバイスにおいてＭＯＳＦＥＴ１０をプログラミングするために、電子が酸化膜フィールド内を移動する酸化物障壁電圧である３．１Ｖ以下であってはならない。この従来の考えでは、ドレイン１４の電圧は３．２Ｖより高くなければならず、ドレイン電極１４ａは、通常３．５Ｖから６Ｖのより高い電圧源により供給されなければならないという条件が課される。ＭＯＳＦＥＴデバイスがより小さな形状寸法に縮小されると同時に、主電圧源Ｖｃｃもそれに応じて縮小される。例えば、主電圧源は、ナノメータスケール世代における技術ノードに対して１Ｖの低さである。それゆえ、従来のＨＣＩプログラミングスキームにおいては、ＮＶＭセルのドレイン電極１４ａにＶｃｃより高い電圧を供給するために電荷ポンピング回路が必要である。電荷ポンプ回路デザインによって、ＮＶＭセルにおいてＭＯＳＦＥＴ１０のプログラミング中に一定のより高いドレイン１４の電圧バイアスを維持しながら高電流負荷を支持することは、非常に難しくなっている。ＮＶＭセルのアレイの並列プログラミングの場合、高電流負荷に起因する高電圧源のドロップアウトによってプログラミングの均一性も悪くなってしまうことがある。主電圧源Ｖｃｃとのこのプログラミング電圧バイアスの不適合（すなわち、プログラミング電圧はＶｃｃより高くなければならない）に因り、選択的なビットライン切替えのために、ＮＶＭアレイのビットラインにおいて高電圧レベルシフタを含む複雑な高電圧デコーダも必要である。
IEEE Std 1005-1998 and IEEE Std 641-1987
Kinam Kim and Gitae Jeong, ISSCC Tech. Dig, pp. 576-577, 200
プログラミング効率を向上させた非揮発性メモリのためのプログラミングの方法及び構造を提供する。
本発明に従って、プログラミング効率を向上させるために、即ち、小さなプログラミング電流でＭＯＳＦＥＴデバイス１０のより高いしきい値電圧シフトを達成するようにソース１３とドレイン１４間のより低いデバイス電流で制御ゲート１１に向かって、そして蓄積材料１２ｂの中へのより高い注入レートを与えるために、新たなＨＣＩプログラミング方法が提供される。本発明に従って、デバイスドレイン電極の最高電流路は、電荷ポンピング回路の高電圧路から離れて主電圧源Ｖｃｃへ向かうが、これは、外部電源からの電圧降下がより小さく、より多くの電流容量を有する。（ＮＶＭセルのカラムのドレイン電極に接続されている）ＮＶＭセルのアレイのビットラインに主電圧源Ｖｃｃのみが印加されるので、選択的なビットライン切替えのために通常の論理回路を用いてＮＶＭアレイを制御することができる。ＮＶＭセルにおけるＭＯＳＦＥＴ１０の先行技術のプログラミングにおいて用いられる高電圧レベルシフタを有するより複雑な高電圧デコーダは、ＮＶＭアレイのビットラインを切り替えるために必要とされない。これにより、ＮＶＭセルのアレイにおけるビットラインデザインが単純化される。
プログラミング電流がより小さいことと、電流負荷を主電圧源Ｖｃｃにシフトすることによって、１プログラミング周期でのプログラミングの均一性を向上させた、先行技術のものより多くのＮＶＭセルに対する並列プログラミングが可能になる。その結果、開示されているプログラミング方法は、非揮発性メモリアレイデバイスにおいて非常に高速な並列プログラミング動作を可能にする。
本発明をより良い理解のため、そしてどのように本発明を実行に移すかを示すために、本発明の好適実施形態を示す添付の図面を参照されたい。
本発明は、ＮＶＭセル用のホットキャリア注入プログラミングを最適化するための方法及び構造を含む。ここで説明する本発明の実施形態は説明のみを目的とするものであり、本発明を限定するものではないことを当業者であれば容易に理解できるであろう。また、当業者であれば、本発明の他の実施形態を容易に示唆することができるであろう。
本発明の一態様では、図２に示すように、Ｎ型非揮発性メモリ（ＮＶＭ）デバイス２０は、Ｐ型基板２５にＮ型のソース２３及びドレイン２４の両領域を有する。制御ゲート２１が、基板２５の上部に、絶縁体薄膜１２に組み込まれる絶縁体薄膜２２ａ、２２ｃ及び蓄積材料２２ｂによって基板２５から離間して設けられる。制御ゲート２１に正電圧を印加すると、基板２５の上面におけるソース２３とドレイン２４との間にＮ型チャネル領域が形成される。ＨＣＩプログラミングの間は、ＮＶＭセルにおけるＭＯＳＦＥＴ２０のドレイン電極２４が、主電源ＶＣＣと正にバイアスされる。Ｎ型ＮＶＭセルにおけるＭＯＳＦＥＴ２０の制御ゲートは、ソース２３に印加される電圧に対して正電圧振幅を有し、ある実施形態では約１マイクロ秒（μｓ）の持続期間を有する電圧パルスの提供を受ける。この持続期間は、１マイクロ秒未満を含む他の適当な時間でもよい。制御ゲート２１に印加されたパルスの正電圧振幅は、ＮＶＭセルにおけるＭＯＳＦＥＴ２０のしきい値電圧よりも大きく、Ｎ型ＮＶＭセルを駆動するに十分である。Ｎ型ＭＯＳＦＥＴの作用の定義により、電子がソース領域２３からドレイン領域２４へ流れるように、ドレイン２４の電圧はソース２３の電圧よりも高くある必要がある。プログラミングの最適化のためには、ソース−基板の接合部２３ｂの両端に逆バイアスを形成すべく、ソースに印加される電圧バイアスＶｓが基板に印加される電圧バイアスＶｓｕｂよりもより正である必要がある。ソース２３と基板２５との間の逆バイアス電圧Ｖｓ−Ｖｓｕｂは、ＮＶＭセルにおけるＭＯＳＦＥＴ２０の最大しきい値電圧シフトが、ゲート電極２１ａに印加されるのと同じ印加ゲート電圧パルスによって達成されるように、その振幅が調整される。ソース２３及び基板２５のための電圧バイアスの調整中は、プログラミング電流を小さくするために、基板２５とドレイン２４との電圧差Ｖｃｃ−Ｖｓｕｂは、その上限をなだれ倍増接合破壊電圧（avalanche multiplication junction breakdown voltage）以下に定める必要がある。一般に、シリコンの場合は、破壊電圧は６．７２ボルトである。したがって、電圧差の上限は６．７２ボルトとなる。
本発明の他の態様では、図３（Ａ）及び図３（Ｂ）に示すように、Ｎ型ロジックＮＶＭセル３００ａ及び３００ｂのそれぞれは電極３６３ａを有するＮ型ウェル３６３を備える。制御ゲート及びポリシリコン部分３２１ｂ，３２１ａは導電性浮遊ゲート３２１を含んでおり、それぞれが、Ｎ型ウェル制御ゲート３６３と重なる絶縁体３２０の部分３２０ｂによって制御ゲート３６３から分離されている、及び絶縁体３２０の部分３２０ａによってＮ型ＭＯＳＦＥＴのチャンネルから分離されている。ドレイン電極３４０ａ及びＮ型ロジックＮＶＭセルのドレイン３４０は、主電源Ｖｃｃとバイアスされる。Ｎ型単一ゲートＮＶＭセル３００ａ及び３００ｂの制御ゲート３６３は、ＮＶＭセルにおけるＭＯＳＦＥＴを駆動するためのＮＶＭセル３００におけるＭＯＳＦＥＴのしきい値電圧よりも大きいソース電圧に対して正電圧振幅を有する電圧パルスの提供を受ける。電圧パルスの持続期間は、ある実施形態では約１マイクロ秒（μｓ）の時間であるが、他の実施形態では、約１マイクロ秒より長くてもよいし短くてもよい。Ｎ型ＭＯＳＦＥＴの作用の定義により、電子がソース領域３３０からドレイン領域３４０へ流れるように、ドレイン３４０の電圧はソース３３０の電圧よりも高くある必要がある。プログラミングの最適化のためには、ソース−基板の接合部３３０ｂの両端に逆バイアスを形成すべく、ソース３３０に印加される電圧バイアスＶｓが基板に印加される電圧バイアスＶｓｕｂよりも正である必要がある。逆バイアス電圧Ｖｓ−Ｖｓｕｂは、ＮＶＭセル３００ａ及び３００ｂにおけるＭＯＳＦＥＴ２０の最大しきい値電圧シフトが、同じ印加ゲート電圧パルス（すなわち、１印加ゲート電圧パルス）によって達成されるように、その振幅が調整される。ソース３３０と基板３５０に対する電圧バイアスの調整中は、プログラミング電流を小さくするために、基板３５０とドレイン３４０との電圧差Ｖｃｃ−Ｖｓｕｂは、その上限をなだれ倍増接合破壊電圧以下に定める必要がある。シリコンの場合は、上限は約６．７２ボルトである。
本発明の他の態様では、図４に示すように、Ｐ型ＭＯＳＦＥＴ４０は、ソース４３及びドレイン４４を形成する高伝導性Ｐ型半導体領域を有するＮ型半導体基板４５上に設けられた、絶縁体層４２ａ、４２ｃ及び電荷蓄積材料４２ｂの上部に積層された制御ゲート４１を備える。ＨＣＩプログラミング中、ＮＶＭセルにおけるＰ型ＭＯＳＦＥＴ４０のドレイン電極４４ａは主電源Ｖｃｃとバイアスされる。ＮＶＭセルにおけるＰ型ＭＯＳＦＥＴ４０の制御ゲート４１は、ソース４３への電圧に対して、Ｐ型ＮＶＭセルを駆動するためのＮＶＭにおけるＰ型ＭＯＳＦＥＴ４０のしきい値電圧（負のしきい値）よりも低い電圧振幅を有する電圧パルスが提供される。ある実施形態では、パルスは、約１マイクロ秒（μｓ）の持続期間を有する。他の実施形態では、パルスは、１マイクロ秒よりも長いまたは短い持続期間を有する。Ｐ型ＭＯＳＦＥＴの作用の定義により、正孔がソース２３からドレイン２４へ流れるように、ソース電圧はドレイン電圧よりも高くなくてはならない。プログラミングの最適化のためには、ソース４３と基板４５との間の接合部４３ｂの両端に逆バイアスを形成すべく、基板に印加される電圧はソース４３に印加される電圧よりも高くある必要がある。ソース４３と基板４５との間の接合部４３ｂの両端の逆バイアス電圧Ｖｓｕｂ−Ｖｓは、ＮＶＭセルにおけるＰ型ＭＯＳＦＥＴ４０の最大しきい値電圧シフトが、同一の印加されたゲート電圧パルスによって達成されるように調整される。基板４５のための電圧バイアスの調整中、プログラミング電流を小さくするために、基板４５とドレイン４４との電圧差Ｖｓｕｂ−Ｖｃｃの上限を、接合部４４ｂの両端のなだれ倍増接合破壊電圧以下に定める必要がある。シリコンの場合は、上限が定められた電圧は６．７２ボルトである。
本発明のさらなる態様では、図５に示すように、ＮＶＭセルにおけるＰ型ＭＯＳＦＥＴ５００は、制御ゲートとして機能するＮ型ウェル５６３に接続されたＮ型ウェル電極５６３ａを備える。ポリシリコン層５２１ｂ及び５２１ａは、導電性浮遊ゲート３２１として機能する。ポリシリコン層５２１ｂ及び５２１ａのそれぞれは、Ｎ型ウェル制御ゲート５６３を覆う絶縁体５２０の部分５２０ｂ、並びに、ソース５３０及びドレイン５４０有するＰ型ＭＯＳＦＥＴのチャンネル領域を覆う絶縁体５２０の部分５２０ａによって分離されている。ＮＶＭセルにおけるＰ型ＭＯＳＦＥＴ５００のドレイン電極５４０ａは、主電源Ｖｃｃとバイアスされる。プログラミング中は、ＮＶＭセルにおけるＰ型ＭＯＳＦＥＴ５００の制御ゲート５６３は、ソース５３０と比較して、Ｐ型ロジックＮＶＭセルを駆動するのに必要なＮＶＭにおけるＰ型ＭＯＳＦＥＴ５００のしきい値電圧（負のしきい値電圧）よりも低い電圧振幅を有する電圧パルスが供給される。ある実施形態では、パルスの持続期間は、約１マイクロ秒（μｓ）である。しかし、他の実施形態では、パルスの持続期間は、１マイクロ秒よりも長くても短くてもよい。また一方、Ｎ型ウェルゲート５６３とＰ型基板５５０との間の接合部５６３ｂへの順方向バイアスを防止するために、Ｎ型ウェル５６３に接続された電極５６３ａに印加される制御ゲート電圧は正である必要がある。ＭＯＳＦＥＴ５００のようなＰ型ＭＯＳＦＥＴの作用の定義により、正孔がソース５３０からドレイン５４０へ流れるように、ソース５３０の電圧はドレイン５４０の電圧よりも高くなくてはならない。例えば、Ｖｃｃ＝３．３ボルト（ドレイン）の場合は、ゲート５６３は３ボルトで有り得、基板（すなわちＮ−ウェル５６２）は１０ボルトで有り得る。また一方、この場合はソース５３０に高い電圧が印加されたが、主プログラミング電流は主チップ電圧源から低電圧降下でドレイン電極５４０ａにロードされる。プログラミングの最適化のためには、ソース５３０とＮ型ウェル５６２間のＰＮ接合を逆バイアスにすべく、電極５６２ａを介して提供されＭＯＳＦＥＴ５００のＮ型ウェル５６２に印加される電圧は、ソース５３０の電圧よりも高くする必要がある。ソース電極５３０ａに対して及びＮ型ウェル５６２に電気的に接続された基板電極５６２ａに対して低い電流負荷で、かつＶｃｃよりも高い電圧を印加するためには、電荷ポンプを使用することができる。
ＨＣＩプログラミングに対する主な電流負荷は、ドレイン電極５４０ａからの電流負荷であることに留意されたい。プログラミング電流は、ソース５３０からディプリーション領域５６０の強力な電界へ電流（Ｐ型デバイスの場合は正孔）を注入することにより生じた衝撃イオン化電流の組み合わせである。Ｐ型デバイスの場合は、ドレイン５４０は正孔を受け取り、基板（すなわちＮ型ウェル５６２）は電子を受け取る。電荷保存の法則に従って、ドレイン電流は、基板電流及びソースから注入された電流よりも大きくなければならない。ソース５３０とＮ型基板（実際は、Ｎ型基板として作用するＮ型ウェル５６２）との間の逆バイアス電圧Ｖｓｕｂ−Ｖｓは、ドレイン定電圧がソース電圧よりも低くなるように、ＮＶＭセルの最大しきい値電圧シフトが、同一（すなわち１つの）印加されたゲート電圧パルスによって達成されるように調整される。電圧バイアスの調整中は、プログラミング電流が小さくなるように、Ｐ型ＭＯＳＦＥＴ５００におけるＮ型基板（すなわち、ウェル５６２）とドレイン５４０ａとの電圧差Ｖｓｕｂ−Ｖｃは、その上限をなだれ倍増接合破壊電圧以下に定める必要がある。この電圧は６．７２ボルトである。
Ｐ型基板５５０の電圧は、ＰＮ接合５６２ｂ及び５６３ｂで逆バイアスするために、Ｎ型ウェル５６２及びゲート電極５６３に印加される電圧以下に保つ必要がある。
ＭＯＳＦＥＴは、その絶対電位に関わらず、その電極（ソース、ドレイン、基板及びゲート）に対して、同一の電界強度で同じ特性を示すので、ＨＣＬのＰ型ＮＶＭのドレインへのＶＣＣの印加は、ドレインを主チップ電源の低電圧（すなわち、同一の高効率ＨＣＩプログラミングを得るための接地電圧）へ接続することにより同等に置き換えられる。図５に示した例の場合は、同等に、ソース５３０及び基板（Ｎ−ウェル５６２）に２．３ボルト及び６．７ボルトを印加する間、Ｐ型デバイスのドレイン電極５４０ａは接地される。−０．３Ｖの振幅及び１マイクロ秒の持続期間を有する電圧パルスは、接続部５６３ａを介して制御ゲート電極５６３に印加される。
また当然のことながら、本発明の異なる態様では、ＮＶＭセルにおけるＭＯＳＦＥＴのドレイン電極に主電源Ｖｃｃを供給するためのホットキャリア注入（ＨＣＩ）プログラミング方法は、様々なＮＶＭ構造に適用することができる。
図２に示すようなＮ型ＮＶＭセルでは、ＮＶＭセルにおけるＭＯＳＦＥＴ２０のドレイン電極２４ａは、主電源Ｖｃｃに接続される。プログラム効率を最適化するために、ソース２３と基板２５間のＰＮ接合２３ｂが逆バイアスされる。図１に示したＭＯＳＦＥＴと比較すると、この逆バイアスの効果は、反転領域２７のピンチオフ点２９をソース２３の方に引き戻す（位置をずらす）ことである。このことにより、ドレイン２４近傍のディプリーション領域２６に、ピンチオフ点２９とドレイン２４との間のチャネル領域の上により大きい領域の及びより強い、制御ゲート２１に向いた垂直電界を形成することができる。ドレイン２４近傍のディプリーション領域２６におけるより大きい領域の及びより強い垂直電界は、ドレイン２４近傍のディプリーション領域２６において衝撃イオン化から生じたより多くのホットエレクトロンをゲート２１に向かって注入する。その結果、従来よりも高いプログラミング効率が得られる。観測された実施形態において同じしきい値電圧シフト量を達成するように、同じ印加パルス持続期間を有する従来のＨＣＩスキームを用いて、必要とするプログラミング電流をＮＶＭセルよりも数十ないし数百倍小さくすることにより、プログラミング効率が向上する。
一実施形態では、Ｎ型ＮＶＭセルは、０．１８μｍの二重ポリシリコンプロセス技術を用いて製造される。ＮＶＭセルのドレイン電極２４ａには、チップ主電源３．３Ｖが印加される。ＨＣＩプログラミング状態を最適化するために、７Ｖの振幅と１μｓのパルス持続期間を有する電圧パルスが、制御ゲート２１ａに印加される。ソース２３及び基板２５に印加される電圧バイアスは、１つの電圧パルスが制御ゲート電極２１ａに印加される間に、最大しきい値電圧シフト（〜６Ｖ）に至るまで、ＰＮ接合２３ｂの両端に逆バイアスを生成するために調節される。ソース電極２３ａに０．６Ｖを、基板電極２５ａに−３．３Ｖを印加すると、プログラミングが最適な状態になることが分かった。最大のプログラミング電流（ドレイン電流）は約０．５μＡであり、これは、従来のＨＣＩプログラミングで用いる数百ないし数十μＡの範囲の電流よりもずっと小さい。ドレイン電極２４と基板電極２５ａとの電圧差は６．６Ｖであったが、これはなだれ倍増接合破壊電圧６×Ｅｇ（シリコンの場合は〜６．７２Ｖ。Ｅｇ＝１．１２Ｖは、シリコンの場合のバンドギャップエネルギー）よりも小さい。
他の実施形態では、Ｎ型ＮＶＭセルは、０．１８μｍの二重ポリシリコンプロセス技術を用いて製造される。ＮＶＭセルにおけるＮ型ＭＯＳＦＥＴのドレイン電極２４ａには、主電源に対して低い使用であるチップ主電源２．７Ｖが印加される。６．４Ｖの振幅と１μｓのパルス持続期間を有する電圧パルスが、制御ゲート２１ａに印加される。ソース電極２３ａに０Ｖを、基板電極２５ａに−４Ｖを印加すると、６Ｖの最大しきい値電圧シフトが得られることが分かった。最大プログラミング電流（ドレイン電流）は約０．５μＡであり、これは従来のＨＣＩプログラミングを用いる数百ないし数十μＡの範囲の電流よりずっと小さい。ドレイン２４と基板２５間のＰＮ接合２４ｂの両端の電圧は６．７Ｖであったが、これはなだれ倍増接合破壊電圧６×Ｅｇ（シリコンの場合は〜６．７２Ｖ。Ｅｇ＝１．１２Ｖは、シリコンの場合のバンドギャップエネルギー）よりも小さい。
他の実施形態では、Ｎ型ＮＶＭセルは、０．１８μｍの二重ポリシリコンプロセス技術を用いて製造される。ＮＶＭセルのドレイン電極２４ａには、０．１８μｍ技術ノードの場合の標準的な主電源であるチップ主電源１．８Ｖが印加される。５．４Ｖの振幅と１μｓのパルス持続期間を有する電圧パルスが、制御ゲート２１ａに印加される。ソース電極２３ａに−１Ｖを、基板電極２５ａに−４．８Ｖを印加すると、６Ｖの最大しきい値電圧シフトが得られることが分かった。最大プログラミング電流（ドレイン電流）は約０．５μＡであり、これは従来のＨＣＩプログラミングを用いる数百ないし数十μＡの範囲の電流よりずっと小さい。ドレイン２４と基板２５間のＰＮ接合２４ｂの両端の電圧は６．６Ｖであったが、これはなだれ倍増接合破壊電圧６×Ｅｇ（シリコンの場合は〜６．７２Ｖ。Ｅｇ＝１．１２Ｖは、シリコンの場合のバンドギャップエネルギー）よりも小さい。
図３（Ａ）及び図３（Ｂ）に示したロジックＮＶＭセル用のＮ型ＭＯＳＦＥＴ３００ａ及び３００ｂを参照して、ＮＶＭセルのドレイン電極３４０ａは主電源Ｖｃｃに接続されている。プログラム効率を最適化するために、ソース電極３３０ａと基板（すなわち、Ｐ型ウェル３６１）電極３５１（図３（Ｂ））間のＰＮ接合３３０ｂの両端に、逆バイアス電圧が印加される。この逆バイアスの効果は、反転領域２７のピンチオフ点３９０をソース３３０の方に引き戻し（位置をずらし）、ドレイン３４０近傍のディプリーション領域３６０の浮遊ゲート３２１の部分３２１ａに向いたより大きい領域の垂直電界及びより強い垂直電界を形成することである。ドレイン３４０近傍のディプリーション領域３６０におけるより大きい領域及びより強い垂直電界は、ドレイン３４０近傍のディプリーション領域３６０において衝撃イオン化から生じたより多くのホットエレクトロンを浮遊ゲート３２１の部分３２１ａに向かって注入する。その結果、従来よりも高いプログラミング効率が得られる。
ある実施形態では、図３（Ａ）に示すような標準ロジックプロセスの５Ｖ Ｉ／Ｏ Ｎ型ＭＯＳＦＥＴを使用するＮ型ロジックＮＶＭセルは、０．５μｍプロセス技術を用いて製造される。ＮＶＭセルにおけるＮ型ＭＯＳＦＥＴのドレイン電極３４０ａには、主電源電圧５Ｖが印加される。図３（Ａ）に示すように、基板３５０は、電極３５０ａに０Ｖを印加することにより、ゼロＶに強いられる。９Ｖの振幅と１．１ｍｓのパルス持続期間を有する電圧パルスが、ロジックＮＶＭセルに印加される。２．５Ｖの最大しきい値電圧シフトを達成すべく、電圧バイアスのためのＨＣＩプログラミング状態を最適化するために、ソース電極３３０ａに２．２Ｖの電圧が印加される。ドレイン３４０と基板３５０間のＰＮ接合３４０ｂの両端の電圧は５Ｖであったが、これはなだれ倍増接合破壊電圧６×Ｅｇ（シリコンの場合は〜６．７２Ｖ。Ｅｇ＝１．１２Ｖは、シリコンの場合のバンドギャップエネルギー）よりも小さい。
他の実施形態では、図３（Ｂ）に示すような、標準的０．３５ロジックプロセスの３．３Ｖ Ｉ／Ｏ Ｎ型ＭＯＳＦＥＴを使用するＮ型ロジックＮＶＭセルが提供される。ＮＶＭセルにおけるＮ型ＭＯＳＦＥＴ３００ｂのドレイン電極３４０ａには、主電源電圧３．３Ｖが印加される。ゲート電極３６４に印加される、７Ｖの振幅と３ｍｓのパルス持続期間を有する電圧パルスのためのＨＣＩプログラミング状態を最適化するために、最大しきい値電圧シフトは、ソース３３０と基板（すなわちＰ型ウェル３６１）間のＰＮ接合３３０ｂの両端の逆バイアス電圧を調節することにより達成される。ソース電極３３０ａに０．５Ｖを印加し、基板（すなわち、Ｐ−ウェル３６１）電極３５１に−３．４Ｖを印加することにより、最大しきい値電圧シフト（〜３Ｖ）が得られることが分かった。ドレイン３４０と基板（すなわち、Ｐ−ウェル３６１）３５０間のＰＮ接合３４０ｂの両端の電圧は６．７Ｖであったが、これはなだれ倍増接合破壊電圧６×Ｅｇ（シリコンの場合は〜６．７２Ｖ。Ｅｇ＝１．１２Ｖは、シリコンの場合のバンドギャップエネルギー）よりも小さい。
ＮＶＭセルに使用するＰ型ＭＯＳＦＥＴ４０を図４に示す。ＭＯＳＦＥＴ４０では、ＮＶＭセルのドレイン電極４４は、主電源ＶｃｃまたはＶｓｓに接続される。プログラム効率を最適化するために、ソース電極４３ａと基板電極４５ａ間のＰＮ接合４３ｂは逆バイアスされる。図１と比較すると、この逆バイアスの効果は、反転領域２７のピンチオフ点４９をソース４３の方に引き戻し、ドレイン４４近傍のディプリーション領域４６において、制御ゲート２１に向いたより大きい領域のより強い垂直電界を形成することである。ドレイン４４近傍のディプリーション領域４６におけるより大きい領域のより強い垂直電界は、ドレイン４４近傍のディプリーション領域４６において衝撃イオン化から生じたより多くのホットエレクトロンを浮遊ゲート３２１の部分３２１ａに向かって注入する。その結果、従来よりも高いプログラミング効率が得られる。
ＮＶＭセルに使用するＰ型ＭＯＳＦＥＴ５００を図５に示す。図５の構造では、ＮＶＭセルのドレイン電極５４０ａは、主電源ＶｃｃまたはＶｓｓに接続される。プログラム効率を最適化するために、ソース電極５３０と基板（すなわち、Ｎ型ウェル５６２）は逆バイアスされる。この逆バイアスの効果は、反転領域２７のピンチオフ点５９０をソース５３０の方に引き戻す（位置をずらす付近と、及び、ドレイン５４０近傍のディプリーション領域５６０において制御ゲート２１に向いたより大きい領域の垂直電界及びより強い垂直電界を形成することである。ドレイン５４０近傍のディプリーション領域５６０でのより大きくより強い垂直電界によって、ドレイン５４０近傍のディプリーション領域５６０において衝撃イオン化から生じたより多くのホットエレクトロンが浮遊ゲート５２１の部分５２１ａに向かって注入される。その結果、従来よりも高いプログラミング効率が得られる。
図６（Ａ）は、高電圧レベルシフタ６０６を有する１つのビットラインのための典型的なビットラインデコーダ６００を示し、図６（Ｂ）は高電圧レベルシフタを有さない典型的なビットラインデコーダを示す。図６（Ａ）に示すように、高電圧レベルシフタ６０６は少なくとも４つのトランジスタ（２つの高電圧Ｐ型ＭＯＳＦＥＴ６０８及び６０９と、２つのＮ型ＭＯＳＦＥＴ６１０及び６１１）を必要とする。高電圧シフタ６０６に必要とされるトランジスタの数は、トランジスタが回路内でどのくらい高い電圧を経験できるかにより依存することができる。図６（Ｂ）のビットラインデコーダ６００は単純であり、Ｎ型ＭＯＳＦＥＴ６０２と直列に接続されたＰ型ＭＯＳＦＥＴ６０１のみを使用している。入力端子６０３におけるビットライン選択信号が低い場合は、出力リード６０５における出力信号はＶｃｃとなる。本発明によれば、この出力信号はその後、ビットラインに接続されたＮＶＭセルにおけるＮ型ＭＯＳＦＥＴのドレインに印加される。各ＮＶＭセルはその後、上述したように、制御ゲート、ソース電極及び基板に印加された適切な電圧によってプログラムされる。図６（Ａ）に示すような高電圧レベルシフタ６０６を設けなければ、ビットラインピッチに比例して空間がタイトになるビットライン領域内のビットラインデコーダは著しく簡易化される。図６（Ａ）及び図６（Ｂ）に示した回路の動作は、当業者には周知なので、ここではその詳細な説明は省略する。
図７及び図８は、Ｎ型 ＮＯＲ ＮＶＭアレイであって高電圧レベルシフタ６０６を有するものと有さないものをそれぞれ示す。高電圧レベルシフタ７０２を配置するための領域は、本発明では完全に省略でき、所定サイズのＮＶＭアレイのためのより小さなダイサイズが可能になることが明瞭に示されている。このことは、所定サイズのＮＶＭアレイは、所定サイズのウエハを使用してより多くのチップを製造することができるので、製造するのに安上がりであることを意味する。
ＨＣＩプログラミングのためのＮＶＭアレイのビットラインに主チップ電源を印加することの他の利点は、ＨＣＩプログラミングのためのＮＶＭアレイのドレイン電極における最も高い電流パスが、高電圧源ノードから主電圧源ノードへ除外されることである。主チップ電圧源Ｖｃｃ（Ｖｓｓ）は、外部の電源調整器から与えられる。通常は、オンチップの安定高電圧源は、電荷ポンピング回路と、安定バンドギャップ回路に対してバイアスされた調整回路とを必要とする。オンチップ電圧源への高電圧と高電流負荷を維持するためには、電流負荷に応答して放電するための十分な電荷を貯蔵するためにより大きなコンデンサを必要とする。したがって、高電圧源をより安定させ、電流負荷をより高くすれば、オンチップ高電圧源回路に要するチップの領域がより大きくなる。このことにより、チップサイズが、本発明により実現されるチップサイズと比べて増加する。したがって、チップコストが増加する。本発明は、メモリセルにおけるＮＶＭメモリアレイのドレインに電圧を提供すべく、主チップ電圧源を使用することによって、このようなサイズ及びコストの増加を防止する。
ＨＣＩプログラミング中の放電プロセスは、一時的なプロセスであるので、不十分な容量の電圧源及び不十分な電流負荷は、プログラミングの均一性に影響を与え、ポンプ回路の故障にさえつながる。電荷ポンプ回路の回復時間は、より大きなコンデンサで電荷ポンピング回路について放電した後は、より長くさえあることに留意されたい。従来のＨＣＩプログラミングにおけるこれらの高電圧及び電流についての問題は、本発明によって解決される。
本発明の他の利点は、最適化の方法によって、観測されるプログラミング電流を、従来のＨＣＩプログラミングのプログラミング電流と比較して、最大５０倍減少させられることである。低電流動作によって、この新しいＨＣＩプログラミングは、１つのプログラミングショットでより多くのＮＶＭセルを高い均一性でプログラミングすることが可能となる。１つのプログラミングショットは、ＮＶＭアレイ内の複数の並列ＮＶＭセルを覆うワードラインと関連するＭＯＳＦＥＴの制御ゲートに接続されたワードラインに電圧パルスを印加する。その一方で、並列ＮＶＭセルは、記憶させる情報に従ってビットラインからのドレイン電圧バイアスをスイッチオンすることによってプログラムされる。本発明は、ＮＶＭアレイにおける、高速で均一な並列プログラミングを提供する。
要約すると、新しいＨＣＩプログラミングのための方法及び構造が開示された。この新しい方法及び関連する構造は、高速並列プログラミングをもたらし、非揮発性メモリにおける回路を単純化する。
非揮発性メモリ（ＮＶＭ）セル（Ｎ型またはＰ型）に対する従来のホットキャリア注入（ＨＣＩ）を示す。ピンチオフ点１９は、ホットキャリアが蓄積材料１２ｂに向かって注入される唯一の場所である。 開示されたＮ型ＮＶＭのためのＨＣＩプログラミングに対応する構造の概略図である。ＮＶＭセル内のＮ型ＭＯＳＦＥＴのドレイン電極２４ａには主電圧源Ｖｃｃが供給される。 （Ａ）及び（Ｂ）からなり、それぞれ（Ａ）Ｎ型ウェルゲート電極３６３ａを有するＰ型基板３５０に組み込まれたＮ型単一ゲートＮＶＭセル、（Ｂ）電極３５１を通じて負の電圧を供給されることができる分離されたＰ型ウェル３６１に組み込まれたＮＶＭセルのための、提唱されたＨＣＩプログラミングに対応する構造の概略図である。（Ａ）、（Ｂ）いずれにおいても、プログラミング中に、ＮＶＭセル内のＮ型ＭＯＳＦＥＴのドレイン電極３４０ａには主電圧源Ｖｃｃが供給される。 ＮＶＭセルにおけるＰ型ＭＯＳＦＥＴ４０のための提唱されたＨＣＩプログラミングの概略図である。ＮＶＭセル内のＰ型ＭＯＳＦＥＴのドレイン電極４４ａには主電圧源Ｖｃｃが供給される。 ゲート電極５６３ａに接続されたＮ型ウェルゲート５６３を有するＰ型基板５５０に組み込まれたＮＶＭセル内のＰ型単一ゲートＭＯＳＦＥＴのための提唱されたＨＣＩプログラミングの概略図である。ＮＶＭセル内のＰ型ＭＯＳＦＥＴのドレイン電極５４０ａには主供給電圧Ｖｃｃが供給される。 （Ａ）及び（Ｂ）からなり、（Ａ）はＮＶＭセルのアレイにおいてビットラインへ高電圧を切り替えるための典型的な高電圧レベルシフタ６０６を有するビットラインスイッチ、（Ｂ）はＮＶＭセルのアレイにおいてビットラインへ高電圧を切り替えるための通常のスイッチのための高電圧レベルシフタなしのビットラインスイッチである。図６（Ａ）に示される高電圧スイッチのために、２つの高電圧トランジスタを含む少なくとも４つの追加のトランジスタが必要である。 ＮＯＲ型ＮＶＭセルアレイのための、従来のＨＣＩプログラミングスキームに用いられる図６（Ａ）に示されるような複数の高電圧レベルシフタ６０６を含む高電圧シフタブロック７０２を含む高電圧デコーダ回路ブロック７００を示す。 ＮＯＲ型ＮＶＭセルアレイのための、本発明における、従来の論理デコーダを用いた高電圧シフタ回路のない単純化されたプログラミング回路を示す。
符号の説明
２０、４０、３００ａ、３００ｂ、５００ ＭＯＳＦＥＴ
２１、４１、５６３ 制御ゲート
２２ａ、４２ａ、４２ｃ、５２０ 絶縁層
２２ｂ、４２ｂ 蓄積材料
２３、４３、５３０ ソース
２４、４４、５４０ ドレイン
２５、４５、５５０ 基板
２６、３６０ ディプリーション領域
２９、３９０ ピンチオフ点

Claims (38)

  1. 非揮発性メモリセルにおいて酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）をプログラミングする方法であって、前記トランジスタが、ソースと、ドレインと、前記ソースと前記ドレイン間のチャネル領域とを有し、前記ソース、前記ドレイン及び前記チャネル領域が、前記ソース及び前記ドレインの導電型と逆導電型の基板内に形成されており、
    前記方法が、
    前記ＭＯＳＦＥＴのドレイン電極を、前記非揮発性メモリセルに供給される主電圧Ｖｃｃの供給源または接地Ｖｓｓのいずれかに接続するステップと、
    前記ドレインに達する前にピンチオフ点で反転領域が終わるように前記ソースから前記ドレインの方へ延在する前記チャネル領域の一部を反転させるステップと、
    ソース−基板間のＰＮ接合を選択された逆バイアス電圧まで逆バイアスし、それによって前記反転領域の前記ピンチオフ点を前記ソースの方へ引き戻すことによって、前記ＭＯＳＦＥＴのプログラミング効率を最適化するステップとを含むことを特徴とする方法。
  2. 前記プログラミング効率を最適化するステップが、前記ピンチオフ点と前記ドレイン間の前記チャネル領域の上方により広い面積の垂直電界を、そして前記ドレイン近傍のディプリーション領域内の電荷蓄積領域に向かうより強い垂直電界を作り出すことを特徴とする請求項１の方法。
  3. 前記ピンチオフ点と前記ドレイン間の前記チャネル領域の上方のより広い面積の垂直電界及び前記ドレイン近傍のディプリーション領域内の浮遊ゲートに向かうより強い垂直電界が、前記ドレイン近傍の前記ディプリーション領域において衝撃イオン化から生じた電荷を前記ＭＯＳＦＥＴ内の前記電荷蓄積領域に向けて注入し、高プログラミング効率をもたらすようにしたことを特徴とする請求項２の方法。
  4. 前記ＭＯＳＦＥＴ内の前記電荷蓄積領域が、浮遊ゲートを含むことを特徴とする請求項３の方法。
  5. 前記ＭＯＳＦＥＴ内の前記電荷蓄積領域が、シリコン窒化膜を含むことを特徴とする請求項３の方法。
  6. 前記ＭＯＳＦＥＴ内の前記電荷蓄積領域が、ナノクリスタルを含むことを特徴とする請求項３の方法。
  7. 前記ＭＯＳＦＥＴが、Ｎ型ＭＯＳトランジスタであることを特徴とする請求項１の方法。
  8. 前記電荷が、電子であることを特徴とする請求項７の方法。
  9. 前記ＭＯＳＦＥＴが、Ｐ型ＭＯＳトランジスタであることを特徴とする請求項１の方法。
  10. 前記電荷が、正孔であることを特徴とする請求項７の方法。
  11. 非揮発性メモリセルにおいて酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）をプログラミングするための構造であって、前記トランジスタが、ソースと、ドレインと、前記ソースと前記ドレイン間のチャネル領域と、前記チャネル領域の上にあるが前記チャネル領域から絶縁体及び前記絶縁体内の電荷蓄積領域によって分離されている制御ゲートとを有し、前記ソース、前記ドレイン及び前記チャネル領域が、前記ソース及び前記ドレインの導電型と逆導電型の基板内に形成されており、
    前記構造が、
    前記ＭＯＳＦＥＴのドレイン電極を、前記非揮発性メモリセルに供給される主電圧Ｖｃｃの供給源または接地Ｖｓｓのいずれかに接続するための手段と、
    前記ソース、前記基板及び前記制御ゲートへ選択された電圧を供給し、それによって、前記ドレインに達する前にピンチオフ点で反転領域が終わるように前記ソースから前記ドレインの方へ延在する前記チャネル領域の一部を反転させるための手段と、
    ソース−基板間のＰＮ接合を逆バイアスして前記反転領域の前記ピンチオフ点を前記ソースの方へ引き戻し、それによって前記ＭＯＳＦＥＴのプログラミング効率を最適化するための手段とを含むことを特徴とする構造。
  12. 前記ソース、前記基板及び前記制御ゲートへ選択された電圧を供給するための前記手段が、前記ピンチオフ点と前記ドレイン間の前記チャネル領域の上方により広い面積の垂直電界を、そして前記ドレイン近傍のディプリーション領域内の電荷蓄積領域に向かうより強い垂直電界を作り出すための手段を含むことを特徴とする請求項１１の構造。
  13. 前記ソース、前記基板及び前記制御ゲートへ選択された電圧を供給するための前記手段が、前記ピンチオフ点と前記ドレイン間の前記チャネル領域の上方に比較的広い面積の垂直電界と、前記ドレイン近傍のディプリーション領域内の浮遊ゲートに向かう強い垂直電界とを形成し、それによって、前記ドレイン近傍の前記ディプリーション領域において衝撃イオン化から生じたより多くのホットエレクトロンを前記ＭＯＳＦＥＴ内の前記電荷蓄積領域に向けて注入し、それによって比較的高プログラミング効率を生じさせるようにしたことを特徴とする請求項１１の構造。
  14. 前記ＭＯＳＦＥＴ内の前記電荷蓄積領域が、浮遊ゲートを含むことを特徴とする請求項１１の構造。
  15. 前記ＭＯＳＦＥＴ内の前記電荷蓄積領域が、シリコン窒化膜を含むことを特徴とする請求項１１の構造。
  16. 前記ＭＯＳＦＥＴ内の前記電荷蓄積領域が、ナノクリスタルを含むことを特徴とする請求項１１の構造。
  17. 前記ＭＯＳＦＥＴがＮ型ＭＯＳトランジスタであることを特徴とする請求項１１の構造。
  18. 前記ＭＯＳＦＥＴがＰ型ＭＯＳトランジスタであることを特徴とする請求項１１の構造。
  19. 請求項１１に記載の複数のトランジスタを含む非揮発性メモリアレイ。
  20. 前記メモリアレイへの供給電圧の供給源から前記メモリアレイ内の非揮発性メモリセルにおける前記トランジスタの前記ドレインへ電圧Ｖｃｃまたは接地電圧を印加するための手段を含む請求項１９の非揮発性メモリアレイ。
  21. 非揮発性メモリセルにおいて酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）をプログラミングする方法であって、前記トランジスタが、ソースと、ドレインと、前記ソースと前記ドレイン間のチャネル領域とを有し、前記トランジスタが、前記チャネル領域の上方の絶縁体上に形成された制御ゲートと、前記絶縁体内に形成された電荷蓄積領域とを更に有し、前記ソース、前記ドレイン及び前記チャネル領域が、前記ソース及び前記ドレインの導電型と逆導電型の基板内に形成されており、
    前記方法が、
    前記ドレイン電極に第１の電圧を印加するステップと、
    前記ソースから前記ドレインの方へ延在する反転領域を前記チャネル領域内に形成するように、前記第１の電圧より大きく、前記ドレインに達する前にピンチオフ点で前記反転領域が終わるように選択される第２の電圧を前記制御ゲートに印加するステップと、
    前記ソースに第３の電圧を、そして前記基板に第４の電圧を印加することによって、ソース−基板間のＰＮ接合を選択された値まで逆バイアスするステップであって、前記第３の電圧が前記第１の電圧より小さくかつ前記第４の電圧より大きく、それによって、前記ＭＯＳＦＥＴのプログラミング効率を向上させるように前記第２の電圧と共に前記ピンチオフ点が前記ソースと前記ドレイン間のある点に位置するようにするような該ステップとを含み、
    前記第１の電圧と前記第４の電圧の差が、なだれ倍増接合破壊電圧以下に上限を定められていることを特徴とする方法。
  22. 前記第３の電圧及び前記第４の電圧が、前記制御ゲートに１電圧パルスが印加されるプログラミング中に前記トランジスタの最大しきい値電圧シフトが達成されるように、選択されることを特徴とする請求項２１の方法。
  23. 前記１電圧パルスが、約１マイクロ秒の持続時間を有することを特徴とする請求項２２の方法。
  24. ソース−基板間のＰＮ接合を逆バイアスする前記ステップが、前記ドレイン近傍のディプリーション領域内の電荷蓄積領域の方を向いた垂直電界を前記ピンチオフ点と前記ドレイン間の前記チャネル領域の上方の領域に作り出すことによって、プログラミング効率を向上させることを特徴とする請求項２１の方法。
  25. 前記ピンチオフ点と前記ドレイン間の前記チャネル領域の上方にありかつ前記電荷蓄積領域の方を向いた前記垂直電界が、前記ドレイン近傍の前記ディプリーション領域における衝撃イオン化から生じたホットエレクトロンを前記電荷蓄積領域に向けて注入し、従前のホットキャリア注入方法に比べて向上したプログラミング効率をもたらすようにしたことを特徴とする請求項２４の方法。
  26. 前記ＭＯＳＦＥＴ内の前記電荷蓄積領域が、浮遊ゲートを含むことを特徴とする請求項２４の方法。
  27. 前記ＭＯＳＦＥＴ内の前記電荷蓄積領域が、シリコン窒化膜を含むことを特徴とする請求項２４の方法。
  28. 前記ＭＯＳＦＥＴ内の前記電荷蓄積領域が、ナノクリスタルを含むことを特徴とする請求項２４の方法。
  29. 非揮発性メモリセルにおいて酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）をプログラミングするための構造であって、前記トランジスタが、ソースと、ドレインと、前記ソースと前記ドレイン間のチャネル領域と、前記チャネル領域の上にあるが前記チャネル領域から絶縁体によって分離されている制御ゲートと、前記絶縁体内の電荷蓄積領域とを有し、前記ソース、前記ドレイン及び前記チャネル領域が、前記ソース及び前記ドレインの導電型と逆導電型の基板内に形成されており、
    前記構造が、
    前記ＭＯＳＦＥＴのドレイン電極に第１の電圧を供給するための手段と、
    前記制御ゲートに第２の電圧を、前記ソースに第３の電圧を、そして前記基板に第４の電圧を供給し、それによって、前記ドレインに達する前にピンチオフ点で前記チャネル領域の反転部分が終わるように前記ソースから前記ドレインの方へ延在する前記チャネル領域の一部を反転させるようにするための手段と、
    前記反転領域の前記ピンチオフ点を前記ソースの方へ引き戻し、それによって前記ＭＯＳＦＥＴのプログラミング効率を向上させるように、前記第３の電圧及び前記第４の電圧の値を制御することによって、ソース−基板間のＰＮ接合の逆バイアスを制御するための手段とを含み、
    前記第４の電圧が、ドレイン−基板間のＰＮ接合のなだれ破壊接合電圧以下の量だけ前記第１の電圧と異なることを特徴とする構造。
  30. 前記ソース、前記基板及び前記制御ゲートに選択された電圧を供給するための前記手段が、前記ピンチオフ点と前記ドレイン間の前記チャネル領域の上方に垂直電界を作り出し、前記垂直電界が、前記ドレイン近傍のディプリーション領域の上方の前記電荷蓄積領域の方に向いていることを特徴とする請求項２９の構造。
  31. 前記ソース、前記基板及び前記制御ゲートに選択された電圧を供給するための前記手段が、前記ピンチオフ点と前記ドレイン間の前記チャネル領域の上方に垂直電界を形成し、前記垂直電界が、前記ドレイン近傍のディプリーション領域から 浮遊ゲートの方に向いており、それによって、前記ドレイン近傍の前記ディプリーション領域において衝撃イオン化から生じたホットエレクトロンを前記ＭＯＳＦＥＴ内の前記電荷蓄積領域に向けて注入し、それによって高プログラミング効率を生じさせるようにしたことを特徴とする請求項２９の構造。
  32. 前記ＭＯＳＦＥＴ内の前記電荷蓄積領域が、浮遊ゲートを含むことを特徴とする請求項２９の構造。
  33. 前記ＭＯＳＦＥＴ内の前記電荷蓄積領域が、シリコン窒化膜を含むことを特徴とする請求項２９の構造。
  34. 前記ＭＯＳＦＥＴ内の前記電荷蓄積領域が、ナノクリスタルを含むことを特徴とする請求項２９の構造。
  35. 前記ＭＯＳＦＥＴがＮ型ＭＯＳトランジスタであることを特徴とする請求項２９の構造。
  36. 前記ＭＯＳＦＥＴがＰ型ＭＯＳトランジスタであることを特徴とする請求項２９の構造。
  37. 請求項２９の複数のトランジスタを含む非揮発性メモリアレイ。
  38. 前記メモリアレイへの供給電圧の供給源から前記メモリアレイ内の非揮発性メモリセルにおける前記トランジスタの前記ドレインへ電圧Ｖｃｃまたは接地電圧Ｖｓｓを印加するための手段を含む請求項３７の非揮発性メモリアレイ。
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