JPH1032272A - フラッシュメモリセルのプログラム方法 - Google Patents
フラッシュメモリセルのプログラム方法Info
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- 239000000758 substrate Substances 0.000 claims abstract description 51
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
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Abstract
(57)【要約】
【課題】 本発明はスプリットゲート型フラッシュメモ
リセルの構造を変更せずにプログラム効率及び特性を向
上させると同時に低電力素子を容易に具現することがで
きるフラッシュメモリセルのプログラム方法を提供する
ことにある。 【解決手段】 ソース領域に形成された空乏領域がシリ
コン基板の表面部位から下部に拡張されるようにし、拡
張された空乏領域に存在するトラップセンターにおいて
少数キャリアが発生するようにし、生成された少数キャ
リアがドレーン領域に印加された電圧によりセレクトゲ
ートとフローティングゲート間のシリコン基板に形成さ
れた高電界領域からエネルギーを受けてホットエレクト
ロンになるようにする。更にホットエレクトロンがコン
トロールゲートに印加された高電位電圧により形成され
る垂直方向の電界によりフローティングゲートに注入さ
れるようにする。
リセルの構造を変更せずにプログラム効率及び特性を向
上させると同時に低電力素子を容易に具現することがで
きるフラッシュメモリセルのプログラム方法を提供する
ことにある。 【解決手段】 ソース領域に形成された空乏領域がシリ
コン基板の表面部位から下部に拡張されるようにし、拡
張された空乏領域に存在するトラップセンターにおいて
少数キャリアが発生するようにし、生成された少数キャ
リアがドレーン領域に印加された電圧によりセレクトゲ
ートとフローティングゲート間のシリコン基板に形成さ
れた高電界領域からエネルギーを受けてホットエレクト
ロンになるようにする。更にホットエレクトロンがコン
トロールゲートに印加された高電位電圧により形成され
る垂直方向の電界によりフローティングゲートに注入さ
れるようにする。
Description
【０００１】
【発明の属する技術分野】本発明はフラッシュメモリセ
ルのプログラム方法に関し、特にスプリットゲート型
（split-gatetype）フラッシュメモリセルの大きさを減
少し低電力素子を具現することができるフラッシュメモ
リセルのプログラム方法に関するものである。
ルのプログラム方法に関し、特にスプリットゲート型
（split-gatetype）フラッシュメモリセルの大きさを減
少し低電力素子を具現することができるフラッシュメモ
リセルのプログラム方法に関するものである。
【０００２】一般的にフラッシュＥＥＰＲＯＭセル（fl
ash electrically erasable and programmable read on
ly memory cell）のようなフラッシュメモリ素子は電気
的プログラム（program ）及び消去（erasure ）機能を
有し、構成されたゲート電極の形態により積層ゲート型
（stack-gate type ）とスプリットゲート型に区分され
る。
ash electrically erasable and programmable read on
ly memory cell）のようなフラッシュメモリ素子は電気
的プログラム（program ）及び消去（erasure ）機能を
有し、構成されたゲート電極の形態により積層ゲート型
（stack-gate type ）とスプリットゲート型に区分され
る。
【０００３】
【従来の技術】従来の積層ゲート型及びスプリットゲー
ト型フラッシュメモリセルの構造及び動作を詳細に説明
する。
ト型フラッシュメモリセルの構造及び動作を詳細に説明
する。
【０００４】従来の積層ゲート型フラッシュメモリセル
には図１（ａ）に図示されたようにシリコン基板１上に
トンネル酸化膜４、フローティングゲート５、誘電体膜
６及びコントロールゲート７が順次に積層され、その両
側部のシリコン基板１にはソース及びドレーン領域２，
３が各々形成される。このように形成されたフラッシュ
メモリセルのプログラム及び消去動作は次の通りであ
る。
には図１（ａ）に図示されたようにシリコン基板１上に
トンネル酸化膜４、フローティングゲート５、誘電体膜
６及びコントロールゲート７が順次に積層され、その両
側部のシリコン基板１にはソース及びドレーン領域２，
３が各々形成される。このように形成されたフラッシュ
メモリセルのプログラム及び消去動作は次の通りであ
る。
【０００５】フラッシュメモリセルに情報をプログラ
ム、即ちフローティングゲート５に電荷を貯蔵（charg
e）するためには図１（ｂ）に図示されたようにコント
ロ−ルゲート７に＋１２Ｖ、ドレーン領域３に＋５Ｖ、
更にソース領域２及びシリコン基板１に各々接地電圧を
印加する。
ム、即ちフローティングゲート５に電荷を貯蔵（charg
e）するためには図１（ｂ）に図示されたようにコント
ロ−ルゲート７に＋１２Ｖ、ドレーン領域３に＋５Ｖ、
更にソース領域２及びシリコン基板１に各々接地電圧を
印加する。
【０００６】こうするとコントロールゲート７に印加さ
れた高電圧によりフローティングゲート５下部のシリコ
ン基板１にはチャンネル（channel ）が形成され、ドレ
ーン領域３に印加された電圧によりドレ−ン領域３側部
のシリコン基板１には高電界領域が形成される。
れた高電圧によりフローティングゲート５下部のシリコ
ン基板１にはチャンネル（channel ）が形成され、ドレ
ーン領域３に印加された電圧によりドレ−ン領域３側部
のシリコン基板１には高電界領域が形成される。
【０００７】このときチャンネルに存在する電子のうち
一部が高電界領域からエネルギ（energy）を受けてホッ
トエレクトロン（hot electron）になり、このホットエ
レクトロンの一部がコントロールゲート７に印加された
高電圧により形成された垂直方向の電界によりトンネル
酸化膜４を介してフローティングゲート５に注入（inje
ction ）される。従ってこのようなホットエレクトロン
の注入によりフラッシュメモリセルのしきい値電圧（th
reshold voltage ）ＶT が上昇する。
一部が高電界領域からエネルギ（energy）を受けてホッ
トエレクトロン（hot electron）になり、このホットエ
レクトロンの一部がコントロールゲート７に印加された
高電圧により形成された垂直方向の電界によりトンネル
酸化膜４を介してフローティングゲート５に注入（inje
ction ）される。従ってこのようなホットエレクトロン
の注入によりフラッシュメモリセルのしきい値電圧（th
reshold voltage ）ＶT が上昇する。
【０００８】フラッシュメモリセルにプログラムされた
情報を消去、即ちフローティングゲ−ト５に貯蔵された
電荷を放電（discharge ）するためには図１（ｃ）に図
示されたようにコントロールゲート７及びシリコン基板
１には接地電圧を、ソース領域２には＋１２Ｖを各々印
加し、ドレーン領域３はフローティング（floating）さ
せる。そうするとフローティングゲ−ト５に注入された
電子はＦ−Ｎトンネリング（Fowler−Nordheimtunnelin
g ）現象によりソース領域２に移動し、これによりメモ
リセルのしきい値電圧ＶT が降下される。
情報を消去、即ちフローティングゲ−ト５に貯蔵された
電荷を放電（discharge ）するためには図１（ｃ）に図
示されたようにコントロールゲート７及びシリコン基板
１には接地電圧を、ソース領域２には＋１２Ｖを各々印
加し、ドレーン領域３はフローティング（floating）さ
せる。そうするとフローティングゲ−ト５に注入された
電子はＦ−Ｎトンネリング（Fowler−Nordheimtunnelin
g ）現象によりソース領域２に移動し、これによりメモ
リセルのしきい値電圧ＶT が降下される。
【０００９】フラッシュメモリセルの消去動作はソース
領域２とフローティングゲート５間において局部的に発
生するトンネリング現象によりつくられる。このため消
去動作時にソース領域２に移動する電子の量を制御する
ことが難しく、トンネル酸化膜４の特性が低下する場
合、フローティングゲート５が電気的に回復されない現
象、即ち過度消去（over erasure）が発生する。このよ
うな過度消去は素子の動作特性を低下させる原因に作用
する。
領域２とフローティングゲート５間において局部的に発
生するトンネリング現象によりつくられる。このため消
去動作時にソース領域２に移動する電子の量を制御する
ことが難しく、トンネル酸化膜４の特性が低下する場
合、フローティングゲート５が電気的に回復されない現
象、即ち過度消去（over erasure）が発生する。このよ
うな過度消去は素子の動作特性を低下させる原因に作用
する。
【００１０】一方、図２（ａ）に図示されたようにスプ
リットゲート型フラッシュメモリセルにはシリコン基板
11上に第１絶縁膜14、フローティングゲート15、第２絶
縁膜16及びコントロールゲート17が順次に積層されてお
り、この積層構造を含む全体構造上部に第３絶縁膜18及
びセレクトゲート19が積層される。さらにフローティン
グゲート15の一方の側面の下部のシリコン基板11にはド
レーン領域13が形成され、フローティングゲート15にお
いて所定距離に離隔されたシリコン基板11にはソース領
域12が形成される。
リットゲート型フラッシュメモリセルにはシリコン基板
11上に第１絶縁膜14、フローティングゲート15、第２絶
縁膜16及びコントロールゲート17が順次に積層されてお
り、この積層構造を含む全体構造上部に第３絶縁膜18及
びセレクトゲート19が積層される。さらにフローティン
グゲート15の一方の側面の下部のシリコン基板11にはド
レーン領域13が形成され、フローティングゲート15にお
いて所定距離に離隔されたシリコン基板11にはソース領
域12が形成される。
【００１１】このように形成された積層構造のゲート電
極及びセレクトトランジスタからなるフラッシュメモリ
セルのプログラム及び消去動作は次の通りである。
極及びセレクトトランジスタからなるフラッシュメモリ
セルのプログラム及び消去動作は次の通りである。
【００１２】フラッシュメモリセルに情報をプログラ
ム、即ちフローティングゲート15に電荷を貯蔵するため
には図２（ｂ）に図示されたようにコントロールゲート
17に＋１２Ｖ、セレクトゲート19に＋１．８Ｖ、ドレー
ン領域13に＋５Ｖ、ソース領域12及びシリコン基板11に
接地電圧を各々印加する。
ム、即ちフローティングゲート15に電荷を貯蔵するため
には図２（ｂ）に図示されたようにコントロールゲート
17に＋１２Ｖ、セレクトゲート19に＋１．８Ｖ、ドレー
ン領域13に＋５Ｖ、ソース領域12及びシリコン基板11に
接地電圧を各々印加する。
【００１３】そうするとセレクトゲート19に印加された
電圧によりセレクトゲート19下部のシリコン基板11には
セレクトチャンネル（select channel）が形成され、コ
ントロ−ルゲート17に印加された高電圧によりフローテ
ィングゲート15下部のシリコン基板11にもチャンネルが
形成される。
電圧によりセレクトゲート19下部のシリコン基板11には
セレクトチャンネル（select channel）が形成され、コ
ントロ−ルゲート17に印加された高電圧によりフローテ
ィングゲート15下部のシリコン基板11にもチャンネルが
形成される。
【００１４】また、セレクトチャンネルを介して２０乃
至３０μＡのドレーン電流が流れると同時にフローティ
ングゲート15下部のチャンネルには高電界領域が形成さ
れる。このときチャンネルに存在する電子の一部が高電
界領域からエネルギーを受けてホットエレクトロンにな
り、このホットエレクトロン中の一部がコントロールゲ
ート17に印加された高電位電圧により形成された垂直方
向の電界により第１絶縁膜14を介してフローティングゲ
ート15に注入される。これによりフラッシュメモリセル
のしきい値電圧ＶT が上昇する。
至３０μＡのドレーン電流が流れると同時にフローティ
ングゲート15下部のチャンネルには高電界領域が形成さ
れる。このときチャンネルに存在する電子の一部が高電
界領域からエネルギーを受けてホットエレクトロンにな
り、このホットエレクトロン中の一部がコントロールゲ
ート17に印加された高電位電圧により形成された垂直方
向の電界により第１絶縁膜14を介してフローティングゲ
ート15に注入される。これによりフラッシュメモリセル
のしきい値電圧ＶT が上昇する。
【００１５】フラッシュメモリセルにプログラムされた
情報を消去、即ちフロ−ティングゲート15に貯蔵された
電荷を放電させるためには図２（ｃ）に図示されたよう
にコントロールゲート17に−１２Ｖ、ドレーン領域13に
＋５Ｖ、セレクトゲート19及びシリコン基板11に接地電
圧を各々印加し、ソ−ス領域12はフローティングされる
ようにする。そうするとフローティングゲ−ト15に注入
された電子はＦ−Ｎトンネリング現象によりソース領域
12に移動することになり、そのためメモリセルのしきい
値電圧ＶT が降下する。
情報を消去、即ちフロ−ティングゲート15に貯蔵された
電荷を放電させるためには図２（ｃ）に図示されたよう
にコントロールゲート17に−１２Ｖ、ドレーン領域13に
＋５Ｖ、セレクトゲート19及びシリコン基板11に接地電
圧を各々印加し、ソ−ス領域12はフローティングされる
ようにする。そうするとフローティングゲ−ト15に注入
された電子はＦ−Ｎトンネリング現象によりソース領域
12に移動することになり、そのためメモリセルのしきい
値電圧ＶT が降下する。
【００１６】スプリットゲート型フラッシュメモリセル
はセレクトトランジスタがターンオン（turn-on ）され
た状態で読出し（read）動作がおこなわれる。そのため
過度の消去現象が発生しないという長所がある。しか
し、セレクトチャンネルの長さを減少させる場合、漏洩
電流（leakage current ）が発生するためメモリセルの
大きさが減少されにくいという短所がある。
はセレクトトランジスタがターンオン（turn-on ）され
た状態で読出し（read）動作がおこなわれる。そのため
過度の消去現象が発生しないという長所がある。しか
し、セレクトチャンネルの長さを減少させる場合、漏洩
電流（leakage current ）が発生するためメモリセルの
大きさが減少されにくいという短所がある。
【００１７】更に、プログラム時に積層ゲート型及びス
プリットゲート型フラッシュメモリセルのコントロール
ゲートには１２Ｖ以上の高電圧が印加される。このよう
な高電圧は５Ｖ程度の電源電圧を高電圧に上昇させる電
荷ポンピング回路から供給される。
プリットゲート型フラッシュメモリセルのコントロール
ゲートには１２Ｖ以上の高電圧が印加される。このよう
な高電圧は５Ｖ程度の電源電圧を高電圧に上昇させる電
荷ポンピング回路から供給される。
【００１８】
【発明が解決しようとする課題】したがって、以上のよ
うなメモリセルによって行われるフラッシュメモリ素子
は、先ず、電源電圧を高電圧に上昇させるポンピング動
作に多くの時間が所要されるため全体的なプログラム時
間が長くなり、そのため電力の消耗が大きくなるという
問題点が発生し、更には素子の信頼性を確保するために
はフローティングゲートとコントロールゲート間に形成
される第２絶縁膜の厚さを第１絶縁膜の厚さより２倍以
上厚く形成しなければならないため製造工程上の難しさ
がまつわることになる。
うなメモリセルによって行われるフラッシュメモリ素子
は、先ず、電源電圧を高電圧に上昇させるポンピング動
作に多くの時間が所要されるため全体的なプログラム時
間が長くなり、そのため電力の消耗が大きくなるという
問題点が発生し、更には素子の信頼性を確保するために
はフローティングゲートとコントロールゲート間に形成
される第２絶縁膜の厚さを第１絶縁膜の厚さより２倍以
上厚く形成しなければならないため製造工程上の難しさ
がまつわることになる。
【００１９】しかも最近では、３．３Ｖ又は２．５Ｖ等
の低電圧を利用する低電力メモリ素子が要求され、これ
を実現するための一つの方法としてプログラム時にドレ
ーン領域に印加される電圧を減少させる方法が提案され
ている。しかしこの方法を利用する場合、プログラム特
性を電源電圧（例えば５Ｖ）を利用する従来のメモリ素
子のような水準に保持するためにメモリセル又はドレー
ン接合の構造を変更しなければならない。そのため、こ
れによる製造工程の変化及び工程段階の増加等のような
問題点が発生する。
の低電圧を利用する低電力メモリ素子が要求され、これ
を実現するための一つの方法としてプログラム時にドレ
ーン領域に印加される電圧を減少させる方法が提案され
ている。しかしこの方法を利用する場合、プログラム特
性を電源電圧（例えば５Ｖ）を利用する従来のメモリ素
子のような水準に保持するためにメモリセル又はドレー
ン接合の構造を変更しなければならない。そのため、こ
れによる製造工程の変化及び工程段階の増加等のような
問題点が発生する。
【００２０】低電力メモリ素子を実現するため他の方法
によるプログラム時ドレーン領域に印加される電圧を５
Ｖ以上で上昇させるためにはメモリ素子に電荷ポンピン
グ（charge pumping）回路を付加する方法が提示されて
いる。しかし、この方法も又プログラム時に発生する３
０μＡ以上のドレーン電流のため電荷ポンピングによる
ドレーン電位の上昇が不可能になるという間題点があ
る。
によるプログラム時ドレーン領域に印加される電圧を５
Ｖ以上で上昇させるためにはメモリ素子に電荷ポンピン
グ（charge pumping）回路を付加する方法が提示されて
いる。しかし、この方法も又プログラム時に発生する３
０μＡ以上のドレーン電流のため電荷ポンピングによる
ドレーン電位の上昇が不可能になるという間題点があ
る。
【００２１】したがって、本発明はスプリットゲート型
フラッシュメモリセルの構造を変更することなくフラッ
シュメモリセルの大きさを減少することができると同時
に低電力素子を具現することができるフラッシュメモリ
セルのプログラム方法を提供することにその目的があ
る。
フラッシュメモリセルの構造を変更することなくフラッ
シュメモリセルの大きさを減少することができると同時
に低電力素子を具現することができるフラッシュメモリ
セルのプログラム方法を提供することにその目的があ
る。
【００２２】
【課題を解決するための手段】上述した目的を達成する
ための本発明の特徴はシリコン基板、ソース及びドレー
ン領域、フローティングゲート、コントロールゲート及
びセレクトゲートに各印加される電圧によりシリコン基
板に形成された空乏領域のトラップセンター（trap cen
ter ）において発生する少数キャリア（minority carri
er) がホットエレクトロンになってフローティングゲー
トに注入されるようにすることである。
ための本発明の特徴はシリコン基板、ソース及びドレー
ン領域、フローティングゲート、コントロールゲート及
びセレクトゲートに各印加される電圧によりシリコン基
板に形成された空乏領域のトラップセンター（trap cen
ter ）において発生する少数キャリア（minority carri
er) がホットエレクトロンになってフローティングゲー
トに注入されるようにすることである。
【００２３】本発明の他の特徴はシリコン基板、ソース
及びドレーン領域、フローティングゲート、コントロー
ルゲート及びセレクトゲートに各々印加される電圧によ
りソース領域に形成された空乏領域がシリコン基板の表
面部位から下部に拡張され、拡張された空乏領域に存在
するトラップセンターにおいて少数キャリアが発生し、
発生した小数キャリアがセレクトゲートとフローティン
グゲート間のシリコン基板に形成された高電界領域から
エネルギ−を受けてホットエレクトロンになりホットエ
レクトロンが垂直方向に形成される電界によりフローテ
ィングゲートに注入されるようにすることである。
及びドレーン領域、フローティングゲート、コントロー
ルゲート及びセレクトゲートに各々印加される電圧によ
りソース領域に形成された空乏領域がシリコン基板の表
面部位から下部に拡張され、拡張された空乏領域に存在
するトラップセンターにおいて少数キャリアが発生し、
発生した小数キャリアがセレクトゲートとフローティン
グゲート間のシリコン基板に形成された高電界領域から
エネルギ−を受けてホットエレクトロンになりホットエ
レクトロンが垂直方向に形成される電界によりフローテ
ィングゲートに注入されるようにすることである。
【００２４】本発明の別の特徴はシリコン基板、ソース
及びドレーン領域、フローティングゲート、コントロー
ルゲート及びセレクトゲートを備えたフラッシュメモリ
セルのコントロールゲートに電源電圧より高い高電位電
圧を印加し、ドレーンに電源電圧を印加し、セレクトゲ
ートに電源電圧より低く接地電圧より高い電圧を印加
し、シリコン基板に接地電圧を印加し、ソースはフロー
ティングするようにしてシリコン基板に形成された空乏
領域のトラップセンターから発生する少数キャリアがホ
ットエレクトロンになりフローティングゲートに注入さ
れるようにすることである。
及びドレーン領域、フローティングゲート、コントロー
ルゲート及びセレクトゲートを備えたフラッシュメモリ
セルのコントロールゲートに電源電圧より高い高電位電
圧を印加し、ドレーンに電源電圧を印加し、セレクトゲ
ートに電源電圧より低く接地電圧より高い電圧を印加
し、シリコン基板に接地電圧を印加し、ソースはフロー
ティングするようにしてシリコン基板に形成された空乏
領域のトラップセンターから発生する少数キャリアがホ
ットエレクトロンになりフローティングゲートに注入さ
れるようにすることである。
【００２５】本発明の更に別の特徴はシリコン基板、ソ
ース及びドレーン領域、フローティングゲート、コント
ロールゲート及びセレクトゲートを備えたフラッシュメ
モリセルのコントロールゲートに電源電圧より高い高電
位電圧を印加し、ドレーンに電源電圧より高く高電位電
圧より低い電圧を印加し、セレクトゲートに電源電圧よ
り低く接地電圧より高い電圧を印加し、シリコン基板に
接地電圧を印加し、ソースはフローティングするように
してシリコン基板に形成された空乏領域のトラップセン
ターから発生する少数キャリアがホットエレクトロンか
らなりフローティングゲ−トに注入されるようにするこ
とである。
ース及びドレーン領域、フローティングゲート、コント
ロールゲート及びセレクトゲートを備えたフラッシュメ
モリセルのコントロールゲートに電源電圧より高い高電
位電圧を印加し、ドレーンに電源電圧より高く高電位電
圧より低い電圧を印加し、セレクトゲートに電源電圧よ
り低く接地電圧より高い電圧を印加し、シリコン基板に
接地電圧を印加し、ソースはフローティングするように
してシリコン基板に形成された空乏領域のトラップセン
ターから発生する少数キャリアがホットエレクトロンか
らなりフローティングゲ−トに注入されるようにするこ
とである。
【００２６】
【発明の実施の形態】以下、添付した図面を参照して本
発明を詳細に説明する。本発明は図２（ａ）に図示され
た従来のスプリットゲート型フラッシュメモリセルに対
するプログラム方法を改善したものである。即ち、従来
のプログラム方法はソース領域から流入された少数キャ
リアがチャンネルに形成された高電界領域からエネルギ
ーを受けホットエレクトロンになり、このようなホット
エレクトロンがフローティングゲートに注入されるよう
にするチャンネルホットエレクトロン注入方式を利用し
てきたが、本発明によるプログラム方法はシリコン基板
に形成された空乏領域に存在するトラップセンターにお
いて少数キャリアを発生させ、このような少数キャリア
がホットエレックトロンとなりフローティングゲートに
注入されるようにするバルク（bulk）ホットエレクトロ
ン注入方式を利用したものである。
発明を詳細に説明する。本発明は図２（ａ）に図示され
た従来のスプリットゲート型フラッシュメモリセルに対
するプログラム方法を改善したものである。即ち、従来
のプログラム方法はソース領域から流入された少数キャ
リアがチャンネルに形成された高電界領域からエネルギ
ーを受けホットエレクトロンになり、このようなホット
エレクトロンがフローティングゲートに注入されるよう
にするチャンネルホットエレクトロン注入方式を利用し
てきたが、本発明によるプログラム方法はシリコン基板
に形成された空乏領域に存在するトラップセンターにお
いて少数キャリアを発生させ、このような少数キャリア
がホットエレックトロンとなりフローティングゲートに
注入されるようにするバルク（bulk）ホットエレクトロ
ン注入方式を利用したものである。
【００２７】バルクホットエレクトロン注入方式を利用
した本発明によるフラッシュメモリセルのプログラム方
法を図３を通じて説明すると次の通りである。図３は本
発明によるフラッシュメモリセルのプログラム方法を説
明するための状態図であり、全体的な構造は図２（ａ）
に図示された一般的なフラッシュメモリセルの構造と同
一であるため構成に対する説明は省略することにする。
した本発明によるフラッシュメモリセルのプログラム方
法を図３を通じて説明すると次の通りである。図３は本
発明によるフラッシュメモリセルのプログラム方法を説
明するための状態図であり、全体的な構造は図２（ａ）
に図示された一般的なフラッシュメモリセルの構造と同
一であるため構成に対する説明は省略することにする。
【００２８】先ず、フラッシュメモリセルに情報をプロ
グラム、即ちフローティングゲート15に電荷を貯蔵する
ため図３に図示されたようにドレーン領域13に＋５Ｖ程
度の電源電圧を印加し、コントロールゲート17に電源電
圧より高い＋１２Ｖ程度の高電位電圧を印加し、シリコ
ン基板11に接地電圧を印加する。
グラム、即ちフローティングゲート15に電荷を貯蔵する
ため図３に図示されたようにドレーン領域13に＋５Ｖ程
度の電源電圧を印加し、コントロールゲート17に電源電
圧より高い＋１２Ｖ程度の高電位電圧を印加し、シリコ
ン基板11に接地電圧を印加する。
【００２９】また、セレクトゲート19に電源電圧より低
いが接地電圧より高い＋１８Ｖ程度の電圧を印加し、ソ
ース領域12がフローティングするようにする。このよう
にするとコントロールゲート17に印加された高電位電圧
によりフローティングゲート15下部のシリコン基板11に
はチャンネル20が形成され、ドレーン領域13に印加され
た電位はチャンネル20において等電位分布になる。
いが接地電圧より高い＋１８Ｖ程度の電圧を印加し、ソ
ース領域12がフローティングするようにする。このよう
にするとコントロールゲート17に印加された高電位電圧
によりフローティングゲート15下部のシリコン基板11に
はチャンネル20が形成され、ドレーン領域13に印加され
た電位はチャンネル20において等電位分布になる。
【００３０】このときソース領域12はフローティング状
態であるためセレクトゲート19下部のシリコン基板11に
形成されたセレクトチャンネルのしきい値電圧はドレー
ン領域13の高い電位障壁（potential barrier ）による
ボデー効果（body effect ）により増加される。
態であるためセレクトゲート19下部のシリコン基板11に
形成されたセレクトチャンネルのしきい値電圧はドレー
ン領域13の高い電位障壁（potential barrier ）による
ボデー効果（body effect ）により増加される。
【００３１】したがって、セレクトゲート19に印加され
た電圧（＋１．８Ｖ）ではチャンネル反転が出来ないた
めソース領域12側に形成された空乏領域30はシリコン基
板11の表面部位から下部に拡張される。このとき空乏領
域30の大きさを極大化させるためにはソース領域12に注
入された不純物の濃度がシリコン基板11に注入された不
純物の濃度より顕著に高くなる。
た電圧（＋１．８Ｖ）ではチャンネル反転が出来ないた
めソース領域12側に形成された空乏領域30はシリコン基
板11の表面部位から下部に拡張される。このとき空乏領
域30の大きさを極大化させるためにはソース領域12に注
入された不純物の濃度がシリコン基板11に注入された不
純物の濃度より顕著に高くなる。
【００３２】このように拡張された空乏領域30に存在す
るトラップセンターにおいて少数キャリアである電子が
発生し、発生した少数キャリアはドレーン領域13に印加
された電圧によりセレクトゲート19とフローティングゲ
ート15間のシリコン基板11に形成された高電界領域から
エネルギを受けてホットエレクトロンになる。
るトラップセンターにおいて少数キャリアである電子が
発生し、発生した少数キャリアはドレーン領域13に印加
された電圧によりセレクトゲート19とフローティングゲ
ート15間のシリコン基板11に形成された高電界領域から
エネルギを受けてホットエレクトロンになる。
【００３３】更にホットエレクトロンはコントロールゲ
ート17に印加された高電位電圧により形成される垂直方
向の電界により第１絶縁膜14を介してフローティングゲ
ート15に注入される。これによりフラッシュメモリセル
のしきい値電圧ＶT が上昇する。
ート17に印加された高電位電圧により形成される垂直方
向の電界により第１絶縁膜14を介してフローティングゲ
ート15に注入される。これによりフラッシュメモリセル
のしきい値電圧ＶT が上昇する。
【００３４】図４（ａ）はプログラム時ドレーン領域13
に印加される電圧Ｖｄの変化によるフラッシュメモリセ
ルのしきい値電圧ＶTPの変化を図示したグラフであり、
曲線Ａは従来のプログラム方法によるしきい値電圧変化
を、曲線Ｂは本発明のプログラム方法によるしきい値電
圧の変化を各々表す。
に印加される電圧Ｖｄの変化によるフラッシュメモリセ
ルのしきい値電圧ＶTPの変化を図示したグラフであり、
曲線Ａは従来のプログラム方法によるしきい値電圧変化
を、曲線Ｂは本発明のプログラム方法によるしきい値電
圧の変化を各々表す。
【００３５】図４（ａ）に図示されたように本発明によ
るプログラム方法を利用する場合、プログラム特性は低
下するが、ドレーン領域13に印加された電圧により形成
される電界の強さが従来の方法を利用してプログラム動
作を実行する場合より増加されるためプログラム効率が
増加することを知ることができる。
るプログラム方法を利用する場合、プログラム特性は低
下するが、ドレーン領域13に印加された電圧により形成
される電界の強さが従来の方法を利用してプログラム動
作を実行する場合より増加されるためプログラム効率が
増加することを知ることができる。
【００３６】図４（ｂ）はセレクトゲート19に印加され
る電圧Ｖｓの変化によるフラッシュメモリセルのしきい
値電圧ＶTPの変化を図示したグラフであり、曲線Ｃは従
来のプログラム方法によるしきい値電圧変化を、曲線Ｄ
は本発明のプログラム方法によるしきい値電圧の変化を
各々表す。
る電圧Ｖｓの変化によるフラッシュメモリセルのしきい
値電圧ＶTPの変化を図示したグラフであり、曲線Ｃは従
来のプログラム方法によるしきい値電圧変化を、曲線Ｄ
は本発明のプログラム方法によるしきい値電圧の変化を
各々表す。
【００３７】図４（ｂ）に図示されたように本発明によ
るプログラム方法を利用する場合、セレクトゲート19に
印加される電圧Ｖｓが増加するにしたがってプログラム
特性が向上することを知ることができ、これはセレクト
ゲート19に印加される電圧Ｖｓが増加するにしたがって
空乏領域30の大きさが増加し、これにより少数キャリア
の発生率が増加されるためである。
るプログラム方法を利用する場合、セレクトゲート19に
印加される電圧Ｖｓが増加するにしたがってプログラム
特性が向上することを知ることができ、これはセレクト
ゲート19に印加される電圧Ｖｓが増加するにしたがって
空乏領域30の大きさが増加し、これにより少数キャリア
の発生率が増加されるためである。
【００３８】しかし、セレクトゲート19に印加される電
圧Ｖｓが約＋１．５Ｖ以上に増加される場合、セレクト
チャンネル部分に形成される空乏領域の大きさは増加さ
れるが、ドレーン領域13に印加された電圧により形成さ
れる電界の強さは減少する。したがって、ホットエレク
トロンの発生率が急激に減少され、プログラム効率が減
少することを知ることができる。
圧Ｖｓが約＋１．５Ｖ以上に増加される場合、セレクト
チャンネル部分に形成される空乏領域の大きさは増加さ
れるが、ドレーン領域13に印加された電圧により形成さ
れる電界の強さは減少する。したがって、ホットエレク
トロンの発生率が急激に減少され、プログラム効率が減
少することを知ることができる。
【００３９】したがって、プログラム効率及び特性を最
大化させるためにはセレクトゲート19に印加される電圧
を一定に保持し、電荷ポンピング回路を利用してドレー
ン領域13に印加される電圧を増加することが所望され
る。本発明によればプログラム時、ソース領域12はフロ
ーティングされるためドレーン電流が流れないため電荷
ポンピング回路の利用が可能になる。
大化させるためにはセレクトゲート19に印加される電圧
を一定に保持し、電荷ポンピング回路を利用してドレー
ン領域13に印加される電圧を増加することが所望され
る。本発明によればプログラム時、ソース領域12はフロ
ーティングされるためドレーン電流が流れないため電荷
ポンピング回路の利用が可能になる。
【００４０】一方、ドレーン領域13に印加される電圧を
電源電圧より高い＋７Ｖ以上に増加させる場合、コント
ロールゲート17に電源電圧より高い＋８乃至＋１１Ｖ程
度の高電圧を印加すると同様なプログラム特性を得るこ
とができ、この場合、コントロールゲート17に印加され
る電圧が従来の＋１２Ｖより低いためポンピング時間が
減少してプログラム時間を短縮することができる。
電源電圧より高い＋７Ｖ以上に増加させる場合、コント
ロールゲート17に電源電圧より高い＋８乃至＋１１Ｖ程
度の高電圧を印加すると同様なプログラム特性を得るこ
とができ、この場合、コントロールゲート17に印加され
る電圧が従来の＋１２Ｖより低いためポンピング時間が
減少してプログラム時間を短縮することができる。
【００４１】したがって、コントロールゲート17とフロ
ーティングゲート15間に形成される第２絶縁膜16の厚さ
の減少を可能にする効果を得ることができる。したがっ
て本発明によるフラッシュメモリセルのプログラム方法
を利用するとスプリットゲート型フラッシュメモリセル
の構造を変更しなくても低電力素子を容易に具現するこ
とができる。
ーティングゲート15間に形成される第２絶縁膜16の厚さ
の減少を可能にする効果を得ることができる。したがっ
て本発明によるフラッシュメモリセルのプログラム方法
を利用するとスプリットゲート型フラッシュメモリセル
の構造を変更しなくても低電力素子を容易に具現するこ
とができる。
【００４２】更に、上記のようなプログラムされたフラ
ッシュメモリセルは従来のスプリットゲート型フラッシ
ュメモリ素子の消去方法により消去することができる長
所を有し、したがってフラッシュメモリセルの消去動作
に対する説明は省略する。
ッシュメモリセルは従来のスプリットゲート型フラッシ
ュメモリ素子の消去方法により消去することができる長
所を有し、したがってフラッシュメモリセルの消去動作
に対する説明は省略する。
【００４３】
【発明の効果】上述したように、本発明によればソース
領域側に形成された拡張された空乏領域に存在するトラ
ップセンターにおいて少数キャリアが発生するようにす
ることにより、発生した少数キャリアがドレーン領域に
印加された電圧によりセレクトゲートとフローティング
ゲート間のシリコン基板に形成された高電界領域からエ
ネルギーを受けてホットエレクトロンになるようにし、
このようなホットエレクトロンをコントロールゲートに
印加された高電位電圧により形成される垂直方向の電界
によりフローティングゲートに注入することによりスプ
リットゲート型フラッシュメモリセルの構造を変更しな
いでプログラム効率及び特性が向上された低電力素子を
容易に具現することは勿論フラッシュメモリセルの大き
さを効果的に減少することができる効果を得ることがで
きる。
領域側に形成された拡張された空乏領域に存在するトラ
ップセンターにおいて少数キャリアが発生するようにす
ることにより、発生した少数キャリアがドレーン領域に
印加された電圧によりセレクトゲートとフローティング
ゲート間のシリコン基板に形成された高電界領域からエ
ネルギーを受けてホットエレクトロンになるようにし、
このようなホットエレクトロンをコントロールゲートに
印加された高電位電圧により形成される垂直方向の電界
によりフローティングゲートに注入することによりスプ
リットゲート型フラッシュメモリセルの構造を変更しな
いでプログラム効率及び特性が向上された低電力素子を
容易に具現することは勿論フラッシュメモリセルの大き
さを効果的に減少することができる効果を得ることがで
きる。
【図１】（ａ）は従来の積層ゲート型フラッシュメモリ
セルを説明するための素子の断面図、（ｂ）及び（ｃ）
は（ａ）に図示された積層ゲート型フラッシュメモリセ
ルのプログラム及び消去動作を説明するための状態図で
ある。
セルを説明するための素子の断面図、（ｂ）及び（ｃ）
は（ａ）に図示された積層ゲート型フラッシュメモリセ
ルのプログラム及び消去動作を説明するための状態図で
ある。
【図２】（ａ）は従来のスプリットゲート型フラッシュ
メモリセルを説明するための素子の断面図、（ｂ）及び
（ｃ）は（ａ）に図示されたスプリットゲート型フラッ
シュメモリセルのプログラム及び消去動作を説明するた
めの状態図である。
メモリセルを説明するための素子の断面図、（ｂ）及び
（ｃ）は（ａ）に図示されたスプリットゲート型フラッ
シュメモリセルのプログラム及び消去動作を説明するた
めの状態図である。
【図３】本発明によるフラッシュメモリセルのプログラ
ム方法を説明するための状態図である。
ム方法を説明するための状態図である。
【図４】（ａ）及び（ｂ）は図３を説明するためのグラ
フ図である。
フ図である。
１，11…シリコン基板 ２，12…ソース領域 ３，13…ドレーン領域 ４…トンネル酸化膜 ５，15…フローティングゲート ６…誘電体膜 ７，17…コントロールゲート ９，19…セレクトゲート 14…第１絶縁膜 16…第２絶縁膜 18…第３絶縁膜 20…チャンネル 30…空乏領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 安 在 春 大韓民国 ソウル市 江東区 遁村１洞 住公アパートメント 432 棟 608 号 (72)発明者 孫 宰 鉉 大韓民国 京畿道 水原市 勸善区 細柳 洞846−１ 現代アパートメント 101 棟 406 号
Claims (12)
- 【請求項１】 フラッシュメモリセルのプログラム方法
において、 シリコン基板、ソース及びドレーン領域、フローティン
グゲート、コントロールゲート及びセレクトゲートに各
々印加された電圧により前記シリコン基板に形成された
空乏領域のトラップセンターにおいて発生する少数キャ
リアをホットエレクトロンに変化させて前記フローティ
ングゲートに注入されるようにすることを特徴とするフ
ラッシュメモリセルのプログラム方法。 - 【請求項２】 請求項１において、 前記ソース領域に注入された不純物の濃度は前記シリコ
ン基板に注入された不純物の濃度より高いことを特徴と
するフラッシュメモリセルのプログラム方法。 - 【請求項３】 請求項１において、 前記少数キャリアは電子であることを特徴とするフラッ
シュメモリセルのプログラム方法。 - 【請求項４】 フラッシュメモリセルのプログラム方法
において、 シリコン基板、ソース及びドレーン領域、フローティン
グゲート、コントロールゲート及びセレクトゲートに各
々印加される電圧によりソース領域に形成された空乏領
域を前記シリコン基板の表面部位から下部に拡張し、前
記拡張された空乏領域に存在するトラップセンターにお
いて発生した少数キャリアを前記セレクトゲートとフロ
ーティングゲート間の前記シリコン基板に形成された高
電界領域からエネルギ−を受けてホットエレクトロンに
変化させて前記ホットエレクトロンが垂直方向に形成さ
れる電界により前記フローティングゲートに注入される
ようにすることを特徴とするフラッシュメモリセルのプ
ログラム方法。 - 【請求項５】 請求項４において、 前記ソース領域に注入された不純物の濃度は前記シリコ
ン基板に注入された不純物の濃度より高いことを特徴と
するフラッシュメモリセルのプログラム方法。 - 【請求項６】 請求項４において、 前記少数キャリアは電子であることを特徴とするフラッ
シュメモリセルのプログラム方法。 - 【請求項７】 シリコン基板、ソース及びドレーン領
域、フローティングゲート、コントロールゲート及びセ
レクトゲートを備えるフラッシュメモリセルのプログラ
ム方法において、 前記コントロールゲートには電源電圧より高い高電位電
圧を印加し、前記ドレーン領域には前記電源電圧を印加
し、前記セレクトゲートには前記電源電圧より低く接地
電圧よりは高い電圧を印加し、前記シリコン基板には接
地電圧を印加し、前記ソース領域はフローティングする
ようにし、前記シリコン基板に形成された空乏領域のト
ラップセンターにおいて発生した少数キャリアをホット
エレクトロンに変化させて前記フローティングゲートに
注入されるようにすることを特徴とするフラッシュメモ
リセルのプログラム方法。 - 【請求項８】 請求項７において、 前記ソース領域に注入された不純物の濃度は前記シリコ
ン基板に注入された不純物の濃度より高いことを特徴と
するフラッシュメモリセルのプログラム方法。 - 【請求項９】 請求項７において、 前記少数キャリアは電子であることを特徴とするフラッ
シュメモリセルのプログラム方法。 - 【請求項１０】 シリコン基板、ソース及びドレーン領
域、フローティングゲート、コントロールゲート及びセ
レクトゲートを備えるフラッシュメモリセルのプログラ
ム方法において、 前記コントロールゲートには電源電圧より高い高電位電
圧を印加し、前記ドレーン領域には前記電源電圧より高
く前記高電位電圧よりは低い電圧を印加し、前記セレク
トゲートには前記電源電圧より低く接地電圧よりは高い
電圧を印加し、前記シリコン基板には接地電圧を印加
し、前記ソース領域はフローティングするようにし、前
記シリコン基板に形成された空乏領域のトラップセンタ
ーにおいて発生した少数キャリアをホットエレクトロン
に変化させて前記フローティングゲートに注入されるよ
うにすることを特徴とするフラッシュメモリセルのプロ
グラム方法。 - 【請求項１１】 請求項１０において、 前記ソース領域に注入された不純物の濃度は前記シリコ
ン基板に注入された不純物の濃度より高いことを特徴と
するフラッシュメモリセルのプログラム方法。 - 【請求項１２】 請求項１０において、 前記少数キャリアは電子であることを特徴とするフラッ
シュメモリセルのプログラム方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960009730A KR100217900B1 (ko) | 1996-04-01 | 1996-04-01 | 플래쉬 메모리 셀의 프로그램 방법 |
| KR96-9730 | 1996-04-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1032272A true JPH1032272A (ja) | 1998-02-03 |
| JP2963882B2 JP2963882B2 (ja) | 1999-10-18 |
Family
ID=19454775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7936197A Expired - Fee Related JP2963882B2 (ja) | 1996-04-01 | 1997-03-31 | フラッシュメモリセルのプログラム方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5867426A (ja) |
| EP (1) | EP0800179B1 (ja) |
| JP (1) | JP2963882B2 (ja) |
| KR (1) | KR100217900B1 (ja) |
| CN (1) | CN1084931C (ja) |
| DE (1) | DE69719584T2 (ja) |
| GB (1) | GB2311895B (ja) |
| TW (1) | TW334616B (ja) |
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| KR100276653B1 (ko) | 1998-08-27 | 2001-01-15 | 윤종용 | 스프릿 게이트형 불휘발성 메모리 셀의 구동방법 및 이 셀들을구비한 반도체 메모리 장치의 구동방법 |
| US6638821B1 (en) * | 2002-01-10 | 2003-10-28 | Taiwan Semiconductor Manufacturing Company | Flash EEPROM with function of single bit erasing by an application of negative control gate selection |
| TW200607080A (en) * | 2004-08-02 | 2006-02-16 | Powerchip Semiconductor Corp | Flash memory cell and fabricating method thereof |
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-
1996
- 1996-04-01 KR KR1019960009730A patent/KR100217900B1/ko not_active IP Right Cessation
-
1997
- 1997-03-28 TW TW086104001A patent/TW334616B/zh not_active IP Right Cessation
- 1997-03-31 JP JP7936197A patent/JP2963882B2/ja not_active Expired - Fee Related
- 1997-04-01 DE DE69719584T patent/DE69719584T2/de not_active Expired - Lifetime
- 1997-04-01 GB GB9706573A patent/GB2311895B/en not_active Expired - Fee Related
- 1997-04-01 US US08/831,044 patent/US5867426A/en not_active Expired - Lifetime
- 1997-04-01 EP EP97105431A patent/EP0800179B1/en not_active Expired - Lifetime
- 1997-04-01 CN CN97113084A patent/CN1084931C/zh not_active Expired - Fee Related
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| EP0800179A2 (en) | 1997-10-08 |
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