JPH1065030A - シングルゲート不揮発性メモリセルおよび該メモリセルにアクセスする方法 - Google Patents
シングルゲート不揮発性メモリセルおよび該メモリセルにアクセスする方法Info
- Publication number
- JPH1065030A JPH1065030A JP9159253A JP15925397A JPH1065030A JP H1065030 A JPH1065030 A JP H1065030A JP 9159253 A JP9159253 A JP 9159253A JP 15925397 A JP15925397 A JP 15925397A JP H1065030 A JPH1065030 A JP H1065030A
- Authority
- JP
- Japan
- Prior art keywords
- drain
- region
- gate
- source
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 39
- 238000007667 floating Methods 0.000 claims abstract description 71
- 239000003990 capacitor Substances 0.000 claims abstract description 59
- 239000000758 substrate Substances 0.000 claims abstract description 58
- 230000003071 parasitic effect Effects 0.000 claims abstract description 47
- 238000002347 injection Methods 0.000 claims abstract description 26
- 239000007924 injection Substances 0.000 claims abstract description 26
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 17
- 229910052710 silicon Inorganic materials 0.000 claims description 17
- 239000010703 silicon Substances 0.000 claims description 17
- 230000005669 field effect Effects 0.000 claims description 15
- 239000004065 semiconductor Substances 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 10
- 239000007943 implant Substances 0.000 claims description 8
- 229920005591 polysilicon Polymers 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 abstract description 5
- 239000000243 solution Substances 0.000 abstract 1
- 239000002019 doping agent Substances 0.000 description 20
- 238000013459 approach Methods 0.000 description 7
- 229910052785 arsenic Inorganic materials 0.000 description 7
- -1 arsenic ions Chemical class 0.000 description 6
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 5
- 230000007935 neutral effect Effects 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 239000000969 carrier Substances 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 239000002784 hot electron Substances 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 241000233805 Phoenix Species 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 235000002020 sage Nutrition 0.000 description 1
- 150000003839 salts Chemical class 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 構造が簡単でかつ製造するのに費用がかから
ず、電気的に消去かつプログラムできる不揮発性メモリ
セルおよびアクセス方法を提供する。 【構成】 不揮発性メモリセル（１０）はシングル絶縁
ゲートＦＥＴ（１１）を含む。該ＦＥＴは寄生ゲート−
ソースキャパシタの静電容量（２４）が寄生ゲート−ド
レインキャパシタ（２６）の静電容量よりも小さい。こ
れはＦＥＴを非対称な構造に製造すること又は端子のバ
イアスを通して寄生キャパシタの静電容量を調整するこ
とで達成できる。フローティングゲート（１２）の電位
はソース（１４）、ドレイン（１６）、および基板（１
８）をバイアスすることで制御される。セル（１０）は
ホットキャリア注入を経てフローティングゲートに電荷
を移動することでプログラムされ、トンネル過程を経て
フローティングゲートから電荷を移動することで消去さ
れ、ＦＥＴの伝導状態を検知することで読出される。
ず、電気的に消去かつプログラムできる不揮発性メモリ
セルおよびアクセス方法を提供する。 【構成】 不揮発性メモリセル（１０）はシングル絶縁
ゲートＦＥＴ（１１）を含む。該ＦＥＴは寄生ゲート−
ソースキャパシタの静電容量（２４）が寄生ゲート−ド
レインキャパシタ（２６）の静電容量よりも小さい。こ
れはＦＥＴを非対称な構造に製造すること又は端子のバ
イアスを通して寄生キャパシタの静電容量を調整するこ
とで達成できる。フローティングゲート（１２）の電位
はソース（１４）、ドレイン（１６）、および基板（１
８）をバイアスすることで制御される。セル（１０）は
ホットキャリア注入を経てフローティングゲートに電荷
を移動することでプログラムされ、トンネル過程を経て
フローティングゲートから電荷を移動することで消去さ
れ、ＦＥＴの伝導状態を検知することで読出される。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、メモリセ
ルに関し、より特定的には、不揮発性メモリセルに関す
る。
ルに関し、より特定的には、不揮発性メモリセルに関す
る。
【０００２】
【従来の技術】電気的に書き換え可能な読み出し専用メ
モリ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ
Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅ
ｍｏｒｉｅｓ：ＥＥＰＲＯＭｓ）は従来技術においてよ
く知られている。それらはたとえメモリへの電力が取り
去られたとしても蓄えているデータを維持させる。ほと
んどのＥＥＰＲＯＭは電界効果トランジスタ（ＦＥＴ）
の電気的にアイソレートされたフローティングゲートに
電荷を蓄えることによってデータを蓄える。フローティ
ングゲートはＦＥＴのメモリ状態を制御する。
モリ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ
Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅ
ｍｏｒｉｅｓ：ＥＥＰＲＯＭｓ）は従来技術においてよ
く知られている。それらはたとえメモリへの電力が取り
去られたとしても蓄えているデータを維持させる。ほと
んどのＥＥＰＲＯＭは電界効果トランジスタ（ＦＥＴ）
の電気的にアイソレートされたフローティングゲートに
電荷を蓄えることによってデータを蓄える。フローティ
ングゲートはＦＥＴのメモリ状態を制御する。
【０００３】フローティングゲート構造をアイソレート
しかつフローティングゲートを容量的に結合させるため
の２つのよく知られた手法があるので、それはプログラ
ムまたは消去することができる。第１の手法は、二重誘
電体／導電体スタック（ｄｏｕｂｌｅ ｄｉｅｌｅｃｔ
ｒｉｃ／ｃｏｎｄｕｃｔｏｒ ｓｔａｃｋ）を使用し
て、コントロールゲートと呼ばれる第２の導電体によっ
て制御される２つの誘電体層の間にフローティングゲー
トを形成する。ゲートが多結晶シリコンゲート構造であ
るとき、メモリセルはダブル−ポリ不揮発性メモリセル
（ｄｏｕｂｌｅ−ｐｏｌｙ ｎｏｎｖｏｌａｔｉｌｅ
ｍｅｍｏｒｙ ｃｅｌｌ）と呼ばれ、そしてフローティ
ングゲートおよびコントロールゲートの間の誘電体はイ
ンター−ポリ誘電体（ｉｎｔｅｒ−ｐｏｌｙ ｄｉｅｌ
ｅｃｔｒｉｃ）と呼ばれる。コントロールゲートは、フ
ローティングゲートへのおよびからの電荷の移動を制御
するためにフローティングゲート上に電圧をかけるため
に用いられる。電圧がコントロールゲートから取り去ら
れたとき、フローティングゲートの電荷は不揮発性メモ
リセルのデータ値を決定する蓄えられた電圧を提供す
る。その構造は２つの導電層の形成を必要とする。最も
伝統的な不揮発性メモリ技術においては、これは２つの
多結晶シリコンのデポジションで成し遂げられる。
しかつフローティングゲートを容量的に結合させるため
の２つのよく知られた手法があるので、それはプログラ
ムまたは消去することができる。第１の手法は、二重誘
電体／導電体スタック（ｄｏｕｂｌｅ ｄｉｅｌｅｃｔ
ｒｉｃ／ｃｏｎｄｕｃｔｏｒ ｓｔａｃｋ）を使用し
て、コントロールゲートと呼ばれる第２の導電体によっ
て制御される２つの誘電体層の間にフローティングゲー
トを形成する。ゲートが多結晶シリコンゲート構造であ
るとき、メモリセルはダブル−ポリ不揮発性メモリセル
（ｄｏｕｂｌｅ−ｐｏｌｙ ｎｏｎｖｏｌａｔｉｌｅ
ｍｅｍｏｒｙ ｃｅｌｌ）と呼ばれ、そしてフローティ
ングゲートおよびコントロールゲートの間の誘電体はイ
ンター−ポリ誘電体（ｉｎｔｅｒ−ｐｏｌｙ ｄｉｅｌ
ｅｃｔｒｉｃ）と呼ばれる。コントロールゲートは、フ
ローティングゲートへのおよびからの電荷の移動を制御
するためにフローティングゲート上に電圧をかけるため
に用いられる。電圧がコントロールゲートから取り去ら
れたとき、フローティングゲートの電荷は不揮発性メモ
リセルのデータ値を決定する蓄えられた電圧を提供す
る。その構造は２つの導電層の形成を必要とする。最も
伝統的な不揮発性メモリ技術においては、これは２つの
多結晶シリコンのデポジションで成し遂げられる。
【０００４】第２の手法は、単一のゲート構造を用い、
それはまたシングル−ポリ不揮発性メモリセル（ｓｉｎ
ｇｌｅ−ｐｏｌｙ ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏ
ｒｙｃｅｌｌ）と呼ばれる。シングル−ポリ不揮発性メ
モリセルにおいては、ＦＥＴに隣接したシリコン基板上
の誘電体層はインター−ポリ誘電体層として機能する。
誘電体層の下のシリコン基板のアイソレートされた領域
はコントロールゲートとして機能する。フローティング
多結晶シリコンゲートはＦＥＴの酸化物層およびコント
ロールゲート上の誘電体層の両方を覆っている。シング
ル−ポリ不揮発性メモリセルはただ一つの多結晶シリコ
ンのデポジションを必要としそして、それゆえ、単純で
かつダブル−ポリ不揮発性メモリセルと比べて製造する
のに費用がかからない。しかしながら、付加的なシリコ
ン領域がインター−ポリ誘電体およびコントロールゲー
トを形成するためにシングル−ポリ不揮発性メモリセル
中で使用される。
それはまたシングル−ポリ不揮発性メモリセル（ｓｉｎ
ｇｌｅ−ｐｏｌｙ ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏ
ｒｙｃｅｌｌ）と呼ばれる。シングル−ポリ不揮発性メ
モリセルにおいては、ＦＥＴに隣接したシリコン基板上
の誘電体層はインター−ポリ誘電体層として機能する。
誘電体層の下のシリコン基板のアイソレートされた領域
はコントロールゲートとして機能する。フローティング
多結晶シリコンゲートはＦＥＴの酸化物層およびコント
ロールゲート上の誘電体層の両方を覆っている。シング
ル−ポリ不揮発性メモリセルはただ一つの多結晶シリコ
ンのデポジションを必要としそして、それゆえ、単純で
かつダブル−ポリ不揮発性メモリセルと比べて製造する
のに費用がかからない。しかしながら、付加的なシリコ
ン領域がインター−ポリ誘電体およびコントロールゲー
トを形成するためにシングル−ポリ不揮発性メモリセル
中で使用される。
【０００５】
【発明が解決しようとする課題】従って、不揮発性メモ
リセルのための構造および不揮発性メモリセルにアクセ
スするための方法を提供することは有益であるだろう。
単純でかつ製造するのに費用がかからないことが不揮発
性メモリセルに対して望まれる。シリコン領域の効率が
よいことが不揮発性メモリセルに対してまた望まれる。
電気的に消去できかつ電気的にプログラムできることは
不揮発性メモリセルにとって更に有益であるだろう。
リセルのための構造および不揮発性メモリセルにアクセ
スするための方法を提供することは有益であるだろう。
単純でかつ製造するのに費用がかからないことが不揮発
性メモリセルに対して望まれる。シリコン領域の効率が
よいことが不揮発性メモリセルに対してまた望まれる。
電気的に消去できかつ電気的にプログラムできることは
不揮発性メモリセルにとって更に有益であるだろう。
【０００６】
【課題を解決するための手段】本発明によれば、シング
ルゲート不揮発性メモリセルが提供され、該シングルゲ
ート不揮発性メモリセルは主面を有する半導体材料の本
体部、前記半導体材料の本体部に形成された第１の導電
型のソース領域、前記半導体材料の本体部に形成された
第１の導電型のドレイン領域、前記半導体材料の本体部
に形成された第２の導電型のチャネル領域であって該チ
ャネル領域は前記ソース領域を前記ドレイン領域から分
離しているもの、および前記チャネル領域上の前記主面
上に形成されたフローティングゲート構造であって該フ
ローティングゲート構造は寄生ゲート−ソースキャパシ
タを経て前記ソース領域に容量的に結合されかつ寄生ゲ
ート−ドレインキャパシタを経て前記ドレイン領域に容
量的に結合され、前記寄生ゲート−ソースキャパシタの
静電容量は前記寄生ゲート−ドレインキャパシタの静電
容量と異なるものを具備する。
ルゲート不揮発性メモリセルが提供され、該シングルゲ
ート不揮発性メモリセルは主面を有する半導体材料の本
体部、前記半導体材料の本体部に形成された第１の導電
型のソース領域、前記半導体材料の本体部に形成された
第１の導電型のドレイン領域、前記半導体材料の本体部
に形成された第２の導電型のチャネル領域であって該チ
ャネル領域は前記ソース領域を前記ドレイン領域から分
離しているもの、および前記チャネル領域上の前記主面
上に形成されたフローティングゲート構造であって該フ
ローティングゲート構造は寄生ゲート−ソースキャパシ
タを経て前記ソース領域に容量的に結合されかつ寄生ゲ
ート−ドレインキャパシタを経て前記ドレイン領域に容
量的に結合され、前記寄生ゲート−ソースキャパシタの
静電容量は前記寄生ゲート−ドレインキャパシタの静電
容量と異なるものを具備する。
【０００７】この場合、前記チャネル領域は前記ソース
領域に隣接する第１の幅と前記ドレイン領域に隣接する
第２の幅を有し、前記第１の幅は前記第２の幅と異なっ
ているよう構成することもできる。
領域に隣接する第１の幅と前記ドレイン領域に隣接する
第２の幅を有し、前記第１の幅は前記第２の幅と異なっ
ているよう構成することもできる。
【０００８】またこの場合、前記ドレイン領域に隣接す
る前記フローティングゲート構造の一部分の下の第１の
導電型のドレイン側部注入領域を更に具備するよう構成
することもできる。
る前記フローティングゲート構造の一部分の下の第１の
導電型のドレイン側部注入領域を更に具備するよう構成
することもできる。
【０００９】また、本発明によれば、シングルゲート不
揮発性メモリセルが提供され、該シングルゲート不揮発
性メモリセルは主面を有するシリコン基板、前記シリコ
ン基板に形成された電界効果トランジスタであって該電
界効果トランジスタはソース領域、ドレイン領域、およ
び前記ドレイン領域から前記ソース領域を分離している
チャネル領域を有しているもの、前記電界効果トランジ
スタのチャネル領域の一部分の上にある前記シリコン基
板の主面上に形成された誘電体層、前記誘電体層上に形
成された多結晶シリコンゲートであって該多結晶シリコ
ンゲートは寄生ゲート−ソースキャパシタを経て前記ソ
ース領域に容量的に結合されかつ寄生ゲート−ドレイン
キャパシタを経て前記ドレイン領域に容量的に結合され
前記寄生ゲート−ソースキャパシタの静電容量は前記寄
生ゲート−ドレインキャパシタの静電容量より小さいも
の、前記ソース領域に電気的に結合されたソース電極、
前記ドレイン領域に電気的に結合されたドレイン電極、
および前記チャネル領域の下のシリコン基板に電気的に
結合された基板電極を具備する。
揮発性メモリセルが提供され、該シングルゲート不揮発
性メモリセルは主面を有するシリコン基板、前記シリコ
ン基板に形成された電界効果トランジスタであって該電
界効果トランジスタはソース領域、ドレイン領域、およ
び前記ドレイン領域から前記ソース領域を分離している
チャネル領域を有しているもの、前記電界効果トランジ
スタのチャネル領域の一部分の上にある前記シリコン基
板の主面上に形成された誘電体層、前記誘電体層上に形
成された多結晶シリコンゲートであって該多結晶シリコ
ンゲートは寄生ゲート−ソースキャパシタを経て前記ソ
ース領域に容量的に結合されかつ寄生ゲート−ドレイン
キャパシタを経て前記ドレイン領域に容量的に結合され
前記寄生ゲート−ソースキャパシタの静電容量は前記寄
生ゲート−ドレインキャパシタの静電容量より小さいも
の、前記ソース領域に電気的に結合されたソース電極、
前記ドレイン領域に電気的に結合されたドレイン電極、
および前記チャネル領域の下のシリコン基板に電気的に
結合された基板電極を具備する。
【００１０】更に、本発明によれば、不揮発性メモリセ
ルにアクセスする方法が提供され、該方法は不揮発性メ
モリセルとして働く電界効果トランジスタを提供する段
階であって前記電界効果トランジスタはソース、ドレイ
ン、基板、およびフローティングゲートを有し該フロー
ティングゲートは寄生ゲート−ソースキャパシタを経て
前記ソースに容量的に結合されかつ寄生ゲート−ドレイ
ンキャパシタを経て前記ドレインに容量的に結合され前
記寄生ゲート−ソースキャパシタの静電容量は前記寄生
ゲート−ドレインキャパシタの静電容量より少ないも
の、および前記ドレインにプログラミング電圧レベルを
印加しそれによってホットキャリア注入を通して電荷を
前記電界効果トランジスタのチャネル領域から前記フロ
ーティングゲート上に移動させる段階を具備する。
ルにアクセスする方法が提供され、該方法は不揮発性メ
モリセルとして働く電界効果トランジスタを提供する段
階であって前記電界効果トランジスタはソース、ドレイ
ン、基板、およびフローティングゲートを有し該フロー
ティングゲートは寄生ゲート−ソースキャパシタを経て
前記ソースに容量的に結合されかつ寄生ゲート−ドレイ
ンキャパシタを経て前記ドレインに容量的に結合され前
記寄生ゲート−ソースキャパシタの静電容量は前記寄生
ゲート−ドレインキャパシタの静電容量より少ないも
の、および前記ドレインにプログラミング電圧レベルを
印加しそれによってホットキャリア注入を通して電荷を
前記電界効果トランジスタのチャネル領域から前記フロ
ーティングゲート上に移動させる段階を具備する。
【００１１】
【発明の実施の形態】図１は本発明に従った不揮発性メ
モリ（ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ：ＮＶ
Ｍ）セル１０の概略図である。ＮＶＭセル１０は、ゲー
ト１２、ソース電極１４、ドレイン電極１６、および基
板電極１８を有する電界効果トランジスタ（ＦＥＴ）１
１を含んでいる。好ましくは、ＦＥＴ１１はｎ−チャネ
ル絶縁ゲートＦＥＴ（ｎ−ｃｈａｎｎｅｌ ｉｎｓｕｌ
ａｔｅｄ ｇａｔｅ ＦＥＴ）である。ゲート１２は電
気的に外部回路から絶縁（ｉｓｏｌａｔｅ）されそし
て、それゆえ、ＦＥＴ１１のフローティングゲート（ｆ
ｌｏａｔｉｎｇ ｇａｔｅ）とまた呼ばれる。ソース電
極１４はソースライン（ｓｏｕｒｃｅ ｌｉｎｅ）１５
を通して消去信号（ｅｒａｓｉｎｇ ｓｉｇｎａｌ）を
受けとるよう結合される。ドレイン電極１６はドレイン
ライン（ｄｒａｉｎ ｌｉｎｅ）１７を通してプログラ
ミング信号および読み出し信号を受けとるよう結合され
る。ドレインライン１７は更にＮＶＭセル１０のデータ
信号を伝達するためにセンス増幅器（ｓｅｎｓｅ ａｍ
ｐｌｉｆｉｅｒ：図示せず）に結合される。基板電極１
８は基板ライン（ｓｕｂｓｔｒａｔｅ ｌｉｎｅ）１９
を通して逆バイアス信号（ｂａｃｋ ｂｉａｓｉｎｇ
ｓｉｇｎａｌ）を受けとるよう結合される。図１はま
た、ソース電極１４にゲート１２を容量的（ｃａｐａｃ
ｉｔｉｖｅｌｙ）に結合する寄生ゲート−ソースキャパ
シタ（ｐａｒａｓｉｔｉｃ ｇａｔｅ−ｓｏｕｒｃｅｃ
ａｐａｃｉｔｏｒ）２４、ドレイン電極１６にゲート１
２を容量的に結合する寄生ゲート−ドレインキャパシタ
２６、および基板電極１８にゲート１２を容量的に結合
する寄生ゲート−基板キャパシタ２８を示している。Ｎ
ＶＭセル１０は単一の（ｓｉｎｇｌｅ）ゲート１２を有
する単一絶縁ゲートＦＥＴ１１を含むので、ＮＶＭセル
１０はまたシングルトランジスタ（ｓｉｎｇｌｅ ｔｒ
ａｎｓｉｓｔｏｒ）、シングルゲート不揮発性メモリセ
ル（ｓｉｎｇｌｅ ｇａｔｅｎｏｎｖｏｌａｔｉｌｅ
ｍｅｍｏｒｙ ｃｅｌｌ）又はシングル−ポリ不揮発性
メモリセル（ｓｉｎｇｌｅ−ｐｏｌｙ ｎｏｎｖｏｌａ
ｔｉｌｅ ｍｅｍｏｒｙ ｃｅｌｌ）と呼ばれる。
モリ（ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ：ＮＶ
Ｍ）セル１０の概略図である。ＮＶＭセル１０は、ゲー
ト１２、ソース電極１４、ドレイン電極１６、および基
板電極１８を有する電界効果トランジスタ（ＦＥＴ）１
１を含んでいる。好ましくは、ＦＥＴ１１はｎ−チャネ
ル絶縁ゲートＦＥＴ（ｎ−ｃｈａｎｎｅｌ ｉｎｓｕｌ
ａｔｅｄ ｇａｔｅ ＦＥＴ）である。ゲート１２は電
気的に外部回路から絶縁（ｉｓｏｌａｔｅ）されそし
て、それゆえ、ＦＥＴ１１のフローティングゲート（ｆ
ｌｏａｔｉｎｇ ｇａｔｅ）とまた呼ばれる。ソース電
極１４はソースライン（ｓｏｕｒｃｅ ｌｉｎｅ）１５
を通して消去信号（ｅｒａｓｉｎｇ ｓｉｇｎａｌ）を
受けとるよう結合される。ドレイン電極１６はドレイン
ライン（ｄｒａｉｎ ｌｉｎｅ）１７を通してプログラ
ミング信号および読み出し信号を受けとるよう結合され
る。ドレインライン１７は更にＮＶＭセル１０のデータ
信号を伝達するためにセンス増幅器（ｓｅｎｓｅ ａｍ
ｐｌｉｆｉｅｒ：図示せず）に結合される。基板電極１
８は基板ライン（ｓｕｂｓｔｒａｔｅ ｌｉｎｅ）１９
を通して逆バイアス信号（ｂａｃｋ ｂｉａｓｉｎｇ
ｓｉｇｎａｌ）を受けとるよう結合される。図１はま
た、ソース電極１４にゲート１２を容量的（ｃａｐａｃ
ｉｔｉｖｅｌｙ）に結合する寄生ゲート−ソースキャパ
シタ（ｐａｒａｓｉｔｉｃ ｇａｔｅ−ｓｏｕｒｃｅｃ
ａｐａｃｉｔｏｒ）２４、ドレイン電極１６にゲート１
２を容量的に結合する寄生ゲート−ドレインキャパシタ
２６、および基板電極１８にゲート１２を容量的に結合
する寄生ゲート−基板キャパシタ２８を示している。Ｎ
ＶＭセル１０は単一の（ｓｉｎｇｌｅ）ゲート１２を有
する単一絶縁ゲートＦＥＴ１１を含むので、ＮＶＭセル
１０はまたシングルトランジスタ（ｓｉｎｇｌｅ ｔｒ
ａｎｓｉｓｔｏｒ）、シングルゲート不揮発性メモリセ
ル（ｓｉｎｇｌｅ ｇａｔｅｎｏｎｖｏｌａｔｉｌｅ
ｍｅｍｏｒｙ ｃｅｌｌ）又はシングル−ポリ不揮発性
メモリセル（ｓｉｎｇｌｅ−ｐｏｌｙ ｎｏｎｖｏｌａ
ｔｉｌｅ ｍｅｍｏｒｙ ｃｅｌｌ）と呼ばれる。
【００１２】ＦＥＴ１１はｎ−チャネル絶縁ゲートＦＥ
Ｔであることに限定されないことに注意すべきである。
ＦＥＴ１１は絶縁されたゲート構造を有するどのトラン
ジスタによっても置き換えることができる。例えば、Ｆ
ＥＴ１１はｐ−チャネル絶縁ゲートＦＥＴ、絶縁ゲート
バイポーラトランジスタ、またはその他同種類のものな
どで置き換えることができる。
Ｔであることに限定されないことに注意すべきである。
ＦＥＴ１１は絶縁されたゲート構造を有するどのトラン
ジスタによっても置き換えることができる。例えば、Ｆ
ＥＴ１１はｐ−チャネル絶縁ゲートＦＥＴ、絶縁ゲート
バイポーラトランジスタ、またはその他同種類のものな
どで置き換えることができる。
【００１３】ＮＶＭセル１０に蓄えられたデータの論理
値はフローティングゲート１２に蓄えられた電荷によっ
て決定される。電荷はホットキャリア注入過程（ｈｏｔ
ｃａｒｒｉｅｒ ｉｎｊｅｃｔｉｏｎ ｐｒｏｃｅｓ
ｓ）を通してフローティングゲート１２上に移動しかつ
トンネル過程（ｔｕｎｎｅｌｉｎｇ ｐｒｏｃｅｓｓ）
を通してフローティングゲート１２から移動する。フロ
ーティングゲート１２上へのまたはからの電荷の移動
は、それぞれ、ソースライン１５、ドレインライン１
７、および基板ライン１９を通してＦＥＴ１１のソース
電極１４、ドレイン電極１６、および基板電極１８に印
加される電圧信号によって制御される。好ましくは、Ｆ
ＥＴ１１はゲート−ソースキャパシタ２４の静電容量が
ゲート−ドレインキャパシタ２６の静電容量と異なると
いう意味において非対称に動作する。より特定的には、
ゲート−ソースキャパシタ２４の静電容量は好ましくは
ゲート−ドレインキャパシタ２６の静電容量より小さ
い。
値はフローティングゲート１２に蓄えられた電荷によっ
て決定される。電荷はホットキャリア注入過程（ｈｏｔ
ｃａｒｒｉｅｒ ｉｎｊｅｃｔｉｏｎ ｐｒｏｃｅｓ
ｓ）を通してフローティングゲート１２上に移動しかつ
トンネル過程（ｔｕｎｎｅｌｉｎｇ ｐｒｏｃｅｓｓ）
を通してフローティングゲート１２から移動する。フロ
ーティングゲート１２上へのまたはからの電荷の移動
は、それぞれ、ソースライン１５、ドレインライン１
７、および基板ライン１９を通してＦＥＴ１１のソース
電極１４、ドレイン電極１６、および基板電極１８に印
加される電圧信号によって制御される。好ましくは、Ｆ
ＥＴ１１はゲート−ソースキャパシタ２４の静電容量が
ゲート−ドレインキャパシタ２６の静電容量と異なると
いう意味において非対称に動作する。より特定的には、
ゲート−ソースキャパシタ２４の静電容量は好ましくは
ゲート−ドレインキャパシタ２６の静電容量より小さ
い。
【００１４】図２は、図１のＮＶＭセル１０の一実施形
態である構造３０の拡大された断面図である。同じ参照
番号が同じ要素（ｅｌｅｍｅｎｔｓ）を表すために図中
で用いられていることに注意すべきである。ＦＥＴ１１
は主面（ｍａｊｏｒ ｓｕｒｆａｃｅ）３６を有するシ
リコン基板３２のような半導体材料の本体（ｂｏｄｙ）
中に作られる。ｐウエル３４は主面３６から基板３２の
中に拡張して形成される。フィールド酸化物領域３８は
基板３２中に形成され得る他の装置（図示せず）からＦ
ＥＴ１１を電気的にアイソレートするために形成され
る。ゲート酸化物層４１は主面３６上に酸化物の層を成
長させることによって形成される。多結晶シリコンの層
４２はゲート酸化物層４１上にデポジット（ｄｅｐｏｓ
ｉｔｅ）される。例として、多結晶シリコン層４２はｎ
型の導電性とおよそ１０１５原子／ｃｍ３（ａｔｏｍｓ
ｐｅｒ ｃｕｂｉｃ ｃｅｎｔｉｍｅｔｅｒ：ａｔｏ
ｍｓ／ｃｍ３）からおよそ１０２２原子／ｃｍ３の範囲
にわたるドーパント濃度を有している。多結晶シリコン
層４２およびゲート酸化物層４１は次に基板３２のチャ
ネル領域４３上にフローティングゲート構造を形成する
ようパターン化されかつエッチされる。ゲート構造はＦ
ＥＴ１１のフローティングゲート１２として働く。
態である構造３０の拡大された断面図である。同じ参照
番号が同じ要素（ｅｌｅｍｅｎｔｓ）を表すために図中
で用いられていることに注意すべきである。ＦＥＴ１１
は主面（ｍａｊｏｒ ｓｕｒｆａｃｅ）３６を有するシ
リコン基板３２のような半導体材料の本体（ｂｏｄｙ）
中に作られる。ｐウエル３４は主面３６から基板３２の
中に拡張して形成される。フィールド酸化物領域３８は
基板３２中に形成され得る他の装置（図示せず）からＦ
ＥＴ１１を電気的にアイソレートするために形成され
る。ゲート酸化物層４１は主面３６上に酸化物の層を成
長させることによって形成される。多結晶シリコンの層
４２はゲート酸化物層４１上にデポジット（ｄｅｐｏｓ
ｉｔｅ）される。例として、多結晶シリコン層４２はｎ
型の導電性とおよそ１０１５原子／ｃｍ３（ａｔｏｍｓ
ｐｅｒ ｃｕｂｉｃ ｃｅｎｔｉｍｅｔｅｒ：ａｔｏ
ｍｓ／ｃｍ３）からおよそ１０２２原子／ｃｍ３の範囲
にわたるドーパント濃度を有している。多結晶シリコン
層４２およびゲート酸化物層４１は次に基板３２のチャ
ネル領域４３上にフローティングゲート構造を形成する
ようパターン化されかつエッチされる。ゲート構造はＦ
ＥＴ１１のフローティングゲート１２として働く。
【００１５】ソース領域４４は、チャネル領域４３に隣
接したｐウエル３４中に、例えば燐（ｐｈｏｓｐｈｏｒ
ｕｓ）またはヒ素（ａｒｓｅｎｉｃ）のようなｎ型の導
電性のドーパントを注入することによって形成される。
ソース領域４４は主面３６からｐウエル３４の中に拡張
している。同様に、ドレイン領域４６は、チャネル領域
４３に隣接しかつソース領域４４と反対側のｐウエル３
４中に、例えば燐またはヒ素のようなｎ型の導電性のド
ーパントを注入することによって形成される。ドレイン
領域４６は主面３６からｐウエル３４の中に拡張してい
る。注入されるイオンのエネルギーとドーズ（ｄｏｓ
ｅ）は、ソース領域４４およびドレイン領域４６が例え
ばおよそ１０１８原子／ｃｍ３からおよそ１０２２原子
／ｃｍ３の範囲にわたるドーパント濃度を有するよう調
整される。
接したｐウエル３４中に、例えば燐（ｐｈｏｓｐｈｏｒ
ｕｓ）またはヒ素（ａｒｓｅｎｉｃ）のようなｎ型の導
電性のドーパントを注入することによって形成される。
ソース領域４４は主面３６からｐウエル３４の中に拡張
している。同様に、ドレイン領域４６は、チャネル領域
４３に隣接しかつソース領域４４と反対側のｐウエル３
４中に、例えば燐またはヒ素のようなｎ型の導電性のド
ーパントを注入することによって形成される。ドレイン
領域４６は主面３６からｐウエル３４の中に拡張してい
る。注入されるイオンのエネルギーとドーズ（ｄｏｓ
ｅ）は、ソース領域４４およびドレイン領域４６が例え
ばおよそ１０１８原子／ｃｍ３からおよそ１０２２原子
／ｃｍ３の範囲にわたるドーパント濃度を有するよう調
整される。
【００１６】図１を参照して説明したような非対称な特
性を成し遂げるために、フローティングゲート１２とソ
ース領域４４の間の重なり部分（ｏｖｅｒｌａｐ）の面
積（ａｒｅａ）は好ましくはフローティングゲート１２
とドレイン領域４６の間の重なり部分の面積と異なって
いる。例として、ソース領域４４およびドレイン領域４
６は２つのドーピングの段階で形成される。第１のドー
ピングの段階においては、ｎ型の導電性のドーパントが
ドレイン領域４６が形成されるべきｐウエル３４の部分
に注入される。注入（ｉｍｐｌａｎｔａｔｉｏｎ）の後
に、例えば急速熱アニール工程（ｒａｐｉｄ ｔｈｅｒ
ｍａｌ ａｎｎｅａｌｉｎｇ ｐｒｏｃｅｓｓ）のよう
な拡散工程が行われる。第２のドーピングの段階におい
ては、ｎ型の導電性のドーパントがソース領域４４およ
びドレイン領域４６が形成されるべきｐウエル３４の領
域に注入される。第２の注入の後に、ソース領域４４お
よびドレイン領域４６を形成するためのもう一つの拡散
工程が行われる。ドレイン領域４６の形成はソース領域
４４の形成と比べて付加的なイオン注入および拡散工程
を含んでいる。結果として、ドレイン領域４６は酸化物
層４１の下の領域にソース領域４４よりも大きな距離ま
で水平または横方向に拡張する。ドレイン領域４６はま
たソース領域４４よりもｐウエル３４の中に更に拡張し
ている。例えば、ソース領域４４の深さ（ｄｅｐｔｈ）
はおよそ０．３マイクロメートル（ｍｉｃｒｏｍｅｔｅ
ｒ：μｍ）でありそしてドレイン領域４６の深さはおよ
そ０．４μｍである。ソース領域４４およびドレイン領
域４６の間の寸法（ｄｉｍｅｎｓｉｏｎｓ）の違いのた
めに、寄生ゲート−ソースキャパシタ２４（図１に示さ
れている）の静電容量は寄生ゲート−ドレインキャパシ
タ２６（図１に示されている）の静電容量と異なってい
る。より特定的には、ゲート−ソースキャパシタ２４の
静電容量はゲート−ドレインキャパシタ２６の静電容量
より小さい。
性を成し遂げるために、フローティングゲート１２とソ
ース領域４４の間の重なり部分（ｏｖｅｒｌａｐ）の面
積（ａｒｅａ）は好ましくはフローティングゲート１２
とドレイン領域４６の間の重なり部分の面積と異なって
いる。例として、ソース領域４４およびドレイン領域４
６は２つのドーピングの段階で形成される。第１のドー
ピングの段階においては、ｎ型の導電性のドーパントが
ドレイン領域４６が形成されるべきｐウエル３４の部分
に注入される。注入（ｉｍｐｌａｎｔａｔｉｏｎ）の後
に、例えば急速熱アニール工程（ｒａｐｉｄ ｔｈｅｒ
ｍａｌ ａｎｎｅａｌｉｎｇ ｐｒｏｃｅｓｓ）のよう
な拡散工程が行われる。第２のドーピングの段階におい
ては、ｎ型の導電性のドーパントがソース領域４４およ
びドレイン領域４６が形成されるべきｐウエル３４の領
域に注入される。第２の注入の後に、ソース領域４４お
よびドレイン領域４６を形成するためのもう一つの拡散
工程が行われる。ドレイン領域４６の形成はソース領域
４４の形成と比べて付加的なイオン注入および拡散工程
を含んでいる。結果として、ドレイン領域４６は酸化物
層４１の下の領域にソース領域４４よりも大きな距離ま
で水平または横方向に拡張する。ドレイン領域４６はま
たソース領域４４よりもｐウエル３４の中に更に拡張し
ている。例えば、ソース領域４４の深さ（ｄｅｐｔｈ）
はおよそ０．３マイクロメートル（ｍｉｃｒｏｍｅｔｅ
ｒ：μｍ）でありそしてドレイン領域４６の深さはおよ
そ０．４μｍである。ソース領域４４およびドレイン領
域４６の間の寸法（ｄｉｍｅｎｓｉｏｎｓ）の違いのた
めに、寄生ゲート−ソースキャパシタ２４（図１に示さ
れている）の静電容量は寄生ゲート−ドレインキャパシ
タ２６（図１に示されている）の静電容量と異なってい
る。より特定的には、ゲート−ソースキャパシタ２４の
静電容量はゲート−ドレインキャパシタ２６の静電容量
より小さい。
【００１７】上で説明した寄生ゲート−ソースキャパシ
タ２４およびゲート−ドレインキャパシタ２６の静電容
量を調整するための方法は本発明を限定するものではな
いことに注意すべきである。ソース領域４４およびドレ
イン領域４６のサイズを制御することの他に、ＦＥＴ１
１の寄生キャパシタの静電容量は領域のドーパント濃度
を調整することによって調整できる。それゆえ、ゲート
−ドレインキャパシタ２６の静電容量は、ソース領域４
４およびドレイン領域４６の同じ深さおよび幅を維持す
る一方で、ソース領域４４のそれよりも高いドーパント
濃度にドレイン領域４６をドーピングすることによっ
て、ゲート−ソースキャパシタ２４の静電容量より大き
くすることもできる。寄生ゲート−ソースキャパシタ２
４およびゲート−ドレインキャパシタ２６の静電容量値
を調整するための別の手法は、例えば傾斜した注入（ａ
ｎｇｌｅｄ ｉｍｐｌａｎｔａｔｉｏｎ）のような技術
を用いてソース領域４４およびドレイン領域４６の深さ
を実質的に互いに等しく保ちながら、ゲート酸化物層４
１の下の領域へのソース領域４４およびドレイン領域４
６それぞれの水平方向の拡張を調整することを含んでい
る。より大きな拡張、すなわち、フローティングゲート
１２とソースまたはドレイン領域のそれぞれとの間のよ
り大きな重なりは、通常はより大きな静電容量を生じ
る。
タ２４およびゲート−ドレインキャパシタ２６の静電容
量を調整するための方法は本発明を限定するものではな
いことに注意すべきである。ソース領域４４およびドレ
イン領域４６のサイズを制御することの他に、ＦＥＴ１
１の寄生キャパシタの静電容量は領域のドーパント濃度
を調整することによって調整できる。それゆえ、ゲート
−ドレインキャパシタ２６の静電容量は、ソース領域４
４およびドレイン領域４６の同じ深さおよび幅を維持す
る一方で、ソース領域４４のそれよりも高いドーパント
濃度にドレイン領域４６をドーピングすることによっ
て、ゲート−ソースキャパシタ２４の静電容量より大き
くすることもできる。寄生ゲート−ソースキャパシタ２
４およびゲート−ドレインキャパシタ２６の静電容量値
を調整するための別の手法は、例えば傾斜した注入（ａ
ｎｇｌｅｄ ｉｍｐｌａｎｔａｔｉｏｎ）のような技術
を用いてソース領域４４およびドレイン領域４６の深さ
を実質的に互いに等しく保ちながら、ゲート酸化物層４
１の下の領域へのソース領域４４およびドレイン領域４
６それぞれの水平方向の拡張を調整することを含んでい
る。より大きな拡張、すなわち、フローティングゲート
１２とソースまたはドレイン領域のそれぞれとの間のよ
り大きな重なりは、通常はより大きな静電容量を生じ
る。
【００１８】ドレイン側部注入領域（ｄｒａｉｎ ｓｉ
ｄｅ ｉｍｐｌａｎｔａｔｉｏｎｒｅｇｉｏｎ）４９
は、例えばヒ素のようなｎ型の導電性のイオンをその領
域に注入することによって、誘電体層４１の一部分の下
のかつドレイン領域４６に隣接するチャネル領域４３に
形成される。ヒ素イオンのエネルギーおよびドーズは、
ドレイン側部注入領域４９が主面３６から基板３２の中
に例えばおよそ０．２μｍの深さまで拡張しかつ例えば
およそ１０１７原子／ｃｍ３からおよそ１０２０原子／
ｃｍ３の範囲にわたるドーパント濃度を有するよう調整
される。ドレイン側部注入領域４９のドーパント濃度は
好ましくはドレイン領域４６のドーパント濃度よりも低
い。ドレイン側部注入領域４９は、ＮＶＭセル１０をプ
ログラムするときにホットキャリア注入効率（ｈｏｔ
ｃａｒｒｉｅｒ ｉｎｊｅｃｔｉｏｎ ｅｆｆｉｃｉｅ
ｎｃｙ）を改善するよう働く。好ましいけれども、ドレ
イン側部注入領域４９は任意選択的なもの（ｏｐｔｉｏ
ｎａｌ）であることに注意すべきである。
ｄｅ ｉｍｐｌａｎｔａｔｉｏｎｒｅｇｉｏｎ）４９
は、例えばヒ素のようなｎ型の導電性のイオンをその領
域に注入することによって、誘電体層４１の一部分の下
のかつドレイン領域４６に隣接するチャネル領域４３に
形成される。ヒ素イオンのエネルギーおよびドーズは、
ドレイン側部注入領域４９が主面３６から基板３２の中
に例えばおよそ０．２μｍの深さまで拡張しかつ例えば
およそ１０１７原子／ｃｍ３からおよそ１０２０原子／
ｃｍ３の範囲にわたるドーパント濃度を有するよう調整
される。ドレイン側部注入領域４９のドーパント濃度は
好ましくはドレイン領域４６のドーパント濃度よりも低
い。ドレイン側部注入領域４９は、ＮＶＭセル１０をプ
ログラムするときにホットキャリア注入効率（ｈｏｔ
ｃａｒｒｉｅｒ ｉｎｊｅｃｔｉｏｎ ｅｆｆｉｃｉｅ
ｎｃｙ）を改善するよう働く。好ましいけれども、ドレ
イン側部注入領域４９は任意選択的なもの（ｏｐｔｉｏ
ｎａｌ）であることに注意すべきである。
【００１９】ウエルコンタクト領域４８はｐウエル３４
の中に例えばボロン（ｂｏｒｏｎ）のようなｐ型の導電
性のドーパントを注入することによってｐウエル３４に
形成される。注入されるボロンイオンのエネルギーおよ
びドーズは、ウエルコンタクト領域４８が例えばおよそ
１０１８原子／ｃｍ３からおよそ１０２２原子／ｃｍ３
の範囲にわたるドーパント濃度を有するよう調整され
る。
の中に例えばボロン（ｂｏｒｏｎ）のようなｐ型の導電
性のドーパントを注入することによってｐウエル３４に
形成される。注入されるボロンイオンのエネルギーおよ
びドーズは、ウエルコンタクト領域４８が例えばおよそ
１０１８原子／ｃｍ３からおよそ１０２２原子／ｃｍ３
の範囲にわたるドーパント濃度を有するよう調整され
る。
【００２０】誘電体層５０は基板３２上に形成され、Ｆ
ＥＴ１１と基板３２上に形成される他の電子素子（ｅｌ
ｅｃｔｒｏｎｉｃ ｅｌｅｍｅｎｔｓ：図示せず）の間
の電気的アイソレーションを提供する。誘電体層５０は
典型的には酸化、デポジション（ｄｅｐｏｓｉｔｉｏ
ｎ）、または両者の組み合わせによって形成される。Ｆ
ＥＴ１１への電気的接続（ｅｌｅｃｔｒｉｃａｌ ｃｏ
ｎｎｅｃｔｉｏｎｓ）を形成するために、誘電体層５０
はソース領域４４、ドレイン領域４６、およびウエルコ
ンタクト領域４８の部分を露出するようパターニングさ
れかつエッチングされる。従来技術で知られる金属化
（ｍｅｔａｌｌｉｚａｔｉｏｎ）技術を用いて、ソース
電極１４、ドレイン電極１６、および基板電極１８がそ
れぞれソース領域４４、ドレイン領域４６、およびウエ
ルコンタクト領域４８と接触するよう形成される。
ＥＴ１１と基板３２上に形成される他の電子素子（ｅｌ
ｅｃｔｒｏｎｉｃ ｅｌｅｍｅｎｔｓ：図示せず）の間
の電気的アイソレーションを提供する。誘電体層５０は
典型的には酸化、デポジション（ｄｅｐｏｓｉｔｉｏ
ｎ）、または両者の組み合わせによって形成される。Ｆ
ＥＴ１１への電気的接続（ｅｌｅｃｔｒｉｃａｌ ｃｏ
ｎｎｅｃｔｉｏｎｓ）を形成するために、誘電体層５０
はソース領域４４、ドレイン領域４６、およびウエルコ
ンタクト領域４８の部分を露出するようパターニングさ
れかつエッチングされる。従来技術で知られる金属化
（ｍｅｔａｌｌｉｚａｔｉｏｎ）技術を用いて、ソース
電極１４、ドレイン電極１６、および基板電極１８がそ
れぞれソース領域４４、ドレイン領域４６、およびウエ
ルコンタクト領域４８と接触するよう形成される。
【００２１】図３は図１のＮＶＭセル１０の他の実施形
態である構造６０の拡大された上面図（ｔｏｐ ｖｉｅ
ｗ）である。同じ参照番号が同じ要素を表すために図中
で用いられていることに注意すべきである。ＮＶＭセル
１０のＦＥＴ１１は、主面６６を有する基板６２のよう
な半導体材料の本体に作られる。ｐウエル６４は主面６
６から基板６２の中に拡張して形成される。フィールド
酸化物領域６８は、基板６２に形成され得る他の装置
（図示せず）からＦＥＴ１１を電気的にアイソレートす
るために形成される。更に、フィールド酸化物領域６８
はｐウエル６４内に能動領域（ａｃｔｉｖｅ ｒｅｇｉ
ｏｎ）の大きさと形状を画定するためにパターニングさ
れる。ゲート酸化物層（図示せず）は主面６６上に酸化
物の層を成長させることによって形成される。多結晶シ
リコンの層７２はゲート酸化物層上にデポジットされ
る。例として、多結晶シリコン層７２はｎ型の導電性で
ある。多結晶シリコン層７２およびゲート酸化物層はそ
れから基板６２のチャネル領域７３上にフローティング
ゲート構造を形成するようパターニングされかつエッチ
ングされる。このフローティングゲート構造はＦＥＴ１
１のフローティングゲート１２として働く。
態である構造６０の拡大された上面図（ｔｏｐ ｖｉｅ
ｗ）である。同じ参照番号が同じ要素を表すために図中
で用いられていることに注意すべきである。ＮＶＭセル
１０のＦＥＴ１１は、主面６６を有する基板６２のよう
な半導体材料の本体に作られる。ｐウエル６４は主面６
６から基板６２の中に拡張して形成される。フィールド
酸化物領域６８は、基板６２に形成され得る他の装置
（図示せず）からＦＥＴ１１を電気的にアイソレートす
るために形成される。更に、フィールド酸化物領域６８
はｐウエル６４内に能動領域（ａｃｔｉｖｅ ｒｅｇｉ
ｏｎ）の大きさと形状を画定するためにパターニングさ
れる。ゲート酸化物層（図示せず）は主面６６上に酸化
物の層を成長させることによって形成される。多結晶シ
リコンの層７２はゲート酸化物層上にデポジットされ
る。例として、多結晶シリコン層７２はｎ型の導電性で
ある。多結晶シリコン層７２およびゲート酸化物層はそ
れから基板６２のチャネル領域７３上にフローティング
ゲート構造を形成するようパターニングされかつエッチ
ングされる。このフローティングゲート構造はＦＥＴ１
１のフローティングゲート１２として働く。
【００２２】ソース領域７４およびドレイン領域７６
は、チャネル領域７３に隣接したｐウエル６４中の能動
領域の部分の中に、例えば燐またはヒ素のようなｎ型の
導電性のドーパントを注入することによって形成され
る。注入されるイオンのエネルギーおよびドーズは、ソ
ース領域７４およびドレイン領域７６が主面６６から基
板６２の中に例えばおよそ０．３５μｍの深さまで拡張
しかつ例えばおよそ１０１８原子／ｃｍ３からおよそ１
０２２原子／ｃｍ３の範囲にわたるドーパント濃度を有
するよう調整される。
は、チャネル領域７３に隣接したｐウエル６４中の能動
領域の部分の中に、例えば燐またはヒ素のようなｎ型の
導電性のドーパントを注入することによって形成され
る。注入されるイオンのエネルギーおよびドーズは、ソ
ース領域７４およびドレイン領域７６が主面６６から基
板６２の中に例えばおよそ０．３５μｍの深さまで拡張
しかつ例えばおよそ１０１８原子／ｃｍ３からおよそ１
０２２原子／ｃｍ３の範囲にわたるドーパント濃度を有
するよう調整される。
【００２３】ドレイン側部注入領域７９は、例えばヒ素
のようなｎ型の導電性のイオンをその領域に注入するこ
とによってフローティングゲート１２の一部分の下のか
つドレイン領域７６に隣接したチャネル領域７３中に形
成される。ヒ素イオンのエネルギーおよびドーズは、ド
レイン側部注入領域７９が主面６６から基板６２の中に
例えばおよそ０．２μｍの深さまで拡張しかつ例えばお
よそ１０１７原子／ｃｍ３からおよそ１０２０原子／ｃ
ｍ３の範囲にわたるドーパント濃度を有するよう調整さ
れる。ドレイン側部注入領域７９のドーパント濃度は好
ましくはドレイン領域７６のドーパント濃度より低い。
ドレイン側部注入領域７９はＮＶＭセル１０をプログラ
ムするときホットキャリア注入効率を改善するよう働
く。好ましいけれども、ドレイン側部注入領域７９は任
意選択的なものであることに注意すべきである。
のようなｎ型の導電性のイオンをその領域に注入するこ
とによってフローティングゲート１２の一部分の下のか
つドレイン領域７６に隣接したチャネル領域７３中に形
成される。ヒ素イオンのエネルギーおよびドーズは、ド
レイン側部注入領域７９が主面６６から基板６２の中に
例えばおよそ０．２μｍの深さまで拡張しかつ例えばお
よそ１０１７原子／ｃｍ３からおよそ１０２０原子／ｃ
ｍ３の範囲にわたるドーパント濃度を有するよう調整さ
れる。ドレイン側部注入領域７９のドーパント濃度は好
ましくはドレイン領域７６のドーパント濃度より低い。
ドレイン側部注入領域７９はＮＶＭセル１０をプログラ
ムするときホットキャリア注入効率を改善するよう働
く。好ましいけれども、ドレイン側部注入領域７９は任
意選択的なものであることに注意すべきである。
【００２４】ウエルコンタクト領域（図示せず）はｐウ
エル６４に例えばボロン（ｂｏｒｏｎ）のようなｐ型の
導電性のドーパントを注入することによってｐウエル６
４中に形成される。注入されるボロンイオンのエネルギ
ーおよびドーズは、ウエルコンタクト領域が例えばおよ
そ１０１８原子／ｃｍ３からおよそ１０２２原子／ｃｍ
３の範囲にわたるドーパント濃度を有するよう調整され
る。
エル６４に例えばボロン（ｂｏｒｏｎ）のようなｐ型の
導電性のドーパントを注入することによってｐウエル６
４中に形成される。注入されるボロンイオンのエネルギ
ーおよびドーズは、ウエルコンタクト領域が例えばおよ
そ１０１８原子／ｃｍ３からおよそ１０２２原子／ｃｍ
３の範囲にわたるドーパント濃度を有するよう調整され
る。
【００２５】誘電体層（図示せず）はフィールド酸化物
領域６８、フローティングゲート１２、ソース領域７
４、およびドレイン領域７６上にわたり基板３２上に形
成される。誘電体層は典型的には二酸化ケイ素（ｓｉｌ
ｉｃｏｎ ｄｉｏｘｉｄｅ）から作られる。ＦＥＴ１１
への電気的接続を形成するために、誘電体層はソース領
域７４、ドレイン領域７６、およびウエルコンタクト領
域の部分を露出するようパターニングされかつエッチン
グされる。従来技術で知られる金属化技術を用いて、電
気的コンタクトがソース領域７４、ドレイン領域７６、
およびウエルコンタクト領域に作られ、それによってＦ
ＥＴ１１のそれぞれソース電極１４、ドレイン電極１
６、および基板電極１８を形成する。
領域６８、フローティングゲート１２、ソース領域７
４、およびドレイン領域７６上にわたり基板３２上に形
成される。誘電体層は典型的には二酸化ケイ素（ｓｉｌ
ｉｃｏｎ ｄｉｏｘｉｄｅ）から作られる。ＦＥＴ１１
への電気的接続を形成するために、誘電体層はソース領
域７４、ドレイン領域７６、およびウエルコンタクト領
域の部分を露出するようパターニングされかつエッチン
グされる。従来技術で知られる金属化技術を用いて、電
気的コンタクトがソース領域７４、ドレイン領域７６、
およびウエルコンタクト領域に作られ、それによってＦ
ＥＴ１１のそれぞれソース電極１４、ドレイン電極１
６、および基板電極１８を形成する。
【００２６】図１を参照して説明したような非対称な特
性を成し遂げるために、チャネル領域７３の形状は好ま
しくはソース領域７４およびドレイン領域７６に関して
非対称である。図３において、ソース領域７４の近くの
チャネル領域７３の幅は矢印７５によって示されそして
ドレイン領域７６の近くのチャネル領域７３の幅は矢印
７７によって示されている。フィールド酸化物領域６８
は、ソース領域７４の近くのチャネル領域７３の幅がド
レイン領域７６の近くのチャネル領域７３の幅より小さ
くなるようパターニングされる。従って、寄生ゲート−
ソースキャパシタ２４（図１）の静電容量は寄生ゲート
−ドレインキャパシタ２６（図１）の静電容量より小さ
い。
性を成し遂げるために、チャネル領域７３の形状は好ま
しくはソース領域７４およびドレイン領域７６に関して
非対称である。図３において、ソース領域７４の近くの
チャネル領域７３の幅は矢印７５によって示されそして
ドレイン領域７６の近くのチャネル領域７３の幅は矢印
７７によって示されている。フィールド酸化物領域６８
は、ソース領域７４の近くのチャネル領域７３の幅がド
レイン領域７６の近くのチャネル領域７３の幅より小さ
くなるようパターニングされる。従って、寄生ゲート−
ソースキャパシタ２４（図１）の静電容量は寄生ゲート
−ドレインキャパシタ２６（図１）の静電容量より小さ
い。
【００２７】構造６０における寄生キャパシタ２４およ
び２６の静電容量値はソースおよびドレイン領域７４お
よび７６それぞれのドーパント濃度およびサイズを調整
することによって更に調整できることに注意すべきであ
る。寄生ゲート−ソースキャパシタ２４およびゲート−
ドレインキャパシタ２６の静電容量値はフローティング
ゲート１２の下の領域へのソース領域７４およびドレイ
ン領域７６それぞれの水平方向の拡張を調整することに
よって更に調整できる。より大きな拡張、すなわち、フ
ローティングゲート１２とソース領域７４またはドレイ
ン領域７６のそれぞれとの間のより大きな重なりは、通
常はより大きな寄生静電容量を生じる。
び２６の静電容量値はソースおよびドレイン領域７４お
よび７６それぞれのドーパント濃度およびサイズを調整
することによって更に調整できることに注意すべきであ
る。寄生ゲート−ソースキャパシタ２４およびゲート−
ドレインキャパシタ２６の静電容量値はフローティング
ゲート１２の下の領域へのソース領域７４およびドレイ
ン領域７６それぞれの水平方向の拡張を調整することに
よって更に調整できる。より大きな拡張、すなわち、フ
ローティングゲート１２とソース領域７４またはドレイ
ン領域７６のそれぞれとの間のより大きな重なりは、通
常はより大きな寄生静電容量を生じる。
【００２８】本発明に従って、ＦＥＴ１１の寄生キャパ
シタの静電容量調整するための手法は図２の構造３０に
関して説明された工程の手法（ｐｒｏｃｅｓｓ ａｐｐ
ｒｏａｃｈ）および図３の構造６０に関して説明された
レイアウトの手法（ｌａｙｏｕｔ ａｐｐｒｏａｃｈ）
に限定されないことが理解されるべきである。例えばお
よそ１μｍより小さなチャネル長（ｃｈａｎｎｅｌ ｌ
ｅｎｇｔｈ）を有する短チャネル絶縁ゲートＦＥＴ（ｓ
ｈｏｒｔ ｃｈａｎｎｅｌ ｉｎｓｕｌａｔｅｄ ｇａ
ｔｅ ＦＥＴ）が、例えば、ＮＶＭセル１０におけるＦ
ＥＴ１１として働くかもしれない。当業者が知っている
ように、短チャネルＦＥＴに印加される例えばドレイン
−ソースバイアスのようなバイアスはＦＥＴの寄生ゲー
ト−ソースおよびゲート−ドレインキャパシタの静電容
量値にかなり影響を及ぼす。それゆえ、ＮＶＭセルの短
チャネルＦＥＴ中の寄生キャパシタの静電容量のような
寄生（ｐａｒａｓｉｔｉｃｓ）はプログラム（ｐｒｏｇ
ｒａｍｍｉｎｇ）、消去（ｅｒａｓｉｎｇ）、およびＮ
ＶＭセル中のデータの読み出し（ｒｅａｄｉｎｇ）の過
程（ｐｒｏｃｅｓｓｅｓ）の間短チャネルＦＥＴに印加
されるバイアスを用いて調整することができる。
シタの静電容量調整するための手法は図２の構造３０に
関して説明された工程の手法（ｐｒｏｃｅｓｓ ａｐｐ
ｒｏａｃｈ）および図３の構造６０に関して説明された
レイアウトの手法（ｌａｙｏｕｔ ａｐｐｒｏａｃｈ）
に限定されないことが理解されるべきである。例えばお
よそ１μｍより小さなチャネル長（ｃｈａｎｎｅｌ ｌ
ｅｎｇｔｈ）を有する短チャネル絶縁ゲートＦＥＴ（ｓ
ｈｏｒｔ ｃｈａｎｎｅｌ ｉｎｓｕｌａｔｅｄ ｇａ
ｔｅ ＦＥＴ）が、例えば、ＮＶＭセル１０におけるＦ
ＥＴ１１として働くかもしれない。当業者が知っている
ように、短チャネルＦＥＴに印加される例えばドレイン
−ソースバイアスのようなバイアスはＦＥＴの寄生ゲー
ト−ソースおよびゲート−ドレインキャパシタの静電容
量値にかなり影響を及ぼす。それゆえ、ＮＶＭセルの短
チャネルＦＥＴ中の寄生キャパシタの静電容量のような
寄生（ｐａｒａｓｉｔｉｃｓ）はプログラム（ｐｒｏｇ
ｒａｍｍｉｎｇ）、消去（ｅｒａｓｉｎｇ）、およびＮ
ＶＭセル中のデータの読み出し（ｒｅａｄｉｎｇ）の過
程（ｐｒｏｃｅｓｓｅｓ）の間短チャネルＦＥＴに印加
されるバイアスを用いて調整することができる。
【００２９】図１のＮＶＭセル１０にアクセスすること
（ａｃｃｅｓｓｉｎｇ）は３つの部分、ＮＶＭセル１０
をプログラムすること、ＮＶＭセル１０を消去するこ
と、およびＮＶＭセル１０に蓄えられたデータを読み出
すことを含んでいる。これらは選択された電圧レベルに
ＦＥＴ１１のソース電極１４、ドレイン電極１６、およ
び基板電極１８をバイアスすることを通して成し遂げら
れる。フローティングゲート１２が電気的に中性である
とき、フローティングゲート１２の電圧レベル（ＶＧ）
はソース電圧レベル（ＶＳ）、ドレイン電極電圧レベル
（ＶＤ）、および基板電圧レベル（ＶＢ）に関係づけら
れる。その関係は式
（ａｃｃｅｓｓｉｎｇ）は３つの部分、ＮＶＭセル１０
をプログラムすること、ＮＶＭセル１０を消去するこ
と、およびＮＶＭセル１０に蓄えられたデータを読み出
すことを含んでいる。これらは選択された電圧レベルに
ＦＥＴ１１のソース電極１４、ドレイン電極１６、およ
び基板電極１８をバイアスすることを通して成し遂げら
れる。フローティングゲート１２が電気的に中性である
とき、フローティングゲート１２の電圧レベル（ＶＧ）
はソース電圧レベル（ＶＳ）、ドレイン電極電圧レベル
（ＶＤ）、および基板電圧レベル（ＶＢ）に関係づけら
れる。その関係は式
【数１】ＶＧ＝（ＣＧＳ／ＣＴ）ＶＳ＋（ＣＧＤ／
ＣＴ）ＶＤ＋（ＣＧＢ／ＣＴ）ＶＢ によって近似され、ここでＣＧＳ、ＣＧＤ、ＣＧＢはそ
れぞれ寄生ゲート−ソースキャパシタ２４、ゲート−ド
レインキャパシタ２６、およびゲート−基板キャパシタ
２８の静電容量値であり、かつＣＴはＣＧＳ、ＣＧＤ、
およびＣＧＢの合計に等しい。
ＣＴ）ＶＤ＋（ＣＧＢ／ＣＴ）ＶＢ によって近似され、ここでＣＧＳ、ＣＧＤ、ＣＧＢはそ
れぞれ寄生ゲート−ソースキャパシタ２４、ゲート−ド
レインキャパシタ２６、およびゲート−基板キャパシタ
２８の静電容量値であり、かつＣＴはＣＧＳ、ＣＧＤ、
およびＣＧＢの合計に等しい。
【００３０】フローティングゲート１２に電荷があると
き、その電圧レベルは前記数１で記述される電圧レベル
からシフトする。電圧がシフトする量はフローティング
ゲート１２上の表面電荷密度（ｓｕｒｆａｃｅ ｃｈａ
ｒｇｅ ｄｅｎｓｉｔｙ）によって決定される。この電
圧シフトの効果はＦＥＴ１１のしきい値電圧をシフトさ
せることの効果に類似しており、ＦＥＴ１１のしきい値
電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ：ＶＴ）は
式
き、その電圧レベルは前記数１で記述される電圧レベル
からシフトする。電圧がシフトする量はフローティング
ゲート１２上の表面電荷密度（ｓｕｒｆａｃｅ ｃｈａ
ｒｇｅ ｄｅｎｓｉｔｙ）によって決定される。この電
圧シフトの効果はＦＥＴ１１のしきい値電圧をシフトさ
せることの効果に類似しており、ＦＥＴ１１のしきい値
電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ：ＶＴ）は
式
【数２】ＶＴ＝ＶＴ０−（ＱＧ／ＣＯＸ） で近似され、ここでＶＴ０はフローティングゲート１２
が電気的に中性であるときのＦＥＴ１１のしきい値電
圧、ＱＧはフローティングゲート１２上の表面電荷密
度、そしてＣＯＸはフローティングゲート１２とＦＥＴ
１１のチャネル領域の間の誘電体層横切る単位面積（ｕ
ｎｉｔ ａｒｅａ）当たりの静電容量である。
が電気的に中性であるときのＦＥＴ１１のしきい値電
圧、ＱＧはフローティングゲート１２上の表面電荷密
度、そしてＣＯＸはフローティングゲート１２とＦＥＴ
１１のチャネル領域の間の誘電体層横切る単位面積（ｕ
ｎｉｔ ａｒｅａ）当たりの静電容量である。
【００３１】ホットキャリア注入を経てＮＶＭセル１０
をプログラムするために、ＦＥＴ１１のソース電極１４
および基板電極１８がグランド電圧レベル（ｇｒｏｕｎ
ｄｖｏｌｔａｇｅ ｌｅｖｅｌ）に結合される。例えば
７．５ボルト（ｖｏｌｔｓ：Ｖ）のプログラミング電圧
レベル（ｐｒｏｇｒａｍｍｉｎｇ ｖｏｌｔａｇｅｌｅ
ｖｅｌ：ＶＰ）がドレイン電極１６に印加される。前記
数１によれば、フローティングゲート１２での電圧レベ
ルは式
をプログラムするために、ＦＥＴ１１のソース電極１４
および基板電極１８がグランド電圧レベル（ｇｒｏｕｎ
ｄｖｏｌｔａｇｅ ｌｅｖｅｌ）に結合される。例えば
７．５ボルト（ｖｏｌｔｓ：Ｖ）のプログラミング電圧
レベル（ｐｒｏｇｒａｍｍｉｎｇ ｖｏｌｔａｇｅｌｅ
ｖｅｌ：ＶＰ）がドレイン電極１６に印加される。前記
数１によれば、フローティングゲート１２での電圧レベ
ルは式
【数３】ＶＧ＝（ＣＧＤ／ＣＴ）ＶＰ で近似される。ＣＧＳに比べてＣＧＤの大きな静電容量
のために、ＶＧは高い電圧レベルにある。より特定的に
は、ＶＧはプログラミング電圧レベルＶＰに匹敵する。
ＦＥＴ１１はスイッチオンされそして電流がＦＥＴ１１
のチャネル領域を通って流れる。
のために、ＶＧは高い電圧レベルにある。より特定的に
は、ＶＧはプログラミング電圧レベルＶＰに匹敵する。
ＦＥＴ１１はスイッチオンされそして電流がＦＥＴ１１
のチャネル領域を通って流れる。
【００３２】ドレイン領域に隣接したＦＥＴ１１のチャ
ネル領域において、フローティングゲート１２およびド
レイン電極１６の電圧はホットキャリアを生成させかつ
フローティングゲート１２に注入させる。ＦＥＴ１１が
ｎチャネル絶縁ゲートＦＥＴであるとき、ホットキャリ
アは電子である。好ましくは、ＶＰ、ＣＧＤ、およびＣ
Ｔは、ＶＧが効率的なホットキャリア注入（ｅｆｆｉｃ
ｉｅｎｔ ｈｏｔ ｃａｒｒｉｅｒ ｉｎｊｅｃｔｉｏ
ｎ）を生じる範囲にあるように調整される。図２の領域
４９または図３の領域７９のようなドレイン側部注入領
域は、ホットキャリア注入効率をさらに改善する。負の
電荷を有する電子であるホットキャリアがチャネル領域
からフローティングゲート１２上に移動するので、ＦＥ
Ｔ１１のしきい値電圧ＶＴは前記数２に従って増加す
る。従って、ＦＥＴ１１のチャネルを通って流れている
電流は減少しかつホットキャリア注入の割合も同様に減
少する。結局、ＦＥＴ１１はスイッチオフされかつホッ
トキャリア注入は停止する。プログラミング電圧レベル
（ＶＰ）がドレイン電極１６から取り去られた後、注入
されたキャリアはフローティングゲート１２上に残る。
代替実施形態においては、プログラミング電圧レベル
（ＶＰ）はＦＥＴ１１がしきい値電圧を上昇させること
によってスイッチオフされる前にドレイン電極１６から
取り去られ、それによってプログラミング過程を終わら
せる。どちらの場合においても、論理１（ｌｏｇｉｃ
ｏｎｅ）がＮＶＭセル１０に書き込まれ、すなわちＮＶ
Ｍセル１０はプログラムされる。
ネル領域において、フローティングゲート１２およびド
レイン電極１６の電圧はホットキャリアを生成させかつ
フローティングゲート１２に注入させる。ＦＥＴ１１が
ｎチャネル絶縁ゲートＦＥＴであるとき、ホットキャリ
アは電子である。好ましくは、ＶＰ、ＣＧＤ、およびＣ
Ｔは、ＶＧが効率的なホットキャリア注入（ｅｆｆｉｃ
ｉｅｎｔ ｈｏｔ ｃａｒｒｉｅｒ ｉｎｊｅｃｔｉｏ
ｎ）を生じる範囲にあるように調整される。図２の領域
４９または図３の領域７９のようなドレイン側部注入領
域は、ホットキャリア注入効率をさらに改善する。負の
電荷を有する電子であるホットキャリアがチャネル領域
からフローティングゲート１２上に移動するので、ＦＥ
Ｔ１１のしきい値電圧ＶＴは前記数２に従って増加す
る。従って、ＦＥＴ１１のチャネルを通って流れている
電流は減少しかつホットキャリア注入の割合も同様に減
少する。結局、ＦＥＴ１１はスイッチオフされかつホッ
トキャリア注入は停止する。プログラミング電圧レベル
（ＶＰ）がドレイン電極１６から取り去られた後、注入
されたキャリアはフローティングゲート１２上に残る。
代替実施形態においては、プログラミング電圧レベル
（ＶＰ）はＦＥＴ１１がしきい値電圧を上昇させること
によってスイッチオフされる前にドレイン電極１６から
取り去られ、それによってプログラミング過程を終わら
せる。どちらの場合においても、論理１（ｌｏｇｉｃ
ｏｎｅ）がＮＶＭセル１０に書き込まれ、すなわちＮＶ
Ｍセル１０はプログラムされる。
【００３３】ＦＥＴ１１のソース電極１４および基板電
極１８はプログラミング過程の間グランド電圧レベルに
結合されることには限定されないことが注意されるべき
である。代替実施形態においては、ソース電極１４およ
び基板電極１８はゼロではない（ｎｏｎｚｅｒｏ）電圧
レベルにバイアスされ、それによってＣＧＳ、ＣＧＤ、
およびＣＧＢを調整しかつプログラミング過程を最適化
する。他の代替実施形態においては、例えば１１Ｖの正
のプログラミング電圧レベル（ＶＰ）がプログラミング
過程の間ソース電極１４およびドレイン電極１６の両方
に印加される。フローティングゲート１２の電圧レベル
（ＶＧ）が増加するので、チャネルは反転される（ｉｎ
ｖｅｒｔｅｄ）ようになる。ソース電極１４およびドレ
イン電極１６は同じ電圧レベルにあるので、ＦＥＴ１１
のチャネルを通って流れる電流はない。ホットエレクト
ロンは基板中で生成されかつフローティングゲート１２
上に注入され、それによって基板ホットエレクトロン注
入過程（ｓｕｂｓｔｒａｔｅ ｈｏｔ ｅｌｅｃｔｒｏ
ｎ ｉｎｊｅｃｔｉｏｎ ｐｒｏｃｅｓｓ）を通してＮ
ＶＭセル１０をプログラムする。基板ホットキャリア注
入効率をさらに改善するために、基板電極１８が負の電
圧レベルにバイアスされるかもしれない。基板ホットエ
レクトロン注入を通してＮＶＭセル１０をプログラムす
るための他の技術は、ドレイン電極１６にプログラミン
グ電圧レベル（ＶＰ）を印加すると同時に印加された電
圧レベルからソース電極１４をアイソレートすることを
含んでいる。
極１８はプログラミング過程の間グランド電圧レベルに
結合されることには限定されないことが注意されるべき
である。代替実施形態においては、ソース電極１４およ
び基板電極１８はゼロではない（ｎｏｎｚｅｒｏ）電圧
レベルにバイアスされ、それによってＣＧＳ、ＣＧＤ、
およびＣＧＢを調整しかつプログラミング過程を最適化
する。他の代替実施形態においては、例えば１１Ｖの正
のプログラミング電圧レベル（ＶＰ）がプログラミング
過程の間ソース電極１４およびドレイン電極１６の両方
に印加される。フローティングゲート１２の電圧レベル
（ＶＧ）が増加するので、チャネルは反転される（ｉｎ
ｖｅｒｔｅｄ）ようになる。ソース電極１４およびドレ
イン電極１６は同じ電圧レベルにあるので、ＦＥＴ１１
のチャネルを通って流れる電流はない。ホットエレクト
ロンは基板中で生成されかつフローティングゲート１２
上に注入され、それによって基板ホットエレクトロン注
入過程（ｓｕｂｓｔｒａｔｅ ｈｏｔ ｅｌｅｃｔｒｏ
ｎ ｉｎｊｅｃｔｉｏｎ ｐｒｏｃｅｓｓ）を通してＮ
ＶＭセル１０をプログラムする。基板ホットキャリア注
入効率をさらに改善するために、基板電極１８が負の電
圧レベルにバイアスされるかもしれない。基板ホットエ
レクトロン注入を通してＮＶＭセル１０をプログラムす
るための他の技術は、ドレイン電極１６にプログラミン
グ電圧レベル（ＶＰ）を印加すると同時に印加された電
圧レベルからソース電極１４をアイソレートすることを
含んでいる。
【００３４】ＮＶＭセル１０を消去するために、ＦＥＴ
１１のドレイン電極１６および基板電極１８がグランド
電圧レベルに結合される。例えば１１Ｖの消去電圧レベ
ル（ｅｒａｓｉｎｇ ｖｏｌｔａｇｅ ｌｅｖｅｌ：Ｖ
Ｅ）がソース電極１４に印加される。前記数１によれ
ば、フローティングゲート１２での電圧レベルは式
１１のドレイン電極１６および基板電極１８がグランド
電圧レベルに結合される。例えば１１Ｖの消去電圧レベ
ル（ｅｒａｓｉｎｇ ｖｏｌｔａｇｅ ｌｅｖｅｌ：Ｖ
Ｅ）がソース電極１４に印加される。前記数１によれ
ば、フローティングゲート１２での電圧レベルは式
【数４】ＶＧ＝（ＣＧＳ／ＣＴ）ＶＥ で近似される。ＣＧＤに比べてＣＧＳの小さな静電容量
のために、ＶＧはＶＥよりかなり低い電圧レベルにあ
る。フローティングゲート１２とソース電極１４の間の
電圧の差は、フローティングゲート１２と図２のソース
領域４４または図３のソース領域７４のようなソース領
域が重なり合う領域に電界を確立する。この電界はフロ
ーティングゲート１２に蓄えられた電子をトンネル過程
を経てフローティングゲート１２からソース領域に移動
させる。トンネル過程の後、フローティングゲート１２
は実質上電気的に中性になる。フローティングゲート１
２はまた過剰な消去過程（ｏｖｅｒ−ｅｒａｓｉｎｇ
ｐｒｏｃｅｓｓ）で正に充電されるかもしれない。消去
電圧レベル（ＶＥ）がソース電極１４から取り去られた
とき、フローティングゲート１２は実質上電気的に中性
または正に充電されたままである。どちらの場合におい
ても、論理ゼロ（ｌｏｇｉｃ ｚｅｒｏ）がＮＶＭセル
１０に書き込まれ、即ち、ＮＶＭセル１０は消去され
る。
のために、ＶＧはＶＥよりかなり低い電圧レベルにあ
る。フローティングゲート１２とソース電極１４の間の
電圧の差は、フローティングゲート１２と図２のソース
領域４４または図３のソース領域７４のようなソース領
域が重なり合う領域に電界を確立する。この電界はフロ
ーティングゲート１２に蓄えられた電子をトンネル過程
を経てフローティングゲート１２からソース領域に移動
させる。トンネル過程の後、フローティングゲート１２
は実質上電気的に中性になる。フローティングゲート１
２はまた過剰な消去過程（ｏｖｅｒ−ｅｒａｓｉｎｇ
ｐｒｏｃｅｓｓ）で正に充電されるかもしれない。消去
電圧レベル（ＶＥ）がソース電極１４から取り去られた
とき、フローティングゲート１２は実質上電気的に中性
または正に充電されたままである。どちらの場合におい
ても、論理ゼロ（ｌｏｇｉｃ ｚｅｒｏ）がＮＶＭセル
１０に書き込まれ、即ち、ＮＶＭセル１０は消去され
る。
【００３５】電子が消去過程の間フローティングゲート
１２から移動するので、ＦＥＴ１１のしきい値電圧（Ｖ
Ｔ）は前記数２に従って減少する。しきい値電圧
（ＶＴ）がフローティングゲート１２の電圧（ＶＧ）よ
り下に落ちたとき、ＦＥＴ１１はスイッチオンされる。
ＦＥＴ１１がスイッチオンされた後、ソース電極１４と
ドレイン電極１６の間の電圧の差はＦＥＴ１１のチャネ
ルを通って流れる電流を生み出す。ＦＥＴ１１のチャネ
ルを通って流れる電流によって引き起こされる消去過程
の電力消費（ｐｏｗｅｒ ｃｏｎｓｕｍｐｔｉｏｎ）を
引き下げるための１つの手法においては、基板電極１８
は前に記述されたようにグランド電圧レベルに結合され
る代わりに負の電圧レベルにバイアスされる。負の基板
バイアスはＦＥＴ１１の有効な（ｅｆｆｅｃｔｉｖｅ）
しきい値電圧を増加させかつ、それゆえ、ＦＥＴ１１の
スイッチオンを遅らせる。他の手法では、ドレイン電極
１６は前に記述されたようにグランド電圧レベルに結合
される代わりに消去過程の間外部回路構成からアイソレ
ートされる。ドレイン電極１６でのオープン回路はＦＥ
Ｔ１１がスイッチオンされた後でさえもＦＥＴ１１を通
って流れるチャネル電流を防ぐ。
１２から移動するので、ＦＥＴ１１のしきい値電圧（Ｖ
Ｔ）は前記数２に従って減少する。しきい値電圧
（ＶＴ）がフローティングゲート１２の電圧（ＶＧ）よ
り下に落ちたとき、ＦＥＴ１１はスイッチオンされる。
ＦＥＴ１１がスイッチオンされた後、ソース電極１４と
ドレイン電極１６の間の電圧の差はＦＥＴ１１のチャネ
ルを通って流れる電流を生み出す。ＦＥＴ１１のチャネ
ルを通って流れる電流によって引き起こされる消去過程
の電力消費（ｐｏｗｅｒ ｃｏｎｓｕｍｐｔｉｏｎ）を
引き下げるための１つの手法においては、基板電極１８
は前に記述されたようにグランド電圧レベルに結合され
る代わりに負の電圧レベルにバイアスされる。負の基板
バイアスはＦＥＴ１１の有効な（ｅｆｆｅｃｔｉｖｅ）
しきい値電圧を増加させかつ、それゆえ、ＦＥＴ１１の
スイッチオンを遅らせる。他の手法では、ドレイン電極
１６は前に記述されたようにグランド電圧レベルに結合
される代わりに消去過程の間外部回路構成からアイソレ
ートされる。ドレイン電極１６でのオープン回路はＦＥ
Ｔ１１がスイッチオンされた後でさえもＦＥＴ１１を通
って流れるチャネル電流を防ぐ。
【００３６】ＮＶＭセル１０に蓄えられたデータを読み
出すために、ＦＥＴ１１のソース電極１４および基板電
極１８がグランド電圧レベルに結合される。例えば２Ｖ
の読み出し電圧レベル（ｒｅａｄｉｎｇ ｖｏｌｔａｇ
ｅ ｌｅｖｅｌ：ＶＲ）がドレイン電極１６に印加され
る。前記数１によれば、フローティングゲート１２での
電圧レベルは式
出すために、ＦＥＴ１１のソース電極１４および基板電
極１８がグランド電圧レベルに結合される。例えば２Ｖ
の読み出し電圧レベル（ｒｅａｄｉｎｇ ｖｏｌｔａｇ
ｅ ｌｅｖｅｌ：ＶＲ）がドレイン電極１６に印加され
る。前記数１によれば、フローティングゲート１２での
電圧レベルは式
【数５】ＶＧ＝（ＣＧＤ／ＣＴ）ＶＲ で近似される。
【００３７】もしＮＶＭセル１０がプログラムされてい
れば、フローティングゲート１２は負に充電されてい
る。前記数２によれば、ＦＥＴ１１はその本質的なまた
は本来のしきい値電圧（ｉｎｔｒｉｎｓｉｃ ｔｈｒｅ
ｓｈｏｌｄ ｖｏｌｔａｇｅ：ＶＴ０）より高いしきい
値電圧（ＶＴ）を有する。もしＮＶＭセル１０が消去さ
れていれば、フローティングゲート１２は実質上電気的
に中性または正に充電されている。前記数２によれば、
ＦＥＴ１１はその本質的なしきい値電圧（ＶＴ０）に実
質的に等しいかまたはより小さなしきい値電圧（ＶＴ）
を有する。好ましくは、読み出し電圧ＶＲは、フローテ
ィングゲート１２の電圧（ＶＧ）がもしＮＶＭセル１０
がプログラムされていればＦＥＴ１１のしきい値電圧よ
り低くなりかつもしＮＶＭセル１０が消去されていれば
ＦＥＴ１１のしきい値電圧より高くなるようなものとさ
れる。更に、読み出し過程の間ホットキャリア注入を避
けるために、ドレイン電極１６に印加される読み出し電
圧レベル（ＶＲ）は好ましくはかなりのホットキャリア
注入を引き起こすのに必要とされるドレインバイアスよ
りも低くされる。それゆえ、プログラムされたＮＶＭセ
ル１０からデータを読み出すとき、ＦＥＴ１１は非導電
性（ｎｏｎｃｏｎｄｕｃｔｉｖｅ）でありかつＦＥＴ１
１のチャネルを通って流れる電流はかなり小さく、例え
ばおよそ２マイクロアンペア（ｍｉｃｒｏ−ａｍｐｅｒ
ｅｓ：μＡ）より小さい。ドレインライン１７に結合さ
れたセンス増幅器（図１では図示せず）は小さな電流を
検知しかつＮＶＭセル１０から論理１を読み出す。同様
に、消去されたＮＶＭセル１０からデータを読み出すと
き、ＦＥＴ１１は導電性（ｃｏｎｄｕｃｔｉｖｅ）であ
る。ＦＥＴ１１のチャネルを通って流れる電流は大き
く、例えばおよそ１０μＡより大きい。ドレインライン
１７に結合されたセンス増幅器（図１では図示せず）は
大きな電流を検知しかつＮＶＭセル１０から論理ゼロを
読み出す。
れば、フローティングゲート１２は負に充電されてい
る。前記数２によれば、ＦＥＴ１１はその本質的なまた
は本来のしきい値電圧（ｉｎｔｒｉｎｓｉｃ ｔｈｒｅ
ｓｈｏｌｄ ｖｏｌｔａｇｅ：ＶＴ０）より高いしきい
値電圧（ＶＴ）を有する。もしＮＶＭセル１０が消去さ
れていれば、フローティングゲート１２は実質上電気的
に中性または正に充電されている。前記数２によれば、
ＦＥＴ１１はその本質的なしきい値電圧（ＶＴ０）に実
質的に等しいかまたはより小さなしきい値電圧（ＶＴ）
を有する。好ましくは、読み出し電圧ＶＲは、フローテ
ィングゲート１２の電圧（ＶＧ）がもしＮＶＭセル１０
がプログラムされていればＦＥＴ１１のしきい値電圧よ
り低くなりかつもしＮＶＭセル１０が消去されていれば
ＦＥＴ１１のしきい値電圧より高くなるようなものとさ
れる。更に、読み出し過程の間ホットキャリア注入を避
けるために、ドレイン電極１６に印加される読み出し電
圧レベル（ＶＲ）は好ましくはかなりのホットキャリア
注入を引き起こすのに必要とされるドレインバイアスよ
りも低くされる。それゆえ、プログラムされたＮＶＭセ
ル１０からデータを読み出すとき、ＦＥＴ１１は非導電
性（ｎｏｎｃｏｎｄｕｃｔｉｖｅ）でありかつＦＥＴ１
１のチャネルを通って流れる電流はかなり小さく、例え
ばおよそ２マイクロアンペア（ｍｉｃｒｏ−ａｍｐｅｒ
ｅｓ：μＡ）より小さい。ドレインライン１７に結合さ
れたセンス増幅器（図１では図示せず）は小さな電流を
検知しかつＮＶＭセル１０から論理１を読み出す。同様
に、消去されたＮＶＭセル１０からデータを読み出すと
き、ＦＥＴ１１は導電性（ｃｏｎｄｕｃｔｉｖｅ）であ
る。ＦＥＴ１１のチャネルを通って流れる電流は大き
く、例えばおよそ１０μＡより大きい。ドレインライン
１７に結合されたセンス増幅器（図１では図示せず）は
大きな電流を検知しかつＮＶＭセル１０から論理ゼロを
読み出す。
【００３８】読み出し過程は前に説明されたものに限定
されないことが注意されるべきである。代替実施形態に
おいては、読み出し過程はドレイン電極１６および基板
電極１８を接地すると同時にソース電極１４に例えば１
Ｖの読み出し電圧レベルを印加することによって行われ
る。従って、読み出し過程の間ソース電極１４はＦＥＴ
１１のドレインとして機能しかつドレイン電極１６はＦ
ＥＴ１１のソースとして機能する。ソースライン１５に
結合されたセンス増幅器（図１では図示せず）はＦＥＴ
１１を通って流れる電流を検知しかつＮＶＭセル１０に
蓄えられたデータを読み出す。
されないことが注意されるべきである。代替実施形態に
おいては、読み出し過程はドレイン電極１６および基板
電極１８を接地すると同時にソース電極１４に例えば１
Ｖの読み出し電圧レベルを印加することによって行われ
る。従って、読み出し過程の間ソース電極１４はＦＥＴ
１１のドレインとして機能しかつドレイン電極１６はＦ
ＥＴ１１のソースとして機能する。ソースライン１５に
結合されたセンス増幅器（図１では図示せず）はＦＥＴ
１１を通って流れる電流を検知しかつＮＶＭセル１０に
蓄えられたデータを読み出す。
【００３９】
【発明の効果】これまで、ＮＶＭセルおよびＮＶＭセル
にアクセスするための方法が提供されてきたことが理解
されるべきである。本発明のＮＶＭセルはシングルトラ
ンジスタ、シングルゲートＮＶＭセルでありそして、そ
れゆえ、単純でかつ製造するのに費用効率がよい。従来
技術のシングル−ポリＮＶＭセルとは異なり、本発明の
ＮＶＭセルはｎチャネル絶縁ゲートＦＥＴのフローティ
ングゲートの電位を制御するために基板において付加的
なシリコン領域を使用しない。それゆえ、シリコン領域
の効率がよい。更に、本発明のＮＶＭセルは電気的に消
去できかつ電気的にプログラムできる。
にアクセスするための方法が提供されてきたことが理解
されるべきである。本発明のＮＶＭセルはシングルトラ
ンジスタ、シングルゲートＮＶＭセルでありそして、そ
れゆえ、単純でかつ製造するのに費用効率がよい。従来
技術のシングル−ポリＮＶＭセルとは異なり、本発明の
ＮＶＭセルはｎチャネル絶縁ゲートＦＥＴのフローティ
ングゲートの電位を制御するために基板において付加的
なシリコン領域を使用しない。それゆえ、シリコン領域
の効率がよい。更に、本発明のＮＶＭセルは電気的に消
去できかつ電気的にプログラムできる。
【図１】本発明に従った不揮発性メモリセルの概略図で
ある。
ある。
【図２】図１の不揮発性メモリセルの一実施形態の拡大
された断面図である。
された断面図である。
【図３】図１の不揮発性メモリセルの他の実施形態の拡
大された上面図である。
大された上面図である。
１０ 不揮発性メモリセル １１ 電界効果トランジスタ １２ ゲート １４ ソース電極 １６ ドレイン電極 １８ 基板電極 ２４ 寄生ゲート−ソースキャパシタ ２６ 寄生ゲート−ドレインキャパシタ ２８ 寄生ゲート−基板キャパシタ ３２ シリコン基板 ３４ ｐウエル ３８ フィールド酸化物領域 ４１ 誘電体層 ４２ 多結晶シリコン層 ４３ チャネル領域 ４４ ソース領域 ４６ ドレイン領域 ４８ ウエルコンタクト領域 ４９ ドレイン側部注入領域 ５０ 誘電体層 ６２ 基板 ６４ ｐウエル ６８ フィールド酸化物領域 ７２ 多結晶シリコン層 ７３ チャネル領域 ７４ ソース領域 ７６ ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 イーチャン・シー アメリカ合衆国アリゾナ州85048、フェニ ックス、イースト・ソルト・セイジ・ドラ イブ 1674
Claims (5)
- 【請求項１】 シングルゲート不揮発性メモリセル（１
０）であって、 主面（３６、６６）を有する半導体材料の本体部（３
２、６２）、 前記半導体材料の本体部（３２、６２）に形成された第
１の導電型のソース領域（４４、７４）、 前記半導体材料の本体部（３２、６２）に形成された第
１の導電型のドレイン領域（４６、７６）、 前記半導体材料の本体部（３２、６２）に形成された第
２の導電型のチャネル領域（４３、７３）であって、該
チャネル領域（４３、７３）は前記ソース領域（４４、
７４）を前記ドレイン領域（４６、７６）から分離して
いるもの、および前記チャネル領域（４３、７３）上の
前記主面（３６、６６）上に形成されたフローティング
ゲート構造（１２）であって、該フローティングゲート
構造（１２）は寄生ゲート−ソースキャパシタ（２４）
を経て前記ソース領域（４４、７４）に容量的に結合さ
れかつ寄生ゲート−ドレインキャパシタ（２６）を経て
前記ドレイン領域（４６、７６）に容量的に結合され、
前記寄生ゲート−ソースキャパシタ（２４）の静電容量
は前記寄生ゲート−ドレインキャパシタ（２６）の静電
容量と異なるもの、 を具備するシングルゲート不揮発性メモリセル（１
０）。 - 【請求項２】 前記チャネル領域（７３）は前記ソース
領域（７４）に隣接する第１の幅（７５）と前記ドレイ
ン領域（７６）に隣接する第２の幅（７７）を有し、前
記第１の幅は前記第２の幅と異なっている、請求項１に
記載のシングルゲート不揮発性メモリセル（１０）。 - 【請求項３】 前記ドレイン領域（４６、７６）に隣接
する前記フローティングゲート構造（１２）の一部分の
下の第１の導電型のドレイン側部注入領域（４９、７
９）を更に具備する、請求項１に記載のシングルゲート
不揮発性メモリセル（１０）。 - 【請求項４】 シングルゲート不揮発性メモリセル（１
０）であって、 主面（３６、６６）を有するシリコン基板（３２、６
２）、 前記シリコン基板（３２、６２）に形成された電界効果
トランジスタ（１１）であって、該電界効果トランジス
タ（１１）はソース領域（４４、７４）、ドレイン領域
（４６、７６）、および前記ドレイン領域（４６、７
６）から前記ソース領域（４４、７４）を分離している
チャネル領域（４３、７３）を有しているもの、 前記電界効果トランジスタ（１１）のチャネル領域（４
３、７３）の一部分の上にある前記シリコン基板（３
２、６２）の主面（３６、６６）上に形成された誘電体
層（４１）、 前記誘電体層（４１）上に形成された多結晶シリコンゲ
ート（４２、７２）であって、該多結晶シリコンゲート
（４２、７２）は寄生ゲート−ソースキャパシタ（２
４）を経て前記ソース領域（４４、７４）に容量的に結
合されかつ寄生ゲート−ドレインキャパシタ（２６）を
経て前記ドレイン領域（４６、７６）に容量的に結合さ
れ、前記寄生ゲート−ソースキャパシタ（２４）の静電
容量は前記寄生ゲート−ドレインキャパシタ（２６）の
静電容量より小さいもの、 前記ソース領域（４４、７４）に電気的に結合されたソ
ース電極、 前記ドレイン領域（４６、７６）に電気的に結合された
ドレイン電極、および前記チャネル領域（４３、７３）
の下のシリコン基板（３２、６２）に電気的に結合され
た基板電極、 を具備するシングルゲート不揮発性メモリセル（１
０）。 - 【請求項５】 不揮発性メモリセル（１０）にアクセス
する方法であって、 不揮発性メモリセル（１０）として働く電界効果トラン
ジスタ（１１）を提供する段階であって、前記電界効果
トランジスタ（１１）はソース（１４）、ドレイン（１
６）、基板（１８）、およびフローティングゲート（１
２）を有し、該フローティングゲート（１２）は寄生ゲ
ート−ソースキャパシタ（２４）を経て前記ソース（１
４）に容量的に結合されかつ寄生ゲート−ドレインキャ
パシタ（２６）を経て前記ドレイン（１６）に容量的に
結合され、前記寄生ゲート−ソースキャパシタ（２４）
の静電容量は前記寄生ゲート−ドレインキャパシタ（２
６）の静電容量より少ないもの、および前記ドレイン
（１６）にプログラミング電圧レベルを印加し、それに
よってホットキャリア注入を通して電荷を前記電界効果
トランジスタ（１１）のチャネル領域から前記フローテ
ィングゲート（１２）上に移動させる段階、 を具備する不揮発性メモリセル（１０）にアクセスする
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/657,127 US5777361A (en) | 1996-06-03 | 1996-06-03 | Single gate nonvolatile memory cell and method for accessing the same |
| US08/657,127 | 1996-06-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1065030A true JPH1065030A (ja) | 1998-03-06 |
| JP3909116B2 JP3909116B2 (ja) | 2007-04-25 |
Family
ID=24635928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15925397A Expired - Fee Related JP3909116B2 (ja) | 1996-06-03 | 1997-06-02 | シングルゲート不揮発性メモリセル |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5777361A (ja) |
| EP (1) | EP0812019B1 (ja) |
| JP (1) | JP3909116B2 (ja) |
| KR (1) | KR100466902B1 (ja) |
| DE (1) | DE69714353T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005252267A (ja) * | 2004-03-05 | 2005-09-15 | Programmable Microelectron Corp | シングルポリ・ｐフラッシュ技術を使用した不揮発性メモリソリューション |
| JP2007520067A (ja) * | 2004-01-29 | 2007-07-19 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 単一ポリ・２−トランジスタベースのヒューズ素子 |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5875126A (en) * | 1995-09-29 | 1999-02-23 | California Institute Of Technology | Autozeroing floating gate amplifier |
| US6144581A (en) * | 1996-07-24 | 2000-11-07 | California Institute Of Technology | pMOS EEPROM non-volatile data storage |
| US6965142B2 (en) * | 1995-03-07 | 2005-11-15 | Impinj, Inc. | Floating-gate semiconductor structures |
| US5990512A (en) * | 1995-03-07 | 1999-11-23 | California Institute Of Technology | Hole impact ionization mechanism of hot electron injection and four-terminal ρFET semiconductor structure for long-term learning |
| JPH11297863A (ja) * | 1998-04-10 | 1999-10-29 | Nec Corp | コンタクトレスアレイ構成の不揮発性メモリおよびその製造方法 |
| US6373094B2 (en) | 1998-09-11 | 2002-04-16 | Texas Instruments Incorporated | EEPROM cell using conventional process steps |
| JP2001110810A (ja) * | 1999-10-06 | 2001-04-20 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| FI115426B (fi) * | 2000-12-22 | 2005-04-29 | Iws Int Oy | Kulkuneuvon sähkönjakelujärjestelmän älykäs sulakerasia |
| US6664909B1 (en) | 2001-08-13 | 2003-12-16 | Impinj, Inc. | Method and apparatus for trimming high-resolution digital-to-analog converter |
| TWI242215B (en) * | 2002-04-16 | 2005-10-21 | Macronix Int Co Ltd | Nonvolatile memory cell for prevention from second bit effect |
| US20040206999A1 (en) * | 2002-05-09 | 2004-10-21 | Impinj, Inc., A Delaware Corporation | Metal dielectric semiconductor floating gate variable capacitor |
| US6958646B1 (en) | 2002-05-28 | 2005-10-25 | Impinj, Inc. | Autozeroing floating-gate amplifier |
| US7221596B2 (en) * | 2002-07-05 | 2007-05-22 | Impinj, Inc. | pFET nonvolatile memory |
| US6950342B2 (en) * | 2002-07-05 | 2005-09-27 | Impinj, Inc. | Differential floating gate nonvolatile memories |
| US7149118B2 (en) * | 2002-09-16 | 2006-12-12 | Impinj, Inc. | Method and apparatus for programming single-poly pFET-based nonvolatile memory cells |
| US7212446B2 (en) * | 2002-09-16 | 2007-05-01 | Impinj, Inc. | Counteracting overtunneling in nonvolatile memory cells using charge extraction control |
| US20050030827A1 (en) * | 2002-09-16 | 2005-02-10 | Impinj, Inc., A Delaware Corporation | PMOS memory cell |
| US6822285B1 (en) | 2003-07-31 | 2004-11-23 | Atmel Corporation | EEPROM with multi-member floating gate |
| US7283390B2 (en) | 2004-04-21 | 2007-10-16 | Impinj, Inc. | Hybrid non-volatile memory |
| US8111558B2 (en) * | 2004-05-05 | 2012-02-07 | Synopsys, Inc. | pFET nonvolatile memory |
| US7257033B2 (en) * | 2005-03-17 | 2007-08-14 | Impinj, Inc. | Inverter non-volatile memory cell and array system |
| US7679957B2 (en) * | 2005-03-31 | 2010-03-16 | Virage Logic Corporation | Redundant non-volatile memory cell |
| US8122307B1 (en) | 2006-08-15 | 2012-02-21 | Synopsys, Inc. | One time programmable memory test structures and methods |
| JP5008412B2 (ja) * | 2007-02-01 | 2012-08-22 | エルジー ディスプレイ カンパニー リミテッド | 画像表示装置、および画像表示装置の駆動方法 |
| US7719896B1 (en) | 2007-04-24 | 2010-05-18 | Virage Logic Corporation | Configurable single bit/dual bits memory |
| US8344440B2 (en) * | 2008-02-25 | 2013-01-01 | Tower Semiconductor Ltd. | Three-terminal single poly NMOS non-volatile memory cell with shorter program/erase times |
| US7800156B2 (en) * | 2008-02-25 | 2010-09-21 | Tower Semiconductor Ltd. | Asymmetric single poly NMOS non-volatile memory cell |
| US7859043B2 (en) * | 2008-02-25 | 2010-12-28 | Tower Semiconductor Ltd. | Three-terminal single poly NMOS non-volatile memory cell |
| US7894261B1 (en) | 2008-05-22 | 2011-02-22 | Synopsys, Inc. | PFET nonvolatile memory |
| US9805806B2 (en) | 2015-10-16 | 2017-10-31 | Ememory Technology Inc. | Non-volatile memory cell and method of operating the same |
| US10797063B2 (en) * | 2018-01-10 | 2020-10-06 | Ememory Technology Inc. | Single-poly nonvolatile memory unit |
Family Cites Families (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3660819A (en) * | 1970-06-15 | 1972-05-02 | Intel Corp | Floating gate transistor and method for charging and discharging same |
| GB1392599A (en) * | 1971-07-28 | 1975-04-30 | Mullard Ltd | Semiconductor memory elements |
| NL7208026A (ja) * | 1972-06-13 | 1973-12-17 | ||
| US3836992A (en) * | 1973-03-16 | 1974-09-17 | Ibm | Electrically erasable floating gate fet memory cell |
| US4087795A (en) * | 1974-09-20 | 1978-05-02 | Siemens Aktiengesellschaft | Memory field effect storage device |
| NL7500550A (nl) * | 1975-01-17 | 1976-07-20 | Philips Nv | Halfgeleider-geheugeninrichting. |
| US3938108A (en) * | 1975-02-03 | 1976-02-10 | Intel Corporation | Erasable programmable read-only memory |
| US4229755A (en) * | 1978-08-15 | 1980-10-21 | Rockwell International Corporation | Fabrication of very large scale integrated circuits containing N-channel silicon gate nonvolatile memory elements |
| US4185319A (en) * | 1978-10-04 | 1980-01-22 | Rca Corp. | Non-volatile memory device |
| US4380057A (en) * | 1980-10-27 | 1983-04-12 | International Business Machines Corporation | Electrically alterable double dense memory |
| DE3816358A1 (de) * | 1988-05-13 | 1989-11-23 | Eurosil Electronic Gmbh | Nichtfluechtige speicherzelle und verfahren zur herstellung |
| JPH02133967A (ja) * | 1988-11-14 | 1990-05-23 | Sharp Corp | 半導体装置 |
| JP2580752B2 (ja) * | 1988-12-27 | 1997-02-12 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| JP2832998B2 (ja) * | 1989-04-27 | 1998-12-09 | 日本電気株式会社 | 不揮発性ｍｏｓ半導体記憶装置 |
| US5027171A (en) * | 1989-08-28 | 1991-06-25 | The United States Of America As Represented By The Secretary Of The Navy | Dual polarity floating gate MOS analog memory device |
| DE69032937T2 (de) * | 1990-07-24 | 1999-06-17 | St Microelectronics Srl | Verfahren zur Herstellung einer N-Kanal-EPROM-Zelle mit einer einzigen Polysiliziumschicht |
| FR2690008B1 (fr) * | 1991-05-29 | 1994-06-10 | Gemplus Card Int | Memoire avec cellule memoire eeprom a effet capacitif et procede de lecture d'une telle cellule memoire. |
| US5268585A (en) * | 1991-07-01 | 1993-12-07 | Sharp Kabushiki Kaisha | Non-volatile memory and method of manufacturing the same |
| US5289026A (en) * | 1991-08-14 | 1994-02-22 | Intel Corporation | Asymmetric floating gate overlap for improved device characteristics in buried bit-line devices |
| US5461249A (en) * | 1991-10-31 | 1995-10-24 | Rohm Co., Ltd. | Nonvolatile semiconductor memory device and manufacturing method therefor |
| FR2683664A1 (fr) * | 1991-11-13 | 1993-05-14 | Sgs Thomson Microelectronics | Memoire integree electriquement programmable a un seuil transistor. |
| JPH05299578A (ja) * | 1992-04-17 | 1993-11-12 | Rohm Co Ltd | 半導体装置およびその製法 |
| JPH08506693A (ja) * | 1992-06-19 | 1996-07-16 | ラティス・セミコンダクター・コーポレイション | 単層の多結晶シリコン層を有するフラッシュｅ▲上２▼ｐｒｏｍセル |
| EP0576773B1 (en) * | 1992-06-30 | 1995-09-13 | STMicroelectronics S.r.l. | Integrated circuit entirely protected against ultraviolet rays |
| US5418390A (en) * | 1993-03-19 | 1995-05-23 | Lattice Semiconductor Corporation | Single polysilicon layer E2 PROM cell |
| JP2596695B2 (ja) * | 1993-05-07 | 1997-04-02 | インターナショナル・ビジネス・マシーンズ・コーポレイション | Ｅｅｐｒｏｍ |
| US5455788A (en) * | 1993-08-24 | 1995-10-03 | Honeywell Inc. | SRAM to ROM programming connections to avoid parasitic devices and electrical overstress sensitivity |
| US5397715A (en) * | 1993-10-21 | 1995-03-14 | Micrel, Incorporated | MOS transistor having increased gate-drain capacitance |
| US5424233A (en) * | 1994-05-06 | 1995-06-13 | United Microflectronics Corporation | Method of making electrically programmable and erasable memory device with a depression |
| US5376572A (en) * | 1994-05-06 | 1994-12-27 | United Microelectronics Corporation | Method of making an electrically erasable programmable memory device with improved erase and write operation |
| US5440158A (en) * | 1994-07-05 | 1995-08-08 | Taiwan Semiconductor Manufacturing Company Ltd. | Electrically programmable memory device with improved dual floating gates |
| US5554552A (en) * | 1995-04-03 | 1996-09-10 | Taiwan Semiconductor Manufacturing Company | PN junction floating gate EEPROM, flash EPROM device and method of manufacture thereof |
-
1996
- 1996-06-03 US US08/657,127 patent/US5777361A/en not_active Expired - Lifetime
-
1997
- 1997-05-22 DE DE69714353T patent/DE69714353T2/de not_active Expired - Fee Related
- 1997-05-22 EP EP97108289A patent/EP0812019B1/en not_active Expired - Lifetime
- 1997-06-02 JP JP15925397A patent/JP3909116B2/ja not_active Expired - Fee Related
- 1997-06-03 KR KR1019970022786A patent/KR100466902B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007520067A (ja) * | 2004-01-29 | 2007-07-19 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 単一ポリ・２−トランジスタベースのヒューズ素子 |
| JP2005252267A (ja) * | 2004-03-05 | 2005-09-15 | Programmable Microelectron Corp | シングルポリ・ｐフラッシュ技術を使用した不揮発性メモリソリューション |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0812019A1 (en) | 1997-12-10 |
| US5777361A (en) | 1998-07-07 |
| DE69714353T2 (de) | 2002-11-28 |
| JP3909116B2 (ja) | 2007-04-25 |
| DE69714353D1 (de) | 2002-09-05 |
| KR100466902B1 (ko) | 2005-05-24 |
| EP0812019B1 (en) | 2002-07-31 |
| KR980006410A (ko) | 1998-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3909116B2 (ja) | シングルゲート不揮発性メモリセル | |
| US5892709A (en) | Single level gate nonvolatile memory device and method for accessing the same | |
| US5969383A (en) | Split-gate memory device and method for accessing the same | |
| US4274012A (en) | Substrate coupled floating gate memory cell | |
| US7157773B2 (en) | Nonvolatile semiconductor memory device | |
| US4412311A (en) | Storage cell for nonvolatile electrically alterable memory | |
| KR100274491B1 (ko) | 스페이서 플래쉬 셀 공정 | |
| US4558344A (en) | Electrically-programmable and electrically-erasable MOS memory device | |
| US5033023A (en) | High density EEPROM cell and process for making the cell | |
| EP0100572B1 (en) | Electrically erasable prom-cell | |
| US20050128812A1 (en) | EEPROM device with substrate hot-electron injector for low-power programming | |
| EP0044384A2 (en) | Electrically alterable read only memory cell | |
| WO2005048269A2 (en) | Flash memory programming using gate induced junction leakage current | |
| JPH0685283A (ja) | 多結晶シリコントンネルスペーサを備えた高密度ｅｅｐｒｏｍセル及び製造方法 | |
| WO1986002779A1 (en) | Nonvolatile memory cell | |
| US20020105023A1 (en) | Nov-volatile semiconductor memory cell utilizing poly-edge discharge | |
| US5929478A (en) | Single level gate nonvolatile memory device and method for accessing the same | |
| US4486859A (en) | Electrically alterable read-only storage cell and method of operating same | |
| US6268248B1 (en) | Method of fabricating a source line in flash memory having STI structures | |
| US6528845B1 (en) | Non-volatile semiconductor memory cell utilizing trapped charge generated by channel-initiated secondary electron injection | |
| US5677876A (en) | Flash EEPROM with impurity diffused layer in channel area and process of production of same | |
| JP3111090B2 (ja) | 不揮発性メモリセルを作製する方法 | |
| KR100241524B1 (ko) | 플래쉬 메모리 셀 | |
| US20040016950A1 (en) | Multi-bit non-volatile memory cell and method therefor | |
| JP3200107B2 (ja) | 不揮発性メモリ・セル |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040514 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20041217 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050711 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050914 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051004 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060104 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060111 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060403 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060509 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060904 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20061115 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070109 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070122 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100126 Year of fee payment: 3 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D03 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110126 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120126 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130126 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |