KR980006410A - 비휘발성 메모리 셀 및 그 메모리 셀을 액세스하는 방법 - Google Patents

비휘발성 메모리 셀 및 그 메모리 셀을 액세스하는 방법 Download PDF

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Abstract

비휘발성 메모리 셀(10)은 단일 플로팅 게이트(12)를 갖는 단일 n-채널 절연된 게이트 FET(11)를 포함한다. 그 FET(11)는 기생 게이트-소스 캐패시터(24)의 용량이 기생 게이트-드레인 캐패시터(26)보다 적게 된 상태에서 비대칭적으로 동작한다. 그 비대칭 상태는 비대칭 구조(30, 60)와 같은 FET(11)를 제조하거나, 또는 FET(11)가 짧은 채널 장치일 때 단자 바이어싱을 통해 기생 캐패시터(24, 26)의 용량을 조정하여 얻을 수 있다. 그 플로팅 게이트(12)의 전위는 FET(11)의 소스(14), 드레인(16) 및, 기판(18)을 바이어스하여 제어될 수 있다. 셀(10)은 핫 캐리어 주입을 통해 플로팅 게이트(12)에 전하를 이동시켜 프로그램되고, 터널링을 통해 전하를 플로팅 게이트(12)로부터 이동시켜 소거하고, FET(11)의 전도 상태를 감지하여 판독된다.

Description

비휘발성 메모리 셀 및 그 메모리 셀을 액세스하는 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따는 비휘발성 메모리 셀의 개략적인 다이어그램.

Claims (5)

  1. 단일 게이트 비휘발성 메모리 셀에 있어서, 주표면(36, 66)을 갖는 반도체 재료의 보디(32, 62); 반도체 재료의 보디(32, 62)에 형성된 제 1 전도 형태의 소스 영역(44, 74) 반도체 재료의 보디(32, 62)에 형성된 제 1 전도 형태의 드레인 영역(46, 76); 반도체 재료의 보디(32, 62)에 형성된 제 2 전도 형태이고, 드레인 영역(46, 76)으로부터 소스 영역(44, 74)을 분리시키는 채널 영역(43, 73); 채널 영역(43, 73)을 통해 주표면(36, 66) 상에 형성되고, 기생 게이트-소스 캐패시터 (24)를 통해 소스 영역(44, 74)에 용량적으로 결합되고, 기생 게이트-드레인 캐패시터(26)를 통해 드레인 영역(46, 76)에 용량적으로 결합된 플로팅 게이트 구조로서, 기생 게이트-소스 캐패시터(24)의 용량이 기생 게이트-드레인 캐패시터(26)의 용량과 서로 다르게 되어 있는 플로팅 게이트 구조(12)를 포함하는 것을 특징으로 하는 단일 게이트 비휘발성 메모리 셀(10).
  2. 제 1 항에 있어서, 상기 채널 영역(73)은 소스 영역(74)에 인접한 제 1 폭(75)과 드레인 영역(76)에 인접한 제 2 폭(77)을 가지며, 그 제 1 폭은 제 2 폭과 서로 다른 것을 특징으로 하는 단일 게이트 비휘발성 메모리 셀(10).
  3. 제 1 항에 있어서, 상기 드레인 영역(46, 76)에 인접한 플로팅 게이트 구조(12)의 일부 아래에 제 1 전도 형태의 드레인 측면 주입 영역(49, 79)을 더 포함하는 것을 특징으로 하는 단일 게이트 비휘발성 메모리 셀(10).
  4. 단일 게이트 비휘발성 메모리 셀에 있어서, 주표면(36, 66)을 갖는 실리콘 기판(32, 62); 실리콘 기판(32,62)에 형성되고, 소스 영역(44, 74), 드레인 영역(46, 76) 과, 소스 영역(44, 74)을 드레인 영역(46, 76)으로부터 분리시키는 채널 영역(43, 73)을 갖는 전계 효과 트랜지스터(11); 전계 효과 트랜지스터(11)의 채널 영역(43, 73)의 일부 위에 놓인 실리콘 기판(32, 62)의 주표면(36, 66) 위에 형성되는 유전층(41); 유전체(41) 위에 형성되고, 기생 게이트-소스 캐패시터(24)를 통해 소스 영역(44, 74)에 용량적으로 결합되고, 기생 게이트-드레인 캐패시터(26)를 통해 드레인 영역(46, 76)에 용량적으로 결합된 다결정 실리콘 게이트로서, 기생 게이트-소스 캐패시터(24)의 용량이 기생 게이트-드레인 캐패시터(26)의 용량보다 작게 되어 있는 다결정 실리콘 게이트(42, 72); 소스 영역(44, 74)에 전기적으로 접속된 소스 전극(14); 드레인 영역(46, 76)에 전기적으로 접속된 드레인 전극(16)과; 채널 영역(43, 73) 아래의 실리콘 기판(32, 62)에 전기적으로 접속된 기판 전극(8)을 포함하는 것을 특징으로 하는 단일 게이트 비휘발성 메모리 셀(10).
  5. 비휘발성 메모리 셀을 액세스하기 위한 방법에 있어서, 소스(14), 드레인 (16), 기판(18)과, 기생 게이트-소스 캐패시터(24)를 통해 소스(14)에 결합되고 기생 게이트-드레인 캐패시터(26)를 통해 드레인(16)에 용량적으로 결합된 플로팅 게이트로서, 기생 게이트-소스 캐패시터(24)의 용량이 기생 게이트-드레인 캐패시터 (26)의 용량보다 작은 플로팅 게이트(12)를 가지고, 비휘발성 메모리 셀(10)과 같은 역할을 하는 전계 효과 트랜지스터(11)를 제공하는 단계와; 핫 캐리어 주입을 통해 전계 효과 트랜지스터(11)의 채널 영역으로부터 플로팅 게이트(12)로 전하가 이동되도록 프로그래밍 전압 레벨을 드레인(16)에 인가하는 단계를 포함하는 것을 특징으로 하는 단일 게이트 비휘발성 메모리 셀(10)을 액세스하는 방법.
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