JPH11297863A

JPH11297863A - コンタクトレスアレイ構成の不揮発性メモリおよびその製造方法

Info

Publication number: JPH11297863A
Application number: JP10099212A
Authority: JP
Inventors: Koji Kanamori; 宏治金森; Yoshiaki Hisamune; 義明久宗
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-04-10
Filing date: 1998-04-10
Publication date: 1999-10-29
Also published as: KR19990083105A; CN1135625C; CN1232295A; KR100320882B1; US6172393B1

Abstract

(57)【要約】【課題】本発明は、ビット線の幅を細くして微細化し
た場合であっても、抵抗の増大を招くことがなく、十分
なＯＮ電流を確保できるコンタクトレスアレイ型の不揮
発性メモリを提供することを目的とする。【解決手段】例えばヒ素をイオン注入して形成した不
純物拡散層５をビット線として用いるコンタクトレスア
レイ構成のフラッシュメモリにおいて、前記不純物拡散
層は、不純物濃度１×１０¹⁸ｃｍ^-3以上の領域の深さ方
向の厚さをｂとし、ヒ素のイオン注入の際に用いたマス
ク開口境界から横方向の拡散長をａとしたとき、ｂ＞ａ
を満足することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、特に不純物拡散層をビット線として用い
るコンタクトレスアレイ構成の不揮発性メモリおよびそ
の製造方法に関する。

【０００２】

【従来の技術】図１８および図１９に、特開平８−９７
３０４号公報に記載されたスプリットゲート型のコンタ
クトレスアレイ構造のフラッシュメモリを示す。図１８
に示すように、ｐ型シリコン基板１０１上に、ソース・
ドレイン領域を構成するｎ型不純物拡散層１０５、シリ
コン基板表面を酸化して形成したシリコン酸化膜１０
６、フローティングゲート１０８、スプリットゲートを
兼ねるコントロールゲート１１３、上記フローティング
ゲート１０８と基板間に形成されたトンネリング絶縁膜
となるシリコン酸化膜１０７、スプリットゲート領域の
ゲート絶縁膜を構成するシリコン酸化膜１１２、コント
ロールゲート−フローティングゲート間に形成されたゲ
ート間絶縁膜１１４が設けられている。この図では、ゲ
ート間絶縁膜１１４としてＯＮＯの３層構造を用いた場
合を示したが、シリコン酸化膜の単層構造も用いられ
る。

【０００３】図１９（図１８は、図１９中Ａ−Ａ’断面
図である。）に示されるように、ｎ型不純物拡散層１０
５がビット線を兼ねており、また、コントロールゲート
１１３はワード線を兼ねている。このようにビット線と
して不純物拡散層を用いるものをコンタクトレスアレイ
と呼んでいる。不純物拡散層をビット線として用いるの
で、セル１個あたり１個ずつ配線コンタクトをとるコン
タクトアレイ構造に比べて微細化しやすい。

【０００４】しかし、さらに微細化を進めるためには、
不純物拡散層の不純物が横方向、即ちゲート方向に拡散
してショートチャネル効果を引き起こすことがないよう
に、不純物注入の低ドーズ化や活性化処理温度の低温化
が避けられない。その結果、ビット線である不純物拡散
層は幅が狭く、深さ方向においても浅くなる。従って、
断面積が小さくなってビット線抵抗が大きくなるため
に、ビット線を流れる電流が小さくなる。その結果、セ
ルのアクセススピードが遅くならないようにセルに十分
の電流が流れるようにするとビット線に接続されている
セルの数を少なくする必要がある。

【０００５】また、このようにビット線抵抗が高くなる
と、１個のコンタクトから許容されるビット線の長さが
制限されるため、コンタクト１個に接続できるメモリセ
ル数が少なくなり、フラッシュメモリ全体でのコンタク
ト数が増えることにより微細化が十分に達成できない問
題があった。

【０００６】

【発明が解決しようとする課題】本発明は、このような
問題に鑑みてなされたものであり、ビット線の幅を細く
して微細化した場合であっても、抵抗の増大を招くこと
がなく、十分なＯＮ電流を確保できるコンタクトレスア
レイ型の不揮発性メモリを提供することを目的とする。
また、本発明によれば十分に小さな抵抗値で抑えること
ができるので、一つのコンタクトに対して多数のメモリ
セルを接続することができるので、コンタクトの個数を
減少することができ、これにより一層微細化することが
可能になる。

【０００７】

【課題を解決するための手段】本発明は、Ｎ型不純物を
イオン注入して形成した不純物拡散層をビット線として
用いるコンタクトレスアレイ構成の不揮発性メモリにお
いて、前記不純物拡散層は、不純物濃度１×１０¹⁸ｃｍ
^-3以上の領域の深さ方向の厚さをｂとし、Ｎ型不純物の
イオン注入の際に用いたマスク開口境界から横方向の拡
散長をａとしたとき、ｂ＞ａを満足することを特徴とす
るコンタクトレスアレイ構成の不揮発性メモリに関す
る。

【０００８】また、本発明は、半導体基板表面の一部に
マスクを形成し、マスクの開口からビット線を形成する
所定領域にＮ型不純物をイオン注入した後、熱アニール
してイオン注入したＮ型不純物を拡散することによって
不純物拡散層からなるビット線を形成する工程を有する
コンタクトレスアレイ構成の不揮発性メモリの製造方法
において、前記のＮ型不純物イオン注入を、低加速エネ
ルギーでのイオン注入工程と、高加速エネルギーでのイ
オン注入工程の少なくとも２回に分けて行うことを特徴
とするコンタクトレスアレイ構成の不揮発性メモリの製
造方法に関する。

【０００９】

【発明の実施の形態】図１および図２に本発明の不揮発
性メモリの１形態としてフラッシュメモリの１例を示
す。図１に示すように、コントロールゲート３がワード
線を兼ね、ｎ型不純物拡散層５がビット線を兼ねるコン
タクトレスアレイ型である。図２（図１中のＢ−Ｂ断面
図）に示すように、ｐ型シリコン基板１上に、ソース・
ドレイン領域を構成するｎ型不純物拡散層５、シリコン
基板表面を酸化して形成したシリコン酸化膜６、フロー
ティングゲート８、スプリットゲートを兼ねるコントロ
ールゲート３、上記フローティングゲート８と基板間に
形成されたトンネリング絶縁膜となるシリコン酸化膜
７、スプリットゲート領域のゲート絶縁膜を構成するシ
リコン酸化膜２が設けられている。コントロールゲート
−フローティングゲート間は、単層のシリコン酸化膜が
形成されているが、特開平８−９７３０４号公報と同様
にＯＮＯの３層構造を用いてもよい。

【００１０】図３は、不純物拡散層５の拡大模式図であ
り、拡散層境界、不純物濃度１×１０¹⁸ｃｍ^-3の等濃度
線、およびこのフラッシュメモリの製造工程においてヒ
素をイオン注入する際に用いたマスク９を図示したもの
である。イオン注入の際に、マスク９の開口（開口幅
Ｗ）から基板内にイオン注入し、その後、熱アニールに
することに不純物が深さ方向および横方向に拡散する。

【００１１】不純物濃度１×１０¹⁸ｃｍ^-3以上の領域に
は、実質的に空乏層が広がらないので、不純物濃度１×
１０¹⁸ｃｍ^-3以上の領域をもって実効的なビット線とし
て考えることができる。そこで不純物濃度１×１０¹⁸ｃ
ｍ^-3以上の領域の形状に注目したときに、本発明は、不
純物濃度１×１０¹⁸ｃｍ^-3以上の領域の深さ方向の厚さ
ｂの方が、マスク境界１０から横方向の拡散長ａの方が
大きいことが特徴である。即ち、本発明は、実効的なビ
ット線の横方向の拡散拡がりに比べて深さ方向の厚さが
厚いので、表面での不純物拡散層幅が微細化された場合
でも、十分に低い抵抗を得ることができる。さらにｂ≧
１．３ａであることが好ましく、ｂ≧１．５ａであるこ
とが最も好ましい。

【００１２】さらに本発明では、ビット線を形成する不
純物拡散層５の形状が、不純物拡散層上部での幅Ｌ（表
面側幅）の１／２より不純物拡散層の深さ方向の厚さＤ
（最も深い部分までの厚さ）の方が大きいことが好まし
い。そのため、本発明では、表面での不純物拡散層幅が
微細化された場合でも、深さ方向の寸法が大きいために
抵抗を小さく抑えることができる。さらに、不純物拡散
層上部での幅の２／３より深さ方向の厚さの方が大きい
ことが好ましい。

【００１３】このようにすることにより、不純物拡散層
上部での幅が０．１〜０．４μｍ、特に０．２４μｍ以
下程度まで微細化されたフラッシュメモリに適用して
も、素子特性とビット線抵抗の両方を同時に満足するこ
とができる。

【００１４】本発明では、特に好ましくは不純物拡散層
の不純物濃度を表面側部分では低く、基板の深い部分で
は高くなるように設定する。即ち、ゲート方向への不純
物が拡がらないように形成されているので、フラッシュ
メモリの動作に関与する表面側の浅い部分の不純物は比
較的低濃度に保たれており、ショートチャネル効果等の
不都合が生じない。また、フラッシュメモリの動作に関
係しない深い部分で不純物濃度を高くすることで、必要
な導電度を確保することができる。

【００１５】本発明では、不純物拡散層の不純物濃度
が、深さ方向の所定位置に最大ヒ素濃度部を有している
ことが好ましい。ビット線中央での深さ方向の濃度プロ
ファイルを見たとき、不純物拡散層上部での不純物濃度
が１×１０¹⁸〜１×１０¹⁹ｃｍ ^-3であり、最大ヒ素濃度
部まで深くなるに従って濃度が高くなる。最大ヒ素濃度
部での不純物濃度は、１×１０¹⁹〜１×１０²¹ｃｍ^-3で
あり、好ましくは５×１０¹⁹〜１×１０²¹ｃｍ^-3であ
る。最大ヒ素濃度部は、少なくとも不純物拡散層の表面
側から０．０５μｍ以上深い部分に形成されることが好
ましい。通常は、０．４μｍ以下（好ましくは０．３μ
ｍ以下）の部分に形成されることが好ましい。

【００１６】また、不純物濃度１×１０¹⁸ｃｍ^-3以上の
領域の深さ方向の厚さは、０．２５μｍ以上であること
が好ましい。

【００１７】本発明が適用されるコンタクトレスアレイ
型フラッシュメモリは、セル１個あたり１個ずつ配線コ
ンタクトをとるコンタクトアレイでなければ、不純物拡
散層をビット線として複数のセルが連結されているよう
なフラッシュメモリにはすべて適用することができる。
従って、複数のセルを単位として、配線コンタクトを設
ける構造に対しても本発明を適用することにより低抵抗
化、微細化が可能になる。

【００１８】また、本発明は、図２に示すようなスプリ
ットゲート型でなくても、その他のフラッシュメモリに
対しても不純物拡散層をビット線として用いるコンタク
トレスアレイ型であれば適用することができる。

【００１９】また、本発明において半導体基板として
は、ｐ型シリコン基板を用いることができるが、ｐ型ま
たはｎ型シリコン基板上に形成したｐウェルにフラッシ
ュメモリセルを形成する場合を含むものである。

【００２０】また、本発明はフラッシュメモリに限ら
ず、不純物拡散層をビット線として用いるものであれ
ば、マスクＲＯＭ、紫外線消去型ＥＰＲＯＭ、フラッシ
ュメモリ以外のＥＥＰＲＯＭ等の不揮発性メモリにも適
用することができる。

【００２１】以下に、図面を参照しながら本発明をさら
に具体的に説明する。

【００２２】［実施形態１］図４〜図６を参照して、本
発明の実施形態の１例を製造方法を示しながら説明す
る。これらの図は、図１のＢ−Ｂ断面に対応する。

【００２３】まず、例えばｐ型シリコン基板１の表面に
素子分離領域（図示なし）を形成した後、図４（ａ）に
示すように、ＣＶＤ（Chemical Vapor Deposition）
法によりシリコン酸化膜を例えば３００ｎｍの膜厚に成
長させ、フォトリソグラフィ法およびドライエッチング
法を適用して、シリコン酸化膜１１をチャネル領域の上
にパターンが残るように形成する。

【００２４】次に、ＣＶＤによりシリコン酸化膜を成膜
した後エッチバックして図４（ｂ）に示すように側壁酸
化膜１２を形成する。ここで、シリコン酸化膜１１およ
び側壁酸化膜１２はヒ素の注入の際のマスクとして機能
し、マスク開口（開口幅Ｗ）から注入領域１９にヒ素の
注入が注入されることになる。マスク開口幅Ｗは熱アニ
ールの際のヒ素の横方向への拡散を考慮しながら微細化
の程度により適宜設定する。この場合のマスク開口境界
１０は、側壁酸化膜１２が基板表面に接する位置にな
る。本発明は微細化された素子に適用されるので、開口
幅Ｗは通常０．４μｍ以下であり、例えば、０．１〜
０．２μｍに設定する。

【００２５】側壁酸化膜は、フォトレジストを用いたリ
ソグラフィの限界より細い線を形成するために設けられ
たものであり、側壁酸化膜を用いなくてもビット線とな
るシリコン酸化膜１１の間のスペースを十分に細く形成
することができるのであれば、設ける必要はない。

【００２６】また、シリコン酸化膜１１および側壁酸化
膜１２は、ヒ素の注入の際のマスクとして機能するもの
であれば他の材料でも良く、シリコン窒化膜、ポリシリ
コン等を用いることもできる。また、側壁酸化膜を形成
するのでなければ、シリコン酸化膜１１に代えてフォト
レジストをそのまま用いてもよい。

【００２７】次に、図４（ｃ）に示すように、汚染保護
のために表面に熱酸化法によりシリコン酸化膜１４を形
成した後、シリコン酸化膜１１および側壁酸化膜１２を
マスクにしてヒ素を加速エネルギー４０ｋｅＶ、ドーズ
量５×１０¹⁴ｃｍ^-2の条件でイオン注入し、さらに、再
度ヒ素を加速エネルギー２００ｋｅＶ、ドーズ量２×１
０¹⁵ｃｍ^-2の条件でイオン注入する。そうすると図４
（ｃ）に、浅い領域に注入されたイオン１６と深い領域
に注入されたイオン１７と分けて示すように、加速エネ
ルギーによって注入イオンのピーク位置が分かれる。

【００２８】ここで、ヒ素を低加速エネルギーで注入す
る工程では、注入されたヒ素のピークが深さ２００Å程
度になるように、表面の熱酸化シリコン酸化膜１４の厚
さも考慮して、加速エネルギーとしては２０〜８０ｋｅ
Ｖ、特に３０〜５０ｋｅＶの範囲で適宜選択することが
好ましい。ドーズ量は、通常１×１０¹⁴〜１×１０¹⁶ｃ
ｍ^-2の範囲であり、後の熱アニール工程で活性化させる
際に、ヒ素が必要以上に拡散してショートチャネル効果
を引き起こさない範囲で適宜選択することが好ましい。

【００２９】また、ヒ素を高加速エネルギーで注入する
工程では、注入されたヒ素のピークが深さ４００〜５０
０Å程度になるように、加速エネルギーとしては１００
〜３００ｋｅＶ、特に１５０〜２５０ｋｅＶの範囲で適
宜選択することが好ましい。ドーズ量は、通常１×１０
¹⁴〜１×１０¹⁶ｃｍ^-2の範囲であるが、上記の低エネル
ギーの注入工程でのドーズ量より多くするのが好まし
い。深く注入された不純物は、後の熱アニール工程で活
性化させて拡散させると横方向に多少拡散しても、ゲー
ト下のチャネルでのキャリアの移動には影響が無く、素
子動作には問題がない。

【００３０】また、ヒ素の注入回数は少なくとも素子動
作の影響する表面の浅い部分で、ヒ素の濃度が過剰にな
らないようにすれば、３回以上であってもよい。特に高
エネルギーで注入する回数を複数回に分けてそれぞれ加
速エネルギーを変えて注入すれば、高濃度の領域を深さ
方向の長い範囲に形成することが容易に行うことができ
る。また、高エネルギーでの注入と低エネルギーでの注
入との順序はどちらを先に行ってもよい。

【００３１】次に、図５（ａ）に示すように、Ｎ₂雰囲
気中で例えば９００℃で２０分間アニールすると、注入
したヒ素が拡散し、活性化されてソース・ドレイン領域
となるｎ型不純物拡散層５が形成される。その結果、ビ
ット線である不純物拡散層５は、拡散層上部での幅よ
り、深さ方向の方が大きくなるように形成することがで
きる。

【００３２】不純物拡散層５の形状は、各注入の際の注
入エネルギー、ドーズ量に依存するが、ヒ素を高エネル
ギーでの注入するときのドーズ量を、低エネルギーで注
入するときのドーズ量より大きくした場合は、拡散層上
部での幅より深い位置で最大の幅をとるように形成され
る。通常、この最大幅位置２０のビット線中心に最大ヒ
素濃度部が存在する。

【００３３】尚、アニール温度は８００〜９５０℃であ
り、好ましくは８００〜８５０℃である。微細化の程度
が高くなるほど低温側の温度を用いることが好ましい。

【００３４】次に、シリコン酸化膜１１および側壁酸化
膜１２をマスクに熱酸化することにより、ｎ型不純物拡
散層５上に膜厚約１００ｎｍのシリコン酸化膜６を形成
した後、シリコン酸化膜１１および側壁酸化膜１２をウ
エットエッチングにより除去し、チャネル領域のシリコ
ン基板表面を露出させる。引き続き熱酸化法によりトン
ネル酸化膜としてシリコン酸化膜７を例えば８ｎｍの膜
厚に形成することにより、図５（ｂ）までの構造を完成
する。

【００３５】トンネル酸化膜の形成は、通常の熱酸化法
に代え、ＲＴＯ（Rapid Thermal Oxidation ；高温熱酸
化）法により行ってもよい。さらに、トンネル酸化膜の
信頼性を向上させるために、酸素に加え、Ｎ₂Ｏあるい
はＮＨ₃を含む雰囲気中でＲＴＯ法による酸化を行い、
シリコン窒化酸化膜を形成するようにしてもよい。

【００３６】続いて、図６（ａ）に示すように、ＣＶＤ
法により、ポリシリコン膜を１５０ｎｍ成長させ、フォ
トリソグラフィ法およびＲＩＥ（Reactive Ion Etchin
g）法を用いて、チャネル中央からドレイン側にフロー
ティングゲート８が形成されるようにパターニングす
る。これにより、チャネル中央からソース領域にかけて
スプリットゲート領域が形成される。

【００３７】次に、図６（ｂ）に示すように、熱酸化を
行い、スプリットゲート領域とポリシリコン膜８の側壁
に、シリコン酸化膜２を３０ｎｍの膜厚に成長させる。
次に、ＣＶＤ法によりポリシリコンを２５０ｎｍの膜厚
に成長させ、フォトリソグラフィ法およびＲＩＥ法を用
いて、コントロールゲート３を形成する。コントロール
ゲート３をポリシリコンに代えポリサイド膜によって形
成するようにしてもよい。

【００３８】このようにして得られるフラッシュメモリ
における不純物（ヒ素）拡散層の形状および不純物濃度
プロファイルを、シミュレーションによって求めた結果
を図７に示す。この図では、ビット線中央から次のビッ
ト線の中央までを単位とする一つのメモリセルの断面を
示した。また、シミュレーションに関係のない構成は省
略してある。拡散層上部での不純物拡散層の幅は、片側
０．２８μｍ程度であり、不純物拡散層の深さは０．４
２μｍ程度である。また、最大ヒ素濃度部Ｍは深さ０．
１２μｍのところに現れている。またイオン注入の際の
マスク９の位置を図８に示す。マスク開口は、ビット線
中央を中心として幅Ｗが０．１μｍである。不純物濃度
１×１０¹⁸ｃｍ^-3以上の領域の深さ方向の厚さｂは０．
３５μｍ程度であり、マスク開口境界から横方向の拡散
長ａは０．２３μｍ程度である。

【００３９】比較例として、ヒ素の注入を加速エネルギ
ー４０ｋｅＶ、注入ドーズ量５×１０¹⁵ｃｍ^-2の条件で
行い、アニールを本実施形態と同じ９００℃２０分の条
件で行った場合のシミュレーションによる不純物拡散層
２５の形状および濃度プロファイルを図９に示す。拡散
層上部での不純物拡散層の幅は、片側０．２８μｍ程度
であるが、不純物拡散層の深さは０．２６μｍ程度であ
る。尚、マスク位置は図８と同じに設定した。

【００４０】図７および図９について、ビット線の中央
における不純物濃度プロファイルを図１０に示した。図
中曲線Ａは図７に対応する本実施形態の不純物濃度プロ
ファイルであり、曲線Ｂは図９に対応する比較例の不純
物濃度プロファイルである。このように、本実施形態の
フラッシュメモリは深さ方向に大きい不純物拡散層を有
し、合計のドーズ量としてむしろ少ないにも関わらず、
深さ０．０６〜０．２μｍのところに５×１０¹⁹ｃｍ^-3
以上の高濃度の不純物拡散部分が現れ、また、１×１０
¹⁹ｃｍ^-3以上の高濃度の部分が深さ０．３μｍまで存在
している。これに対して、比較例においては、５×１０
¹⁹ｃｍ^-3以上の高濃度の不純物拡散部分は現れず、また
１×１０¹⁹ｃｍ^-3以上の高濃度の部分の深さも０．１８
μｍ程度にとどまっている。

【００４１】また、本実施形態では、基板表面での拡散
層幅が比較例と等しいことからわかるように、素子動作
に関係する表面付近では、横方向への拡散が少なくショ
ートチャネル効果等の不都合を生じることもない。

【００４２】このように、本発明によれば、素子動作に
影響することなく、低抵抗のビット線として用いる拡散
層を有するフラッシュメモリを得ることができる。

【００４３】［実施形態２］図１１に示すように、イオ
ン注入により、ｐ型シリコン基板の深さ０．２〜０．４
μｍの範囲のボロン濃度を５×１０¹⁶〜５×１０¹⁷ｃｍ
^-3程度と、基板のその他の部分より高めて高ｐ型不純物
層２２を形成する。その後、図４〜６に示した実施形態
１と同様にして図１２に示すフラッシュメモリを形成す
る。

【００４４】本発明では、特にヒ素を高加速エネルギー
でイオン注入する際のドーズ量を大きくした場合に、基
板の深い領域で不純物拡散層の横幅が広がりが大きくな
る。そのため動作時に空乏層が拡がり、ドレイン−ソー
ス間の不純物拡散層同士で空乏層がつながるパンチスル
ー現象が起きやすくなる場合があるが、この実施形態の
ように高ｐ型不純物層を形成しておくとパンチスルース
トッパとして機能するので、ヒ素を高加速エネルギーで
イオン注入する際のドーズ量をさらに大きくすることが
可能になる。

【００４５】［実施形態３］次に、セルフアライン型の
フラッシュメモリに適用した実施形態を図１３〜１６を
用いて説明する。

【００４６】まず、図１３（ａ）に示すように、ｐ型シ
リコン基板３１表面に通常の選択酸化法により活性領域
（チャネル、ドレイン、ソース領域）と素子分離領域３
２を形成する。

【００４７】続いて図１３（ｂ）に示すように、ゲート
絶縁膜４０を例えば熱酸化法により形成する。この熱酸
化膜の膜厚は容量結合比を高めるため、トンネル領域の
酸化膜厚よりも厚い酸化膜厚にする必要がある。次に、
ＣＶＤ法によりポリシリコン層４１を例えば２００ｎ
ｍ、酸化膜層（例えば２０ｎｍ）と窒化膜層（例えば１
００ｎｍ）との層４２を形成し、パターニングすること
によってフローティングゲート電極を形成する。

【００４８】次に、図１３（ｃ）に示すように、基板表
面全体にＣＶＤ法により２０ｎｍ程度の酸化膜４３と８
０ｎｍ程度の窒化膜４４を形成し、窒化膜を異方性エッ
チングによりエッチバックすることにより、図１３
（ｄ）に示すように、窒化膜サイドウォール４５を形成
する。このとき、２０ｎｍ程度の酸化膜は窒化膜エッチ
バック時の基板保護膜として機能する。この工程で、フ
ローティングゲートは回りをすべて窒化膜で被われる。

【００４９】次に、図１４（ａ）に示すように、この窒
化膜をマスクにして実施形態１と同様にヒ素を注入す
る。このときの条件としては、実施形態１に記載した条
件で行うことができるが、ここでは１例として、低加速
エネルギーで注入する工程では加速エネルギー３０ｋｅ
Ｖ、ドーズ量１×１０¹⁵ｃｍ^-2の条件、高加速エネルギ
ーで注入する工程では加速エネルギー２００ｋｅＶ、ド
ーズ量５×１０¹⁵ｃｍ^-2の条件でイオン注入する。続い
て、Ｎ₂雰囲気中で例えば９００℃で拡散することによ
りビット線である不純物拡散層（ソース・ドレイン領
域）４８を形成する。このとき、拡散により窒化膜サイ
ドウォールの下まで拡散層を押込むと同時に、本発明で
は、深さ方向に深い拡散層が形成される。この熱アニー
ルの条件は、実施形態１で説明した条件のなかで適宜変
更しても良い。

【００５０】次に、図１４（ｂ）に示すように、窒化膜
をマスクに熱酸化することにより、拡散層上に酸化膜３
４を例えば１００ｎｍ形成する。この熱酸化時には、フ
ローティングゲートのポリシリコンは窒化膜マスク４２
で覆われているために酸化されない。

【００５１】その後、図１４（ｃ）に示すように、窒化
膜をウェットエッチングにより除去し、フローティング
ゲートを覆っているエッチングストッパーの薄い酸化膜
をウエットエッチングにより除去し、窒化膜サイドウォ
ールの形成されていた部分の拡散層表面を露出させる。

【００５２】次に、図１５（ａ）に示すように、熱酸化
法により、前記拡散層表面に薄い酸化膜３７を例えば８
ｎｍで形成し、その上にＣＶＤ法により、図１５（ｂ）
に示すようにポリシリコン層４６を例えば１２０ｎｍ形
成する。このポリシリコン層を異方性エッチングにより
エッチバックし、図１５（ｃ）に示すようにポリシリコ
ンサイドウォール４７を形成する。このとき、ポリシリ
コンサイドウォール４７は前記拡散層上の８ｎｍの酸化
膜領域を完全に覆うように形成する。次に、フローティ
ングゲート上に形成されている酸化膜をウエットエッチ
ングにより除去する。

【００５３】次に、図１６（ａ）に示すように、全面
に、ＣＶＤ法によりポリシリコン層を例えば１００ｎｍ
形成・パターニングすることによりフローティングゲー
トとポリシリコンサイドウォールを一体化したポリシリ
コン層３５を形成する。

【００５４】次に、図１６（ｂ）に示すように、ＯＮＯ
膜の層間絶縁膜３９を形成し、その上にポリシリコンの
コントロールゲート３６を形成し、本実施形態のフラッ
シュメモリを完成する。

【００５５】［実施形態４］実施形態３では、図１３
（ｄ）で示したようにように窒化膜サイドウォールを形
成してからイオン注入したが、図１７（ａ）に示すよう
に、シリコン基板１上にフローティングゲート５１とコ
ントロールゲート５２を所定形状にパターニングした後
に、このスタック構造をマスクとしてイオン注入し、そ
の後熱アニールすることで図１７（ｂ）に示すような不
純物拡散層５５を形成することもできる。このときの注
入条件および熱アニール条件は、実施形態１と同様に設
定することができる。

【００５６】以上の実施形態１〜４ではＮ型不純物とし
てヒ素を用いて説明したが、Ｎ型不純物であればその他
のものであってもよく、例えば燐を用いてもよい。さら
に、複数回のイオン注入の一方に燐を用いて、他方にヒ
素を用いてもよい。

【００５７】

【発明の効果】本発明によれば、ビット線の幅を細くし
て微細化した場合であっても、抵抗の増大を招くことが
なく、十分なＯＮ電流を確保できるコンタクトレスアレ
イ型の不揮発性メモリを提供することができる。また、
本発明によれば十分に小さな抵抗値で抑えることができ
るので、一つのコンタクトに対して多数のメモリセルを
接続することができるので、コンタクトの個数を減少す
ることができ、これにより一層微細化することが可能に
なる。

【図面の簡単な説明】

【図１】本発明のフラッシュメモリの１実施形態を示す
平面図である。

【図２】本発明のフラッシュメモリの１実施形態を示す
断面図である。

【図３】本発明のフラッシュメモリにおける不純物拡散
層の形状とマスク位置を示す断面図である。

【図４】本発明のフラッシュメモリの製造工程の１実施
形態を示す工程断面図である。

【図５】図４に引き続き、本発明のフラッシュメモリの
製造工程の１実施形態を示す工程断面図である。

【図６】図５に引き続き、本発明のフラッシュメモリの
製造工程の１実施形態を示す工程断面図である。

【図７】本発明のフラッシュメモリの不純物拡散層の不
純物濃度プロファイルを示す図である。

【図８】本発明のフラッシュメモリの不純物拡散層の形
状とマスク位置を示す図である。

【図９】比較例のフラッシュメモリの不純物拡散層の不
純物濃度プロファイルを示す図である。

【図１０】本発明（曲線Ａ）と、比較例（曲線Ｂ）のフ
ラッシュメモリの不純物拡散層の拡散層の中心における
不純物濃度プロファイル示すグラフである。

【図１１】本発明のフラッシュメモリの製造工程の１実
施形態を示す工程断面図である。

【図１２】本発明のフラッシュメモリの１実施形態を示
す断面図である。

【図１３】本発明のフラッシュメモリの製造工程の１実
施形態を示す工程断面図である。

【図１４】図１３に引き続き、本発明のフラッシュメモ
リの製造工程の１実施形態を示す工程断面図である。

【図１５】図１４に引き続き、本発明のフラッシュメモ
リの製造工程の１実施形態を示す工程断面図である。

【図１６】図１５に引き続き、本発明のフラッシュメモ
リの製造工程の１実施形態を示す工程断面図である。

【図１７】本発明のフラッシュメモリの製造工程の１実
施形態を示す工程断面図である。

【図１８】従来のフラッシュメモリの１例の断面図であ
る。

【図１９】従来のフラッシュメモリの１例の平面図であ
る。

【符号の説明】

１ｐ型シリコン基板２シリコン酸化膜３コントロールゲート５不純物拡散層６シリコン酸化膜７シリコン酸化膜８フローティングゲート９マスク１０マスク境界１１シリコン酸化膜１２側壁酸化膜１６浅い領域に注入されたイオン１７深い領域に注入されたイオン１９注入領域２０最大幅位置２２高ｐ型不純物層２５不純物拡散層３１ｐ型シリコン基板３２素子分離領域３４酸化膜３５ポリシリコン層３６コントロールゲート３７酸化膜３９層間絶縁膜４０ゲート絶縁膜４１ポリシリコン層４２酸化膜層と窒化膜層との層４３酸化膜４４窒化膜４５窒化膜サイドウォール４６ポリシリコン層４７ポリシリコンサイドウォール４８不純物拡散層５１フローティングゲート５２コントロールゲート

Claims

【特許請求の範囲】

【請求項１】Ｎ型不純物をイオン注入して形成した不
純物拡散層をビット線として用いるコンタクトレスアレ
イ構成の不揮発性メモリにおいて、前記不純物拡散層は、不純物濃度１×１０¹⁸ｃｍ^-3以上
の領域の深さ方向の厚さをｂとし、Ｎ型不純物のイオン
注入の際に用いたマスク開口境界から横方向の拡散長を
ａとしたとき、ｂ＞ａを満足することを特徴とするコン
タクトレスアレイ構成の不揮発性メモリ。
【請求項２】前記不純物拡散層深さ方向の厚さが不純
物拡散層上部での幅の１／２より大きいことを特徴とす
る請求項１記載の不揮発性メモリ。
【請求項３】前記不純物拡散層は、不純物濃度１×１
０¹⁸ｃｍ^-3以上の領域の深さ方向の厚さが０．２５μｍ
以上であることを特徴とする請求項１または２記載の不
揮発性メモリ。
【請求項４】前記不純物拡散層は、深さ方向の所定位
置に最大Ｎ型不純物濃度部を有していることを特徴とす
る請求項１〜３のいずれかに記載の不揮発性メモリ。
【請求項５】前記最大Ｎ型不純物濃度部は前記不純物
拡散層の表面側から０．０５μｍ以上深い部分に存在し
ていることを特徴とする請求項４記載の不揮発性メモ
リ。
【請求項６】前記不純物拡散層は、不純物拡散層上部
での幅より前記最大Ｎ型不純物濃度部が存在する深さに
おける幅の方が広いことを特徴とする請求項１〜５のい
ずれかに記載の不揮発性メモリ。
【請求項７】前記Ｎ型不純物がヒ素であることを特徴
とする請求項１〜６のいずれかに記載の不揮発性メモ
リ。
【請求項８】半導体基板表面の一部にマスクを形成
し、マスクの開口からビット線を形成する所定領域にＮ
型不純物をイオン注入した後、熱アニールしてイオン注
入したＮ型不純物を拡散することによって不純物拡散層
からなるビット線を形成する工程を有するコンタクトレ
スアレイ構成の不揮発性メモリの製造方法において、前記のＮ型不純物イオン注入を、低加速エネルギーでの
イオン注入工程と、高加速エネルギーでのイオン注入工
程の少なくとも２回に分けて行うことを特徴とするコン
タクトレスアレイ構成の不揮発性メモリの製造方法。
【請求項９】前記低加速エネルギーのイオン注入を２
０〜８０ｋｅＶで行い、高加速エネルギーでのイオン注
入を１００〜３００ｋｅＶで行うことを特徴とする請求
項８記載の不揮発性メモリの製造方法。
【請求項１０】前記低加速エネルギーのイオン注入の
ドーズ量より、高加速エネルギーでのイオン注入のドー
ズ量の方が大きいことを特徴とする請求項８または９記
載の不揮発性メモリの製造方法。
【請求項１１】前記マスク開口幅が０．４μｍ以下で
あることを特徴とする請求項８〜１０のいずれかに記載
の不揮発性メモリの製造方法。
【請求項１２】前記Ｎ型不純物がヒ素であることを特
徴とする請求項８〜１０のいずれかに記載の不揮発性メ
モリ。