CN1135625C - 非易失半导体器件以及其制造方法 - Google Patents
非易失半导体器件以及其制造方法 Download PDFInfo
- Publication number
- CN1135625C CN1135625C CNB991054687A CN99105468A CN1135625C CN 1135625 C CN1135625 C CN 1135625C CN B991054687 A CNB991054687 A CN B991054687A CN 99105468 A CN99105468 A CN 99105468A CN 1135625 C CN1135625 C CN 1135625C
- Authority
- CN
- China
- Prior art keywords
- impurity
- diffusion layer
- impurity diffusion
- nonvolatile storage
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 238000004519 manufacturing process Methods 0.000 title claims description 42
- 239000012535 impurity Substances 0.000 claims abstract description 206
- 238000009792 diffusion process Methods 0.000 claims abstract description 146
- 238000003860 storage Methods 0.000 claims description 90
- 238000000034 method Methods 0.000 claims description 65
- 229910052785 arsenic Inorganic materials 0.000 claims description 40
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 40
- 230000008569 process Effects 0.000 claims description 37
- 230000001133 acceleration Effects 0.000 claims description 28
- 239000000356 contaminant Substances 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 230000004888 barrier function Effects 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 166
- 150000002500 ions Chemical class 0.000 description 40
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 30
- 229910052814 silicon oxide Inorganic materials 0.000 description 30
- 239000000758 substrate Substances 0.000 description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 19
- 229920005591 polysilicon Polymers 0.000 description 19
- 238000007667 floating Methods 0.000 description 17
- 230000003647 oxidation Effects 0.000 description 17
- 238000007254 oxidation reaction Methods 0.000 description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 16
- 229910052710 silicon Inorganic materials 0.000 description 16
- 239000010703 silicon Substances 0.000 description 16
- 150000004767 nitrides Chemical class 0.000 description 12
- 238000002347 injection Methods 0.000 description 10
- 239000007924 injection Substances 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 9
- 238000000137 annealing Methods 0.000 description 8
- 238000009826 distribution Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 239000000203 mixture Substances 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- UMVBXBACMIOFDO-UHFFFAOYSA-N [N].[Si] Chemical compound [N].[Si] UMVBXBACMIOFDO-UHFFFAOYSA-N 0.000 description 1
- FEWHDZOJQQLPEN-UHFFFAOYSA-N [O].[N].[O] Chemical compound [O].[N].[O] FEWHDZOJQQLPEN-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000010301 surface-oxidation reaction Methods 0.000 description 1
- 238000001089 thermophoresis Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Abstract
一种非易失存储器，包括：第一导电型的半导体区域(1)；以及第二导电型的杂质扩散层(5)，所述杂质扩散层是通过在所述半导体区域的预定区域中掺入与所述第一导电型不同的所述第二导电型的杂质而形成的，所述杂质扩散层(5)被用作为一位线。所述杂质扩散层(5)具有杂质密度基本上等于或大于1×1018cm-3的特定层面，以及有B＞A，其中A是在从预定区域的横向方向上的扩散长度，而B是在深度方向上的特定层面的厚度。
Description
技术领域
本发明涉及一种非易失存储器。特别地，本发明涉及一种具有无接点阵列结构的非易失存储器，以及制造该非易失存储器的方法，其中一个杂质扩散层被用作为一个位线。
背景技术
图1和图2示出一种具有在日本专利(特开平8-97304)中公开的分离栅极型无接点阵列结构的快速存储器。
如图1中所示，在p型硅基片101上，形成构成一源/漏区的一n型杂质扩散层105、通过对p型硅基片101的表面进行氧化形成的一硅氧化膜106、一浮置栅极108、兼作为一个分离栅极的一控制栅极113、一硅氧化膜107、一硅氧化膜212、以及一栅极间绝缘膜114。
硅氧化膜107形成于浮置栅极108和p型硅基片101之间用作为遂道绝缘膜。硅氧化膜112构成分离栅极区中的栅极绝缘膜。栅极间绝缘膜114形成于控制栅极113和浮置栅极108之间。
图1示出ONO(氧-氮-氧)的三层结构被用作栅极间绝缘膜114的情况。但是，也可以使用单层结构的硅氧化膜。
如图2中所示(图1为沿着图2的A-A′线的截面视图)，n型杂质扩散层105也作为一位线。控制栅极113也作为一字线。按这种方式，把杂质扩散层用作为位线的类型被称为无接点阵列。由于杂质扩散层在该无接点阵列结构中被用作为位线，因此这比每个单元都需要一个线接触的接点阵列结构的情况相比更容易制造出超精细的结构。
下面描述图1中所示的快速存储器的操作过程。
在此，假设写状态为低阈值电压状态(电子发射状态)，并且假设擦除状态为高阈值电压状态(电子注入状态)。
在写操作中，例如，把-8V的电压施加到控制栅极113上，5V电压施加到漏极(在图1中的右侧上的n型杂质扩散层105)上，则源极(在图1的左侧上的n型杂质扩散层105)被开路，并且基片101接地。然后，电子被从浮置栅极108通过F-N(Fowler Nordheim)遂道吸引到漏极。这导致存储器晶体管的阈值电压下降。
在擦除操作中，一高电压(例如，16V)被施加到控制栅极113。然后，漏极105、源极105和基片101都接地。电子被从基片101或漏极105通过F-N遂道吸引到浮置栅极108。
在此种情况下，在分离栅极区域中的硅氧化膜足够厚，这避免F-N遂道电流流向分离栅极。因此，施加到控制栅极113上的高电压不会在分离栅极区域造成硅氧化膜112的变质。
另外，读操作过也是这样进行的，使得3-5V的电压被施加到控制栅极113。大约1V的电压施加到漏极105。源极105和基片101被接地。然后检测是否存在漏极电流。
如上文所述，在图1中的快速存储器利用杂质扩散层105作为位线。因此，与每个存储单元都需要一个线接触的接点阵列结构相比更容易制造超精细的结构。
但是，为了进一步促进超精细结构的产生，需要避免杂质扩散层105中的杂质在横向方向上扩散(即，在栅极方向扩散)而造成短沟道效应。因此，不可避免地要降低掺杂的剂量，并降低活化处理的温度。结果，用作为位线杂质扩散层105在宽度上变窄，并且在深度方向上变浅。因此，由于该位线的截面积变小，则其电阻变大。因此，流过该位线的电流变小。结果，如果要使流过存储单元的电流足够大使得该存储单元的访问速度足够快，就需要减少与该位线相连接的存储单元数目。
另外，如上文所述，如果该位线的电阻变大，则连接到单接点上的位线的长度受到限制，这减少了连接到该单接点上的存储单元的数目。相应地，在快速存储器中的接点的数目整体上增加，这造成不能够充分实现超精细结构的问题。
发明内容
本发明是针对上述问题完成的。因此，本发明的一个目的是提供一种无接点阵列型非易失存储器，它即使在位线的宽度被减小以产生超精细结构时，也可以保持足够大的导通电流，而不增加电阻。另外，根据本发明，可以保持足够小的电阻。因此，可以在单个接点上连接许多存储单元。因此，可以减少接点的数目。因此，可以产生比超精细更精密的结构。
本发明提供一种具有无接点阵列结构的非易失存储器以及制造该非易失存储器的方法，用于解决常规非易失半导体存储器的上述问题。也就是说，该具有无接点阵列结构的非易失存储器即使在位线的宽度被减小以产生超精细结构时，也可以保持足够大的导通电流，而不增加电阻，并且可以实现超精细结构。
为了实现本发明的第一个方面，提供一种非易失存储器，包括：第一导电型的半导体区域(1)；以及第二导电型的杂质扩散层(5)，所述杂质扩散层是通过在所述半导体区域的预定区域中掺入与所述第一导电型不同的所述第二导电型的杂质而形成的，所述杂质扩散层(5)被用作为一位线，其中，所述杂质扩散层(5)具有杂质密度等于或大于1×1018cm-3的特定层面，在所述杂质扩散层(5)的深度方向上的厚度(D)大于所述杂质扩散层(5)的表面部分的宽度(L)的一半，在杂质扩散层(5)的深度方向上的特定层面的厚度等于或大于0.25μm，以及B＞A，其中A是在从预定区域的横向方向上的扩散长度，而B是在深度方向上的特定层面的厚度。
另外，在此种情况下，该杂质扩散层在其预定部位在深度方向上具有一块杂质扩散层的杂质密度为最大值的最大杂质密度的部分。
为了实现本发明的第二个方面，该最大杂质密度部分基本上位于从该杂质扩散层的表面部分向内0.05μm或更深的部位。
在此种情况下，靠近杂质扩散层表面部分的一侧的杂质密度比远离杂质扩散层的表面部分的一侧的杂质密度低。
同样，在此种情况下，在杂质扩散层中对应于最大杂质密度部分的深度处，该杂质扩散层的宽度大于在杂质扩散层的表面部分上的杂质扩散层的宽度。
另外在此种情况下，该第二导电型杂质是砷。
为了实现本发明的第三个方面，一种非易失存储器包括第一导电型半导体层；以及多个形成于第一导电型半导体层上的以发送信号的杂质扩散层，其中当信号在每个杂质扩散层中传输时，该第一导电型半导体层防止耗尽层被击穿而相互连接。
在此种情况下，该杂质扩散层在深度方向上的厚度大于该杂质扩散层的表面部分的宽度的一半。
同样在此种情况下，在深度方向上的杂质扩散层的特定部位中，该杂质扩散层具有一个使得该杂质扩散层的杂质密度为最大值的最大杂质密度部分。
另外，在此种情况下，靠近该杂质扩散层的表面部分的一侧比远离该杂质扩散层的表面部分的一侧的杂质密度更低。
为了实现本发明的第四个方面，在该杂质扩散层中，在该杂质扩散层的对应于最大杂质密度部分的深度中，该杂质扩散层的宽度大于在该杂质扩散层的表面部分上的宽度。
为了实现本发明的第五个方面，一种造成非易失存储器的方法包括：在第一导电型的半导体区域中，提供用于形成一位线的预定区域；在该半导体区域的预定区域中形成具有一开孔部分的掩膜；通过该掩膜的开孔部分在该半导体区域的预定区域中，以第一加速能量，用不同于第一导电型的第二导电型的第一杂质执行第一离子注入；通过该掩膜的开孔部位，在该半导体区域的预定区域，以第二加速能量，用第二导电型的第二杂质执行第二离子注入；以及通过加热该第一和第二杂质形成一杂质扩散层，以形成该位线。
在此种情况下，第一加速能量为100-300keV(千电子伏特)，并且第二加速能量为20-80keV。
同样在此种情况下，第一杂质的剂量比第二杂质的剂量大。
另外在此种情况下，该掩膜的开孔部位的宽度基本上等于或小于0.4μm。
在此种情况下，第一和第二杂质在种类上相同。
同样在此种情况下，第一和第二杂质可以在种类上互不相同。
另外在此种情况下，第一离子注入是在第二离子注入之前执行的。
在此种情况下，该第二离子注入可以在第一离子注入之前执行。
同样在此种情况下，第一和第二杂质为砷。
为了实现本发明的第六个方面，一种制造非易失存储器的方法还包括：在该半导体区域中形成第一导电型的掺杂层，该掺杂层的密度比半导体区域的密度大；其中执行第一离子注入，一在该掺杂层的内部设置最大杂质密度部分。
在此种情况下，作为用于抑制击穿耗尽层的情况发生的击穿阻挡层的第一导电型杂质层在每个杂质扩散层工作时相互连接。
同样在此种情况下，杂质扩散层的形成包括在800-950℃之间的某一温度下对第一和第二杂质进行退火的过程。
附图说明
通过参照附图可以更加充分地理解本发明的要点，其中相同的附图标记表示相同特征的部位，附图说明如下：
图1为常规快速存储器的截面图；
图2为常规快速存储器的一个实例的平面图；
图3为示出根据本发明快速存储器的第一实施例的平面图；
图4为示出本发明的快速存储器的第一实施例的截面图；
图5为示出在根据本发明的快速存储器中该掩膜部位和杂质扩散层的形状的截面图。
图6A为示出该第一实施例的快速存储器的第一个制造过程的截面图；
图6B为示出该第一实施例的快速存储器的第二个制造过程的截面图；
图6C为示出该第一实施例的快速存储器的第三个制造过程的截面图；
图7A为示出在图6C所示的工艺之后的第一实施例的快速存储器的第四个制造过程的截面图；
图7B为示出该第一实施例的快速存储器的第五个制造过程的截面图；
图8A为示出在图7B所示的工艺之后的第一实施例的快速存储器的第六个制造过程的截面图；
图8B为示出该第一实施例的快速存储器的第七个制造过程的截面图；
图9为示出在第一实施例中的快速存储器的杂质扩散层的杂质密度分布的示意图；
图10为示出在第一实施例中的快速存储器的杂质扩散层的掩膜部位和形状的示意图；
图11为示出在第一实施例与在一对比实例中的快速存储器的杂质扩散层的杂质密度的分布的示意图；
图12为示出在第一实施例(曲线A)和该比较实例(曲线B)中的快速存储器的杂质扩散层的杂质密度的中心分布的示意图；
图13为示出本发明中的快速存储器第二实施例的一个制造过程的截面图；
图14为示出在本发明中的快速存储器第二实施例的截面图；
图15A为示出本发明中的快速存储器第三实施例的第一个制造过程的截面图；
图15B为示出本发明中的快速存储器第三实施例的第二个制造过程的截面图；
图15C为示出本发明中的快速存储器第三实施例的第三个制造过程的截面图；
图15D为示出本发明中的快速存储器第三实施例的第四个制造过程的截面图；
图16A为示出在图15D所示的制造过程之后的，本发明中的快速存储器第三实施例的第五个制造过程的截面图；
图16B为示出本发明中的快速存储器第三实施例的第六个制造过程的截面图；
图16C为示出本发明中的快速存储器第三实施例的第七个制造过程的截面图；
图17A为示出在图16C所示的制造过程之后的，本发明中的快速存储器第三实施例的第八个制造过程的截面图；
图17B为示出本发明中的快速存储器第三实施例的第九个制造过程的截面图；
图17C为示出本发明中的快速存储器第三实施例的第十个制造过程的截面图；
图18A为示出在图17C中所示的制造过程之后的，本发明中的快速存储器第三实施例的第十一个制造过程的截面图；
图18B为示出本发明中的快速存储器第三实施例的第十二个制造过程的截面图；
图19A为示出本发明中的快速存储器第四实施例的一个制造过程的截面图；
图19B为示出本发明中的快速存储器第四实施例的另一个制造过程的截面图。
具体实施方式
现在参照附图，具体描述本发明的各个最佳实施例。
图3和4示出作为根据本发明的非易失存储器的一个实施例的快速存储器的一个实例。如图3所示，控制栅极3也作为字线，并且一n型杂质扩散层5为无接点阵列型，并作为一位线。
如图4中所示(沿着图3中的线B-B的截面视图)，在p硅基片1n中形成构成源/漏区的N型杂质扩散层5、通过对硅基片表面氧化形成的硅氧化膜6、浮置栅极8、作为一分离栅极的控制栅极3、形成于浮置栅极8与基片1之间的同时作为遂道绝缘膜的硅氧化膜7、以及在分离栅极区中构成栅绝缘膜的硅氧化膜2。
单层的硅氧化膜2形成于控制栅极3与浮置栅极8之间。但是，除了单层的硅氧化膜2之外，还可以采用类似于在日本专利申请(特开平8-97304)中公开的ONO的三层结构来代替。
图5为杂质扩散层5的放大视图，并且示出该扩散层的边界、杂质密度为1×1018cm-3的等密度线(等浓度线)、以及当在该快速存储器的制造过程中执行砷的离子注入时所采用的掩膜9。离子注入是通过掩膜9的开孔(开孔宽度为W)，注入到基片中的。此后，通过热退火，使得离子注入的杂质在深度方向上以及横向方向上扩散。
一耗尽层不完全地覆盖到具有等于或高于1×1018cm-3的杂质密度的区域上。因此，可以认为，具有等于或高于1×1018cm-3的杂质密度的区域对应于一有效位线。然后，当考虑具有等于或高于1×1018cm-3的杂质密度的区域的形状时，在具有等于或高于1×1018cm-3的杂质密度的区域中的深度方向上的厚度b大于从掩膜边界10在横向方向上的扩散长度。
也就是说，在深度方向上的有效位线的厚度b大于在横向方向上的有效位线的扩散长度a。因此，即使在该基片的表面上的杂质扩散层的宽度被制成超精细，也可以获得足够小的电阻。另外，最好b≥1.3a。而且，b≥1.5a则更好。
另外，最好构成该位线的杂质扩散层5具有这样的形状，即在深度方向上达到杂质扩散层5的最深部位的厚度D大于在杂质扩散层5的表面上的宽度L的一半。这样，即使在杂质扩散层5的表面上的宽度被制成超精细，由于在杂质扩散层5的深度方向上的尺寸较大，则可以使电阻为一个较小值。另外，最好在深度方向上该杂质扩散层5的厚度D大于该杂质扩散层的上部中的杂质扩散层5的宽度L的2/3。
由于上述结构，即使本发明应用于在该杂质扩散层的上部中的宽度减小到0.1-0.4μm的快速存储器中，特别地，即使当它应用于该宽度减小到约为0.24μm或更小的快速存储器中时，则位线的元件特性和电阻都能够同时符合要求。
在本发明中，特别需要时在杂质扩散层中的杂质密度被设为低于基片的表面部分的杂质密度，并高于该基片的深入部分中的杂质密度。也就是说，在杂质扩散层是这样形成的，使得杂质扩散层的杂质不会在栅极方向上扩散。这样，在杂质扩散层的较浅部分中的对快速存储器的操作有贡献的杂质被保持在相对较低的密度上。因此，这不会导致例如短沟道效应等类似问题。另外，通过使该杂质密度高于在该杂质扩散层的对快速存储器的操作没有贡献的较深部分的杂质密度，可以保持必要的导电性。
在本发明中，最好杂质扩散层的最大掺杂(例如，砷)密度部分存在于在深度方向上的预定部位。当从深度方向上看位线杂质密度分布时，在宽度方向上在位线的中央，在杂质扩散层的上部中的杂质密度为1×1018至1×1019cm-3。该杂质密度随着深度接近最大砷密度部分而增加。
在最大砷密度部分的杂质密度为1×1019cm-3至1×1021cm-3。最好，其杂质密度为5×1019cm-3至1×1021cm-3。最好，该最大砷密度部分是形成于从杂质扩散层的表面部分向内深度至少为0.05μm或更深的部位。典型地，该最大密度部分形成于从该杂质扩散层的表面向内0.4μm或更小(最好，为0.3μm或更小)的部位。
另外，最好对应于1×1018cm-3或更高的杂质密度区域的厚度在深度方向上为0.25μm或更深。
本发明所应用的无接点阵列型快速存储器可以应用于所有快速存储器，其中多个存储单元连接到每个带有作为位线的杂质扩散层的快速存储器，除非这种无接点阵列需要与每个存储单元单线相接。因此，本发明甚至可以应用于这样一种结构，其中一个线节点与多个存储单元形成为一个整体，使得该结构的电阻可以被降低，并且能够制造比超精细更精密的结构。
即使该快速存储器不是如图4中所示的分离栅极型，如果快速存储器是利用杂质扩散层作为位线的无接点阵列结构，则本发明可以应用于其它类型的快速存储器。
在本发明中，p型硅基片可以用作为半导体基片。但是，也可以包括该快速存储器形成于在p型或n型硅基片上的p型阱中的情况。
本发明的应用不限于快速存储器。如果采用杂质扩散层作为位线，则本发明也可以应用于其它非易失存储器，例如，EEPROM和其它类似的除掩膜ROM、紫外线擦除型EPROM和该快速存储器之外的存储器。
下面参照附图进一步具体描述本发明。
[实施例1]
下面参照示出一种制造方法的图6A-8B描述本发明的一个实施例。图6A-8B对应于沿着图3中的线B-B的截面图。
首先，例如，在p型硅基片1的表面上形成一元件隔离区域(未示出)。此后，如图6A所示，通过CVD(化学汽相淀积)方法生长一层具有某一膜厚(例如300nm)的硅氧化膜。然后，通过应用光刻法的干法蚀刻法形成硅氧化膜11，使得硅氧化膜11的图案保留在硅基片1中的沟道区域上。
在通过采用CVD方法形成硅氧化膜11之后，执行蚀刻操作以形成如图6B中所示的侧壁氧化膜12。在此，当对砷进行离子注入时，该硅氧化膜11和侧壁氧化膜12被用作为掩膜。然后，通过在注入区域19中的掩膜开孔(开孔宽度W)对砷进行离子注入。
开孔的宽度W是预先适当确定的，这时当执行热退火时，通过考虑砷在横向方向上的扩散，由位线的超精细的程度来决定的。在此种情况下，决定开孔宽度W的数值的掩膜开孔边界10是位于侧壁氧化膜12与基片1的表面相接的部位上的。由于本发明是应用于超精细器件的，因此，开孔宽度一般等于或小于0.4μm。例如，它被设定为0.1-0.2μm。
侧壁氧化膜12用于形成比采用光刻胶的光刻工艺的极限更细的线。如果不用侧壁氧化膜12就可以形成足够细的在硅氧化膜11之间用于形成位线的间隔，则不需要侧壁氧化膜12。
如果在对砷进行离子注入时硅氧化膜11和侧壁氧化膜12可以作为掩膜的话，那么硅氧化膜11和侧壁氧化膜12可以由其他材料形成。因此，可以采用硅氮化膜、多晶硅以及类似材料。另外，如果不形成侧壁氧化膜，则可以用光刻胶取代硅氧化膜11。
如图6C中所示，为防止污染的缘故，通过利用热氧化方法在基片1的表面上形成硅氧化膜14。此后，以硅氧化膜11和侧壁氧化膜12作为掩膜，在加速能量为40keV并且剂量为5×1014cm-2的条件下对砷进行离子注入。并且，在加速能量为200keV并且剂量为2×1015cm-2的条件下对砷再次进行离子注入。那么，离子注入的密度峰值部位被根据加速能量而进行分隔，因此，它们可以分为注入于基片1的较浅区域中的离子16和注入于基片1的较深区域中的离子17，如图6C所示。
在此，在低加速能量下对砷输入的离子注入的工艺中，最好在20-80keV的范围内适当选择加速能量，特别是在30-50keV的范围内选择加速能量，通过考虑硅氧化膜14的厚度，使得离子注入的砷的密度峰值位于从基片1表面向内约200埃的深度处。典型地，砷的剂量在1×1014cm-2和1×1016cm-2之间的范围内。最好，当激活过程是在较后的热退火工艺中进行时，最好在砷的过度扩散不会引起短沟道效应的范围适当选择该剂量。
在利用高的加速能量对砷进行离子注入的工艺中，最好在100和300keV的范围内适当选择加速能量，特别是在150和250keV的范围内进行选择，使得离子注入的砷的密度峰值位于从基片1表面向内约400-500埃之间的某一深度处。在此种情况下，砷的剂量一般在1×1014cm-2-1×1016cm-2之间的范围内。最好，该砷的剂量大于在上述利用低的加速能量进行离子注入的工艺中砷的剂量。由于杂质是在较后的热退火工艺中被激活而扩散的，因此即使该杂质在横向方向上存在扩散，深度离子注入的杂质也不会影响在栅极下的沟道中的载流子的运动。因此，在该元件工作中不会存在问题。
砷的离子注入的次数可以是三次或更多次，除非在该基片的受到元件工作的影响的较浅部位中砷的密度超量。特别地，如果采用高加速能量所进行的离子注入被分为多次，以在每次中相应地改变加速能量，然后，对砷进行离子注入，这容易在深度方向上在较大范围内形成高密度区域。另外，在高加速能量下所进行的离子注入和在低加速能量下所进行的离子注入可以按任何次序进行。
如图7A中所示，当在氮气环境下进行退火时，例如在900℃的温度下退火20分钟，则离子注入的砷被扩散和激活，这导致形成用作为源/漏区的n型杂质扩散层5。所以，作为位线的n型杂质扩散层5可以被形成为使n型杂质扩散层5深的部分的宽度大于n型杂质扩散层5的上部分的宽度。
杂质扩散层5的形状取决于在每次注入时的剂量和注入能量。如果以高能量所注入的砷的剂量比以低能量注入的砷的剂量大，则在比杂质扩散层的上部更深的部位具有比杂质扩散层的上部的宽度更大的最大宽度。对应于最大砷密度的部位存在于杂质扩散层5的宽度方向上的中央，杂质扩散层5的最宽部位由标记20所示。
另外，退火温度的范围在800-900℃之间，最好在800-850℃之间。随着超精细程度变高，最好采用在上述范围中的较低温度一端的某一温度。
接着，通过用硅氧化膜11和侧壁氧化12作为掩膜，通过对硅基片1进行热氧化，在n型杂质扩散层5上形成厚度约为100nm的硅氧化膜6。此后通过湿法蚀刻除去硅氧化膜11和侧壁氧化膜12，以暴露对应于硅基片1的沟道区域的表面。通过连续采用热氧化方法，形成具有一定膜厚(例如，8nm)硅氧化膜作为遂道氧化膜。然后，到图7B为止该结构已经完成。
通过采用RTO(快速热氧化)方法取代一般的氧化方法，形成遂道氧化膜。另外，为了提高该遂道氧化膜的可靠性，可以通过在除了氧气之外还包含N2O或NH3的环境中，采用RTO方法执行氧化，然后形成硅氮氧化膜。
接着，如图8A中所示，通过CVD方法形成具有150nm的多晶硅膜。通过采用光刻方法和RIE(反应离子蚀刻)方法对多晶硅进行构图，使得浮置栅极形成于沟道区域的中央与漏区5一侧之间。相应地，在沟道区域的中央与源区5之间形成一分离栅极区。
接着，如图8B中所示，执行热氧化，使得在多晶硅膜8的侧壁与分离栅极区上形成具有30nm的膜厚的硅氧化膜2。接着，通过CVD方法形成具有250nm的膜厚的多晶硅。然后，采用光刻方法和RIE方法形成控制栅极3，该控制栅极3可以由多晶硅-硅化物膜(形成于多晶硅膜上的金属硅化物膜)形成，而不是由多晶硅形成。
在图9中，示出通过模拟而得出的杂质(砷)扩散层的形状和杂质密度的分布。图9中示出单个存储单元的截面，它作为从位线在宽度方向上的中央到下一个位线在宽度方向上的中央之间的一个单元。与模拟无关的因素被忽略。在杂质扩散层5的一侧，杂质扩散层5在上部的宽度约为0.28μm。杂质扩散层5的深度约为0.42μm。然后，表示最大砷密度的部位位于0.12μm的深度处，如符号M所示。
图10示出在离子注入时掩膜9的部位。掩膜9的开孔部位具有0.1μm的宽度W，该开孔部位的中央对应于在宽度方向上的位线5的中央P。在杂质密度等于或高于1×1018cm-3的杂质扩散层5在深度方向上由符号“b”所示的厚度约为0.35μm。从掩膜开孔边界1 0在横向方向上的杂质扩散层5的由符号“a”所示的扩散长度约为0.23μm。
图11示出一个对比实例，图11示出，当砷在加速能量为40keV，剂量为5×1015cm-2的条件下进行注入，然后，在900℃的温度下退火20分钟时，杂质扩散层25的密度分布和形状的模拟结果，其条件类似于本实施例条件。在杂质扩散层25的一侧，在杂质扩散层25上部的宽度约为0.28μm。与图9和10中所示的相对比，杂质扩散层25的深度约为0.26μm。另外，该掩膜的位置是与图10所示相似设置的。
对于图9和11，图12示出在位线5、25的宽度方向上的中央部位的杂质密度的分布。在图12中的曲线“A”表示对应于图9的在本实施例中的杂质扩散层5的杂质密度。曲线“B”表示对应于图11的对比实例中的杂质扩散层25的杂质密度。
按这种方法，在本实施例中的快速存储器在深度方向上具有较大的杂质扩散层。虽然总剂量相当小，如曲线A所示，表示等于或高于5×1019cm-3的高密度的杂质扩散部位出现于0.06-0.2μm的深度之间，表示等于或高于1×1019cm-3的高密度的杂质扩散部位存在于从表面到0.3μm的深度范围内。相反，如曲线B所示，表示等于或高于5×1019cm-3的高密度的杂质扩散部位不出现在该对比实例，并且表示等于或高于1×1019cm-3的杂质扩散部位仅限于0.18μm的范围内。
在该实施例中，可以从在该基片的表面上的扩散层的宽度等于对比实例的宽度这一事实中可以得知，在对元件工作有贡献的表面附近在横向方向的扩散比较小。因此，不会导致象短沟道效应等类似问题。
如上文所述，根据本发明，具有被用作为具有低电阻的位线的杂质扩散层的快速存储器可以被实现，而不对元件工作造成影响。
[实施例2]
如图13中所示，通过离子注入在p型硅基片中形成具有高密度p型杂质层22。该高p型杂质层22是这样形成，使得在该p型硅基片1中的0.2和0.4μm之间的深度范围内约具有5×1016cm-3和5×1017cm-3之间的硼密度，它高于在该p型硅基片1中的其它部位处的密度。此后，形成类似于图6A-8B中所示的实施例1的图14中所示的快速存储器。
在本发明中，在横向方向上的杂质扩散层的宽度比在该基片的深部区域中的宽度大，特别是在用高加速能量进行砷的离子注入时，如果砷的剂量较大时。因此快速存储器工作时，耗尽层扩大从而容易导致击穿现象，该耗尽层对应于相互连接的漏极和源极的杂质扩散层。从这一观点来看，如果在第二实施例中形成高p型杂质22，它作为一个击穿阻挡层。因此，它可以在用高加速能量执行砷的离子注入时，使其剂量更大。
[实施例3]
下面参照图15A-18B描述应用于自校准型快速存储器的一个实施例。
首先，如图15A所示，通过采用通常的选择性氧化法，在p型硅基片31中形成激活区(沟道、漏区和源区)和元件隔离区32。
接着如图15B中所示，例如通过热氧化法，形成栅绝缘膜40。需要使热氧化膜40比遂道区氧化膜厚，以使得电容耦合率更高。
然后，通过采用CVD方法在栅绝缘膜40上形成200nm厚的多晶硅层41，并且由20nm厚的氧化膜层42和100nm厚的氮化膜层所构成的层面形成于多晶硅层41上。然后，通过对栅绝缘膜、多晶层层41和层面42进行构图形成浮置栅极。
接着，如图15C所示，通过CVD方法在该基片的整个表面上形成一约为20nm的氧化膜43和约为80nm的氮化膜44。然后，通过利用各向异性蚀刻法对氮化膜44进行蚀刻形成氮化膜侧壁45，如图15D中所示。在此时，当对氮化膜44进行蚀刻时，在层面42中的约为20nm的氧化膜作为基片保护膜。在该工艺中，浮置栅极41完全被氮化膜所覆盖。
接着，如图16A中所示，以氮化膜作为掩膜对砷进行注入，这与实施例1相似。在此时可以采用实施例1中所示的条件。在此，例如，在低加速能量下进行注入的工艺中，在30keV的加速能量以及1×1015cm-2的剂量下进行离子注入，并且在高加速能量下进行注入的工艺中，采用200keV的加速能量和5×1015cm-2的剂量执行离子注入。
接着，在某一温度下(例如，900℃)，通过在氮气环境下扩散形成作为位线的杂质扩散层48(源/漏区)。在此时，在本实施例中，通过采用注入杂质的热迁移，把杂质扩散层48压到(扩展到)氮化膜侧壁45下面，并同时在该基片中形成深的杂质扩散层。热退火的条件可以相应的变为从实施例1中所述的条件中选择一个条件。
接着，如图16B中所示，通过用氮化膜42、45作为掩膜对基片进行热氧化在杂质扩散层48上形成一定厚度(例如，100nm)的氧化膜34。在热氧化时，多晶硅浮置栅极41由于被氮化膜掩膜42所覆盖而不被氧化。
此后，如图16C中所示，通过湿法蚀刻除去氮化膜42、45。通过湿法蚀刻除去覆盖浮置栅极41的阻蚀层的薄氧化膜42。相应地，对应于形成氮化膜侧壁45的部位的杂质扩散层48的表面被暴露出来。
接着，如图17A所示，通过热氧化方法在杂质扩散层48的表面上形成一薄氧化膜37(例如，为8nm厚)。通过CVD方法，在该薄氧化膜37上形成一多晶硅层46(例如，为120nm厚)，如图17B中所示。通过各向异性蚀刻法对该多晶硅层46进行蚀刻，从而形成图17C中所示的多晶硅侧壁47。在此时，形成该多晶硅侧壁47以良好地覆盖在杂质扩散层48上面的8nm的薄氧化膜区域37。然后，通过湿法蚀刻蚀去形成于浮置栅极41上的氧化膜。
接着，如图18A所示，通过在整个表面上采用CVD方法形成100nm厚的多晶硅并对其构图，以形成在其中浮置栅极41和多晶硅侧壁47相互结合的多晶硅层35。
接着，如图18B中所示，在多晶硅层35上形成ONO膜的层间绝缘膜39，然后在层间绝缘膜39上形成由多晶硅构成的浮置栅极36，本实施例的快速存储器最终得以完成。
[实施例4]
在实施例3，在形成氮化膜侧壁45之后执行离子注入，如图15D中所示。在实施例4中，在硅基片1上对浮置栅极51和控制栅极52进行构图，以形成预定的形状，如图19A中所示。此后，以该构图后的叠层结构作为掩膜进行离子注入。此后，进行热退火以形成图19B中所示的杂质扩散层54。在此时的注入条件和热退火条件可以被设为与实施例1中的条件相类似。
上述实施例1-4都是以砷作为n型杂质为例进行描述的。但是，也可以采用其它n型杂质材料。例如，可以采用磷作为杂质材料。另外，可以在多个离子注入操作中的一个操作内采用磷，而在其它离子注入操作中采用砷。
根据本发明，即使该位线的宽度被做得比较薄，并产生超精细的结构，也可以实现能够保持足够的导通电流的无接点阵列型非易失存储器，而不增加其电阻。另外，根据本发明可以减小到足够低的电阻，从而在单个接点上连接大量的存储单元。因此，可以减少接点的数目，从而产生超精细结构。
Claims (18)
1.一种非易失存储器，包括：
第一导电型的半导体区域(1)；以及
第二导电型的杂质扩散层(5)，所述杂质扩散层是通过在所述半导体区域的预定区域中掺入与所述第一导电型不同的所述第二导电型的杂质而形成的，所述杂质扩散层(5)被用作为一位线，
其中，所述杂质扩散层(5)具有杂质密度等于或大于1×1018cm-3的特定层面，
在所述杂质扩散层(5)的深度方向上的厚度(D)大于所述杂质扩散层(5)的表面部分的宽度(L)的一半，
在杂质扩散层(5)的深度方向上的特定层面的厚度等于或大于0.25μm，以及
B＞A，
其中A是在从预定区域的横向方向上的扩散长度，而B是在深度方向上的特定层面的厚度。
2.根据权利要求1所述的非易失存储器，其特征在于，所述杂质扩散层(5)在其预定部位在深度方向上具有一块使得所述杂质扩散层的杂质密度为最大值的最大杂质密度的部分。
3.根据权利要求2所述的非易失存储器，其特征在于，所述最大杂质密度部分(M)位于从所述杂质扩散层(5)的表面部分向内0.05μm或更深的部位。
4.根据权利要求1所述的非易失存储器，其特征在于，靠近所述杂质扩散层(5)表面部分的一侧的杂质密度比远离所述杂质扩散层(5)表面部分的一侧的杂质密度低。
5.根据权利要求2所述的非易失存储器，其特征在于，在所述杂质扩散层(5)中，在对应于最大杂质密度部分(M)的深度处，所述杂质扩散层(5)的宽度大于在所述杂质扩散层(5)的表面部分上的所述杂质扩散层(5)的宽度(L)。
6.根据权利要求1所述的非易失存储器，其特征在于，所述第二导电型杂质是砷。
7.一种造成非易失存储器的方法，其特征在于，包括如下步骤：
在第一导电型的半导体区域(1)中，提供用于形成一位线的预定区域(19)；
在所述半导体区域的所述预定区域(19)中形成具有一开孔部分(W)的掩膜(11、12)；
通过所述掩膜(11、12)的开孔部分(W)在所述半导体区域(1)的所述预定区域(19)中，以第一加速能量，用不同于所述第一导电型的第二导电型的第一杂质执行第一离子注入；
通过所述掩膜(11、12)的开孔部位(W)，在所述半导体区域(1)的预定区域(19)，以第二加速能量，用所述第二导电型的第二杂质执行第二离子注入；以及
通过加热所述第一和第二杂质形成一杂质扩散层(5)，以形成所述位线。
8.根据权利要求7所述的非易失存储器制造方法，其特征在于，
所述第一加速能量为100-300keV，并且
第二加速能量为20-80keV。
9.根据权利要求7所述的非易失存储器制造方法，其特征在于，所述第一杂质的剂量比所述第二杂质的剂量大。
10.根据权利要求7至9中的任何一项中所述的非易失存储器制造方法，其特征在于，所述掩膜(11、12)的所述开孔部位(W)的宽度等于或小于0.4μm。
11.根据权利要求7至9中的任何一项中所述的非易失存储器制造方法，其特征在于，所述第一和第二杂质在种类上相同。
12.根据权利要求7至9中的任何一项中所述的非易失存储器制造方法，其特征在于，所述第一和第二杂质可以在种类上互不相同。
13.根据权利要求7至9中的任何一项中所述的非易失存储器制造方法，其特征在于，所述第一离子注入是在所述第二离子注入之前执行的。
14.根据权利要求7至9中的任何一项中所述的非易失存储器制造方法，其特征在于，所述第二离子注入可以在所述第一离子注入之前执行。
15.根据权利要求7至9中的任何一项中所述的非易失存储器制造方法，其特征在于，所述第一和第二杂质为砷。
16.根据权利要求7至9中的任何一项中所述的非易失存储器制造方法，其特征在于，其中还包括：
在所述半导体区域(1)中形成所述第一导电型的掺杂层(22)，所述掺杂层(22)的密度比半导体区域(1)的密度大；
其中执行第一离子注入，以在所述掺杂层的内部设置最大杂质密度部分。
17.根据权利要求16所述的非易失存储器制造方法，其特征在于，作为用于抑制击穿耗尽层的情况发生的击穿阻挡层的所述第一导电型杂质层(22)的在多个所述杂质扩散层(5)中的每一个工作时相互连接。
18.根据权利要求7至9所述的非易失存储器制造方法，其特征在于，所述杂质扩散层(5)的形成包括在800-950℃之间的某一温度下对第一和第二杂质进行退火的过程。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP099212/1998 | 1998-04-10 | ||
| JP10099212A JPH11297863A (ja) | 1998-04-10 | 1998-04-10 | コンタクトレスアレイ構成の不揮発性メモリおよびその製造方法 |
| JP099212/98 | 1998-04-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1232295A CN1232295A (zh) | 1999-10-20 |
| CN1135625C true CN1135625C (zh) | 2004-01-21 |
Family
ID=14241359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB991054687A Expired - Fee Related CN1135625C (zh) | 1998-04-10 | 1999-04-07 | 非易失半导体器件以及其制造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6172393B1 (zh) |
| JP (1) | JPH11297863A (zh) |
| KR (1) | KR100320882B1 (zh) |
| CN (1) | CN1135625C (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7012008B1 (en) * | 2000-03-17 | 2006-03-14 | Advanced Micro Devices, Inc. | Dual spacer process for non-volatile memory devices |
| JP2003007869A (ja) * | 2001-06-26 | 2003-01-10 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US6767809B2 (en) * | 2002-11-19 | 2004-07-27 | Silterra Malayisa Sdn. Bhd. | Method of forming ultra shallow junctions |
| US20060084268A1 (en) * | 2004-10-15 | 2006-04-20 | Martin Verhoeven | Method for production of charge-trapping memory cells |
| JP2009182076A (ja) * | 2008-01-30 | 2009-08-13 | Panasonic Corp | 半導体装置及びその製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04212455A (ja) * | 1990-04-11 | 1992-08-04 | Ricoh Co Ltd | 半導体メモリ装置 |
| JPH05218329A (ja) * | 1992-02-07 | 1993-08-27 | Ricoh Co Ltd | 半導体装置とその製造方法 |
| JPH0794686A (ja) * | 1993-06-30 | 1995-04-07 | Nippon Steel Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JPH07263667A (ja) * | 1994-03-24 | 1995-10-13 | Rohm Co Ltd | 半導体装置 |
| JP2699890B2 (ja) | 1994-09-29 | 1998-01-19 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| JP3330762B2 (ja) * | 1994-12-16 | 2002-09-30 | 沖電気工業株式会社 | Ｍｏｓトランジスタ |
| JP3772916B2 (ja) * | 1996-03-07 | 2006-05-10 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
| US5777361A (en) * | 1996-06-03 | 1998-07-07 | Motorola, Inc. | Single gate nonvolatile memory cell and method for accessing the same |
| KR100244271B1 (ko) * | 1997-05-06 | 2000-02-01 | 김영환 | 반도체소자 구조 및 제조방법 |
-
1998
- 1998-04-10 JP JP10099212A patent/JPH11297863A/ja active Pending
-
1999
- 1999-04-07 US US09/287,517 patent/US6172393B1/en not_active Expired - Fee Related
- 1999-04-07 CN CNB991054687A patent/CN1135625C/zh not_active Expired - Fee Related
- 1999-04-09 KR KR1019990012617A patent/KR100320882B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11297863A (ja) | 1999-10-29 |
| US6172393B1 (en) | 2001-01-09 |
| KR19990083105A (ko) | 1999-11-25 |
| KR100320882B1 (ko) | 2002-02-04 |
| CN1232295A (zh) | 1999-10-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1310329C (zh) | 半导体集成电路器件及其制造方法 | |
| CN1252813C (zh) | 包含非易失性半导体存储器的半导体集成电路装置的制造方法 | |
| CN1181554C (zh) | 半导体器件及其制造方法 | |
| CN1288759C (zh) | 集成内存电路及形成集成内存电路的方法 | |
| CN1274026C (zh) | 非易失性半导体存储器件及其制造方法 | |
| CN1275302C (zh) | 有超短栅特征的晶体管和存储器单元及其制造方法 | |
| CN1716572A (zh) | 非易失性半导体存储器件的制造方法及半导体存储器件 | |
| CN1201399C (zh) | 包含非易失性半导体存储装置的半导体集成电路装置 | |
| CN1240131C (zh) | 半导体装置及其制造方法 | |
| CN1257554C (zh) | 金属氧化物半导体晶体管及其制造方法 | |
| CN1478298A (zh) | 同步形成电荷储存与位线至字符线隔离层的方法 | |
| CN101051652A (zh) | 半导体器件及其制造方法 | |
| CN1685524A (zh) | 半导体器件及其制造方法 | |
| CN1805153A (zh) | 半导体器件及其制造方法 | |
| CN1761071A (zh) | 半导体器件及其制造方法 | |
| CN1832200A (zh) | 半导体装置与浮动栅极存储器 | |
| CN1655340A (zh) | 半导体存储器件及其制造方法 | |
| CN1505155A (zh) | 半导体器件及其制造方法 | |
| CN101051641A (zh) | 半导体器件及其制造方法 | |
| CN1783513A (zh) | 具有电荷俘获层的非易失存储单元结构及其制造方法 | |
| CN1841778A (zh) | 半导体器件中的场效应晶体管及其制造方法 | |
| CN101043037A (zh) | 半导体器件及其制造方法 | |
| CN1095200C (zh) | 非易失存储器的制造方法 | |
| CN1607667A (zh) | 采用多个介电纳米团簇的永久性存储单元及其制造方法 | |
| CN1855513A (zh) | 半导体存储装置及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: NEC ELECTRONICS TAIWAN LTD. Free format text: FORMER OWNER: NIPPON ELECTRIC CO., LTD. Effective date: 20040218 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20040218 Address after: Kanagawa, Japan Patentee after: NEC Corp. Address before: Tokyo, Japan Patentee before: NEC Corp. |
|
| C19 | Lapse of patent right due to non-payment of the annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |