CN1655340A - 半导体存储器件及其制造方法 - Google Patents

半导体存储器件及其制造方法 Download PDF

Info

Publication number
CN1655340A
CN1655340A CNA2004101014826A CN200410101482A CN1655340A CN 1655340 A CN1655340 A CN 1655340A CN A2004101014826 A CNA2004101014826 A CN A2004101014826A CN 200410101482 A CN200410101482 A CN 200410101482A CN 1655340 A CN1655340 A CN 1655340A
Authority
CN
China
Prior art keywords
mentioned
gate electrode
gate
extrinsic region
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004101014826A
Other languages
English (en)
Other versions
CN100472758C (zh
Inventor
久本大
安井感
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Publication of CN1655340A publication Critical patent/CN1655340A/zh
Application granted granted Critical
Publication of CN100472758C publication Critical patent/CN100472758C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Abstract

本发明公开了一种半导体存储器件及其制造方法，该半导体存储器件具有适合于存储单元阵列配置的低电阻栅极。在分裂栅极构造的非易失性半导体存储器件中，在借助于侧壁间隔物形成存储器栅极时，在由多晶硅形成了该存储器栅极之后，置换成镍硅化物。由此能进行低电阻化而不会对选择栅极和扩散层的硅化物化造成影响。

Description

半导体存储器件及其制造方法
技术领域
本发明涉及一种半导体存储器件及其制造方法，特别是涉及具有非易失性存储器构造的半导体存储器件及其制造方法。
背景技术
作为内置于LSI内的集成半导体存储器之一有非易失性存储器。该存储器是一种即便是切断LSI的电源存储信息也会保留下来的元件，对于将LSI用于各种用途，是极其重要的元件。
关于作为半导体元件的非易失性存储器，在S.Sze所著Wiley出版的半导体器件物理第2版(Physics of Semiconductor Devices，2ndedition，A Wiley-Interscience publication)的第496页到506页，可以看到所谓的浮置栅极型存储器或使用绝缘膜的存储器的记载(非专利文献1)。根据该文献，使用绝缘膜的存储器是层叠绝缘膜，在其界面或绝缘膜中的陷阱等中蓄积电荷的存储器，与浮置栅极型存储器比较，不需要形成新的导电层。因此，人们知道可以与CMOSLSI工艺匹配性良好地形成存储器。
但是，在迄今为止的绝缘膜中蓄积电荷的存储器中，由于要求在进行电荷的注入和释放的同时，充分地具有电荷保持特性，故难以实现。相对于此，人们提出了这样的方案：不释放电荷，而代之以通过注入具有不同极性的电荷来进行存储信息的改写。对于该动作，在1997年的VLSI技术论坛(Symposium on VLSI Technology)第63页上有记载。在该构造中，使存储器动作的多晶硅栅极和进行单元的选择的栅极分开形成(非专利文献2)。此外，同样的记载在美国专利5969383(US005969383)中也可以看到(专利文献1)。
可以推测：在本存储单元构造中，基本上以NMOS为基础，如图1所示，在选择栅极502的旁边设置有由存储器栅极501构成的2个晶体管。
在硅衬底101上相对地设置扩散层电极202、201，其间中间隔着栅极绝缘膜902、901配置选择栅极502、存储器栅极501。与这些栅极相对应地在半导体衬底上形成各沟道302、301。图2示出了该构造的等效电路。存储器栅极的栅极绝缘膜901是以硅氧化膜夹着硅氮化膜的构造形成的，成为所谓的MONOS(金属-氧化物-氮化物-氧化物-半导体(硅)，Metal-Oxide-Nitride-Oxide-Semiconductor(Silicon))构造。选择栅极502的栅极绝缘膜902是硅氧化膜。分别以选择栅极和存储器栅极为掩膜形成扩散层电极202、201。另外，在这里，所谓选择栅极指的是与等效电路中的选择晶体管1对应的栅极，所谓存储器栅极指的是与存储器晶体管2对应的栅极。
作为该存储单元的基本动作，认为有(1)写入、(2)擦除、(3)保持、(4)读出这4种状态。但是，这4种状态的称呼，是有代表性的称呼，对于写入和擦除，根据看法，也可以使用相反的称呼。此外，动作操作也是使用有代表性的进行说明，但是也可以考虑各种不同的操作方法。在这里，为了便于说明对用NMOS类型形成的存储单元进行说明，但是，从原理上说即便是PMOS类型也可以同样地形成。
(1)写入时，向存储器栅极侧扩散层电极201提供正电位，向选择栅极侧扩散层电极202提供与衬底101相同的接地电位。给存储器栅极501施加高于存储器栅极侧扩散层电极201的栅极过驱动电压，由此使存储器栅极501下的沟道301成为导通状态。在这里，使选择栅极的电位为比阈值高0.1～0.2V的值，由此使之成为导通状态。这时，由于在2个栅极901、902的边界附近产生最强的电场，故在该区域中产生大量的热电子，并被注入到存储器栅极侧。该现象就是人们所熟知的源极侧注入(Source Side Injection：SSI)。对于该现象，在IEEE InternationalElectron Device Meeting，Technical Digest，pp 584-587，1986中可以见到A.T.Wu等人的报告(非专利文献3)。在这里，虽然使用的是浮置栅极型的存储单元，但是在绝缘膜型中注入结构也是同样的。作为该方式的热电子注入的优点，电场集中在选择栅极与存储器栅极的边界附近，故在存储器栅极的选择栅极侧端部集中地进行注入。此外，对于浮置栅极型，电荷保持层用电极构成，对于绝缘膜型，由于蓄积在绝缘膜中，故电子保持在极其狭窄的区域内。
(2)擦除时，给存储器栅极提供负电位，给存储器栅极侧扩散层电极201提供正电位。借助于此，在扩散层端部的存储器栅极901与扩散层电极201重叠的区域中，产生强反转。借助于该强反转，可以引起能带间隧道现象，产生空穴。对于该能带间隧道现象，在例如IEEEInternational Electron Device Meeting，Technical Digest，pp 718-721，1987中可以见到T.Y.Chan等人的报告(非专利文献4)。在该存储单元中，所产生的空穴，向沟道方向加速，由存储器栅极的偏置电压牵引，注入到MONOS膜中，由此进行擦除动作。即，可以借助于所注入的空穴拉低因电子电荷而升高的存储器栅极的阈值。该擦除方式的优点在于：由于是在扩散层端部产生空穴，故可集中地向存储器栅极501的扩散层侧端部注入空穴。
(3)在保持时，电荷作为注入到绝缘膜MONOS中的载流子的电荷来保持。由于绝缘膜中的载流子移动极少而且移动得慢，故即便是未给电极施加电压，也可以良好地进行保持。
(4)在读出时，给选择栅极侧扩散层电极202提供正电位，给选择栅极502提供正电位，使选择栅极302下的沟道成为导通状态。在这里，通过提供能判断由写入、擦除状态引起的存储器栅极的阈值差的适当的存储器栅极电位(即，写入状态的阈值与擦除状态的阈值的中间电位)，能使所保持的电荷信息作为电流读出。
[专利文献1]US005969383
[专利文献1]日本特开2002-231829
[非专利文献1]S.Sze著Physics of Semiconductor Devices，2ndedition，A Wiley-Interscience publication第496-506页
[非专利文献2]1997年Symposium on VLSI Technology第63页
[非专利文献3]IEEE International Electron Device Meeting，Technical Digest，pp 584-587，1986
[非专利文献4]IEEE International Electron Device Meeting，Technical Digest，pp 718-721，1987
发明内容
图3示出了实现上述现有技术的存储单元的剖面构造。图3是所谓的分裂栅极型单元构造的例子。这样的例子，可在例如日本特开2002-231829号等中看到(专利文献2)。为了提高使用分裂栅极型单元构造的存储单元的可伸缩性(scalability)，使用高加工性的多晶硅的、所谓的侧壁间隔物的存储器栅极加工是有益的。图3是其有代表性的例子。与半导体衬底101相对地形成扩散层电极201、202。与在这些扩散层电极201、202间形成的沟道205、206相对应地配置选择栅极502和存储器栅极501。中间分别隔着绝缘膜902、901地形成选择栅极502和存储器栅极501。此外，在该例子中，在扩散层电极201、202和各栅极501、502的上部配置有硅化物层。
该构造的优点是通过减小存储器栅极的栅极长度(Lgm)，能容易地进行空穴的注入。但是，如果以利用通常的侧壁间隔物的形式形成，则会产生存储器栅极电极的布线电阻不能减小反而增大的问题。该布线电阻的问题，不适于集成半导体非易失性存储单元。即，这是因为在把存储单元配置成矩阵状时，必须把栅极用的导体层用做布线的缘故。例如，栅极电阻的增大，会使电位供给不稳定，对于单元的高速动作来讲是大的问题。因此，为了解决该问题，减小栅极电阻，可以考虑使在现有的CMOS中普遍使用的由多晶硅形成的栅极电极硅化物化。
图3示出了应用了现有的自对准硅化物工艺(salicide)的情况下的情形。在各栅极501、502的上部设置有硅化物层554、555。由该图可知，与选择栅极的栅极长度(Lcg)相比，栅极长度(Lmg)短的存储器栅极，存在由于硅化物材料所具有的尺寸依赖性而不能充分地降低电阻的问题。解决该问题的对策又产生新的问题。即，为了降低栅极用导体层的电阻，如果把上述硅化物层(xm)形成得较厚，则必须在同一工序中形成的扩散层电极201、202的硅化物层254、255也将增厚。为此，需要进一步加深扩散层201、202。这样，有损于单元的可扩展性。
此外，在本例中，由于把存储器栅极形成为由多晶硅构成的侧壁间隔物，故如果使半导体衬底侧的扩散层电极201、202和栅极502、501上部同时硅化物化，则认为在栅极扩散层间，即，硅化物555和硅化物554产生短路。为了避免该问题，在日本特开2002-231829号公报中，报告了使硅化物化的材料层仅仅覆盖半导体衬底侧的扩散层那样的工艺(专利文献2)。但是，该方法产生了新的问题：不能使选择栅极和扩散层都低电阻化。
另一方面，为了降低电阻而不使用硅化物反应，例如，可以考虑用钨之类的高熔点金属形成存储器栅极。但是，在该情况下，与多晶硅比较，不仅加工性变差，而且不能通过以栅极为掩膜进行离子注入来用自对准工艺形成源极、漏极扩散层电极。这是因为金属因离子注入而引起的撞击(knock on)现象从用做掩膜的栅极被注入到衬底中的缘故。
因此，本发明的目的在于解决上述各问题，提供具有低电阻的存储器栅极的分裂栅极构造的绝缘栅型非易失性存储器。
本申请发明的要点如下。即，在用多晶硅加工了存储器栅极之后，以例如ONO膜为保护膜仅仅使存储器栅极硅化物化。根据该工艺，能与在成为源极或漏极的杂质扩散区域中的硅化物层分开地进行存储器栅极的低电阻化。可以使存储器栅极的硅化物层形成得比在成为源极或漏极的杂质扩散区域中的硅化物层厚度更厚。此外，使存储器栅极的硅化物层厚度最大，由此能使存储器栅极完全变成硅化物层。因此，可以实现低的栅极电阻。
在选择栅极的侧壁上，以中间隔着绝缘膜形成的所谓的侧壁形成分裂栅极型存储单元的上述存储器栅极，由此，能减小存储器栅极的栅极长度。因此，可以使从存储器栅极的选择栅极侧端部进行的载流子注入变得容易起来，并且，尽管栅极长度短，但也可以使用电阻足够低的低电阻材料，故可以形成在实用上电阻足够低的低电阻的存储器栅极。在这里，分裂栅极型存储单元的存储器晶体管的栅极绝缘膜，使用第1硅氧化膜、硅氮化膜和第2硅氧化膜的层叠体，这是有代表性的形式。
另外，本申请发明的分裂栅极型存储单元的等效电路与图2是同样的。即，基本的形式是在硅衬底上相对地设置杂质扩散层电极，在其间中间隔着栅极绝缘膜地配置选择栅极和存储器栅极。与这些栅极相对应地在半导体衬底上形成各沟道。此外，本申请发明的非易失性存储器件的写入、擦除、保持和读出的基本形式的思考方法本身，与在背景技术栏中所说明的是同样的。
以下，列举主要的本申请发明的各方案。
本发明的第1方案，在半导体基体的主表面上具有：沟道区域；夹着上述沟道区域配置的第1杂质区域和第2杂质区域；在上述沟道区域上中间隔着第1栅极绝缘膜形成的第1栅极电极(即，选择电极)；以及在上述第1栅极电极的上述第1杂质区域和第2杂质区域中的任何一方的侧面中间隔着隔离用绝缘膜地、而且在上述沟道区域上中间隔着第2栅极绝缘膜地作为薄层形成的第2栅极电极(即，存储器栅极)；而且，上述第2栅极电极由硅化物形成。因此该非易失性半导体存储器件，控制向上述第1栅极电极和第2栅极电极以及上述第1杂质区域和第2杂质区域施加的电位，并控制电荷向上述第2栅极绝缘膜的蓄积和读出。
本申请发明的其它表现，即，第2方案，具有在硅基体上形成的第1绝缘栅型场效应晶体管、上述第1绝缘栅型场效应晶体管栅极和第2绝缘栅型场效应晶体管，它们与上述第1绝缘栅型场效应晶体管所具有的第1栅极电极、以及上述第2绝缘栅型场效应晶体管所具有的第2栅极电极在同一方向上延伸。因此，在上述硅基体上，在与上述第1栅极电极和第2栅极电极的延伸方向正交的方向上依次具有：第1扩散层电极；上述第1栅极电极和中间隔着第1栅极绝缘膜地与上述第1栅极电极相对并被其控制的第1沟道；上述第2栅极电极和中间隔着第2栅极绝缘膜地与上述第2栅极电极相对并被其控制的第2沟道，以及第2扩散层电极。上述第2绝缘栅型场效应晶体管的栅极绝缘膜具有电荷保持功能，而且，通过向上述第2绝缘栅型场效应晶体管的栅极绝缘膜注入载流子，用载流子所具有的电荷使在上述第1扩散层电极与上述第2扩散层电极间流动的电流的、上述第2栅极电极的电压特性变化。在本申请发明中，上述第2栅极电极，在上述第1栅极与上述沟道方向相对的侧面之中的上述第2扩散层电极侧，由夹着绝缘膜层形成的硅化物的薄层形成，这是极其重要的。上述第2栅极电极的硅化物的薄层是镍硅化物，是最实用的硅化物材料。
另外，在本申请发明的非易失性存储器件中，实用的是：上述第1栅极电极由多晶硅层和硅化物层的层叠构造形成，上述第2栅极电极由单一的硅化物材料形成。
通常，在本申请发明的非易失性半导体存储器件中，上述第1扩散层电极和上述第2扩散层电极具有硅化物区域。但是，如后面具体所示的那样，用不同的步骤执行第2栅极电极的硅化物化的步骤和第1扩散层电极以及上述第2扩散层电极的硅化物化的步骤，能形成满足各硅化物的各条件的电极。
接下来，对本申请发明的非易失性半导体存储器件的制造方法进行说明。
本申请发明的制造方法，是在基体的主表面上离开配置包括第1杂质区域和第2杂质区域的一对杂质区域，在上述第1杂质区域和第2杂质区域之间中间隔着栅极绝缘膜配置第1栅极电极和第2栅极电极的非易失性半导体存储器件的制造方法，包括以下步骤：在硅基体上，形成第1栅极绝缘膜的步骤；在上述第1栅极绝缘膜上形成第1栅极电极的步骤；形成第2栅极绝缘膜的步骤；在上述第2栅极绝缘膜上形成第2栅极电极的步骤；把上述第2栅极电极置换成低电阻金属材料的步骤；以及在上述第1栅极电极上形成硅化物层的步骤。
以下，进一步示出更具体的制造方法。
即，在基体的主表面上离开配置包括第1杂质区域和第2杂质区域的一对杂质区域，在上述第1杂质区域和第2杂质区域之间中间隔着栅极绝缘膜配置第1栅极电极和第2栅极电极的非易失性半导体存储器件的制造方法，包括以下步骤：
在硅基体上，中间隔着第1栅极绝缘膜形成第1栅极电极的步骤；
在之前的步骤中准备的半导体基体的主表面上形成第2栅极绝缘膜层的步骤；
在上述第2栅极绝缘膜上形成多晶硅层的步骤；
用各向异性刻蚀选择性地刻蚀上述多晶硅层，在上述第1栅极电极的上述沟道方向上的一对侧面的至少一方侧壁状地形成第2栅极电极的步骤；
相对于上述第1栅极电极和第2栅极电极的区域形成包括第1杂质区域和第2杂质区域的一对杂质区域的步骤；
在之前的步骤中准备的半导体基体上，形成用来使上述多晶硅层硅化物化的金属层的步骤；
使由上述多晶硅层构成的第2栅极电极硅化物化的步骤；
除去未反应的用来进行硅化物化的金属层的步骤；
在上述第1栅极电极和第2栅极电极两个电极构成的凸状区域的上述沟道方向的一对侧面至少形成绝缘膜的步骤；
使上述包括第1杂质区域和第2杂质区域的一对杂质区域的至少一部分低电阻金属化的步骤。
此时，切合实际且有用的是：上述低电阻金属化的步骤是硅化物化的步骤。另外，切合实际且有用的是：形成上述包括第1杂质区域和第2杂质区域的一对杂质区域的步骤，以上述第1栅极电极和第2栅极电极的区域为掩膜区域进行离子注入，自对准地形成包括第1杂质区域和第2杂质区域的一对杂质区域。
此外，从本申请发明的目的来看，最好是对上述第2栅极电极进行硅化物化的步骤，分开进行使整个上述第2栅极电极硅化物化。低电阻化的步骤，作为具体例，从实际的便利性考虑，硅化物化的步骤可进行如下的变更。首先，在上述低电阻金属化的步骤中，可以与上述第1栅极电极的上部的低电阻金属化合起来进行。
另外，在侧壁状地形成了上述第2栅极电极的步骤之后，使上述侧壁状的硅化物化的第2栅极电极的厚度变薄(即，深刻蚀)，使该第2栅极电极与成为源极或漏极的杂质区域隔开适当的间隔，在该状态下，能在同一步骤中进行第2栅极电极与成为源极或漏极的杂质区域的低电阻金属化。
本申请发明，提供使存储器晶体管的栅极电极和成为源极、漏极的杂质区域的低电阻化满足它们各自的要求的、具有分裂栅极的绝缘栅极型非易失性半导体存储器件的新的构造及其制造方法。
此外，这样的构造适用于存储单元阵列的配置。
附图说明
图1是用来说明存储单元构造的有代表性的元件剖面图。
图2是用来说明存储单元构造的等效电路图。
图3是说明现有构造的课题的元件剖面构造图。
图4是说明元件制造工序的剖面构造图。
图5是说明元件制造工序的剖面构造图。
图6是说明元件制造工序的剖面构造图。
图7是说明元件制造工序的剖面构造图。
图8是说明元件制造工序的剖面构造图。
图9是说明元件制造工序的剖面构造图。
图10是说明元件制造工序的剖面构造图。
图11是说明元件制造工序的剖面构造图。
图12是说明本发明的第2元件制造工序的剖面构造图。
图13是说明本发明的第2元件制造工序的剖面构造图。
图14是说明本发明的第2元件制造工序的剖面构造图。
图15是说明本发明的第2元件制造工序的剖面构造图。
图16是说明本发明的第2元件制造工序的剖面构造图。
图17是说明本发明的第2元件制造工序的剖面构造图。
图18是说明本发明的第2元件制造工序的剖面构造图。
图19是说明本发明的第2元件制造工序的剖面构造图。
图20是说明本发明的第2元件制造工序的剖面构造图。
图21是说明本发明的第2元件制造工序的剖面构造图。
图22是说明本发明的第2元件制造工序的剖面构造图。
图23是说明本发明的第2元件制造工序的剖面构造图。
具体实施方式
(实施例1)
以下，参照本发明的实施例详细地说明本发明。首先，以作为本发明的主要部分的存储器栅极为中心说明形成法和本发明的构造。
图4～图10的剖面图示意地示出了作为本发明的实施例1的半导体器件。
按照通常的半导体器件的制造方法，准备具有阱101的半导体基体。在阱101的有源区域的表面形成3nm的栅极氧化膜902之后，用CVD法淀积200nm掺杂了磷的多晶硅。然后，用通常的光刻技术把上述多晶硅层加工成所要的形状，形成选择栅极502(图4)。
接着，在形成了作为电荷保持层的硅氧化膜、硅氮化膜、硅氧化膜的层叠构造901(以下，缩写为ONO)之后，淀积60nm掺杂了磷的多晶硅501(图5)。这时，构成层叠构造的各绝缘膜，把其厚度分别设定在例如从衬底侧起2nm-7nm、5nm-12nm和5nm-10nm的范围内。但是，该膜厚当然可以根据应用进行最优化。另外，图中把层叠膜表示为标记901而不是表示每一层。另外，该第1硅氧化膜、硅氮化膜和第2硅氧化膜的层叠体，在衬底侧的第1硅氧化膜是用来形成与衬底之间电位势垒的绝缘膜，中间的硅氮化膜是用来在与第1和第2硅氧化膜中的每一者之间的界面上以及在硅氮化膜中的至少一方上形成俘获载流子的能级的绝缘膜。第2硅氧化膜是用来在与第2栅极电极之间形成电位势垒的绝缘膜。
在与衬底面垂直的方向上对多晶硅501进行各向异性刻蚀，由此在选择栅极502的侧面形成间隔物503、504(图6)。
以基底的ONO膜901为阻挡层用刻蚀除去单侧的间隔物503。在这里，以选择栅极502和多晶硅的间隔物503、504的区域为掩膜，进行砷离子注入，形成扩散层电极201、202(图7)。这时，由于掩膜都是多晶硅，故可以采用通常的用来进行掺杂和激活的热处理工艺。
用溅射法分别淀积厚度40nm、10nm的镍和钛氮化物的层叠膜651(图8)。
在500℃下进行热处理，由此使已与层叠膜651中的镍层接触的多晶硅501进行反应，形成镍硅化物554。然后，借助于使用盐酸和过氧化氢水的湿法刻蚀除去未反应的镍等(图9)。借助于该工艺，可以得到用镍硅化物形成的存储器栅极554。这时，由于扩散层电极201、202和选择栅极502，已被ONO膜901覆盖起来，故不会产生硅化物反应。
从本实施例可知，在本发明中，第2晶体管的栅极，由夹着绝缘膜层地形成在第1栅极的侧面的、所谓的间隔物构成，而且上述第2晶体管的栅极用单一的硅化物材料形成。
在用CVD法淀积硅氧化膜930之后，与衬底面垂直地进行各向异性刻蚀，由此使选择栅极上和衬底上的扩散层电极区域露出来，并再次用镍进行硅化物化(图10)。借助于此，可以在扩散层201、202和选择栅极502上形成硅化物层254、255和555。这时，存储器栅极554，已经完全硅化物化，故即便是施加热处理也可以稳定地存在。因此，可以进行第1栅极502的上部和衬底的扩散层电极部201、202的硅化物化(硅化物层555和254、255的形成)。
如以上所详细地说明的那样，能提供第2栅极硅化物化和第1栅极502的上部和衬底的扩散层电极部201、202的硅化物化满足各自所要求的特性的半导体存储器件。
在本发明的工艺中，把硅化物工序分成为2个工序，但是，由于不论哪一者都用自对准工艺形成，该自对准工艺使用现有的间隔物工艺，故可以对准性良好地进行低电阻化。此外，在图10中，氧化膜930覆盖存储器栅极，但是，如图11所示，即便是在存储器栅极554上没有氧化膜930而形成开口，从发明的宗旨来看当然也没有问题，这是不言而喻的。
如以上所详细地说明的那样，在选择栅极和绝缘膜中具有保持电荷的存储器栅极、在用侧壁间隔物形成存储器栅极的非易失性半导体存储器件中，用单一金属材料形成存储器栅极，由此能降低存储器栅极的电阻。在本例中，示出的是用单一金属材料形成存储器栅极的例子，但是，并非一定要是单一金属材料不可，只要存储器栅极的硅化物层厚度至少比在扩散层201、202和选择栅极502上形成的硅化物层厚度厚即可，即便是多晶硅和硅化物的复合材料也没有问题。这里所说的硅化物层厚度，是指侧壁间隔物的侧壁的曲部表面的法线方向的厚度。
根据本实施例，除了可以减低存储器栅极的电阻之外，还可以使用与在存储器栅极的低电阻化中所用的材料不同的金属进行选择栅极和扩散层电极的硅化物化。此外，由于在选择栅极和扩散层电极的硅化物化之前进行了存储器栅极的硅化物化，故可以用选择栅极和扩散层电极的硅化物化的热处理促进存储器栅极的硅化物化，可以进一步低电阻化。
(实施例2)
本实施例示出了包括集成电路中的存储单元部和存储器外围电路部的制造工序。从图12～图23，是按照工序顺序示出了本实施例的半导体器件的示意剖面图。本实施例，示出了逐步形成存储单元部和存储器外围电路部，特别是由于在写入等中需要高电压而形成高耐压元件部和通常的元件部的情形。
在上述图12中，存储单元部(1)和存储器外围电路部，特别是在写入等中需要高电压的高耐压元件部(2)和通常的元件部(3)的各区域用上述各标记表示。在图13～图14中，虽然没有进行这些区域的特别表示，但是对应的区域与图12的区域是同样的。此外，在图15中，示出了上述各区域(1)、(2)、(3)的更为具体的作用，即是作为MONOS(1)，外围高耐压电路部(2)和微细CMOS(3)表示出来的。在图16～图23中，虽然没有进行这些区域的特别表示，但是对应的区域与图15的区域是同样的。
在这里，示出了NMOS，但是实际上是用已知的离子注入法等形成了CMOS。此外，为了提供良好的元件特性使用的是在元件隔离区域形成之前形成栅极绝缘膜的工艺，但是，本发明的提供高电场的构造，本质上是与元件隔离区域的形成法无关的构造，故可以在进行了以前一直广为使用的元件隔离工序，例如STI(浅沟槽隔离，Shallow TrenchIsolation)或LOCOS之后，再进行栅极绝缘膜形成工序。
在对衬底表面进行热氧化后，借助于离子注入法在衬底表面形成阱101、102和103。在除去了衬底表面的热氧化膜之后，进行牺牲氧化并再次除去，形成栅极氧化膜905和902。这些氧化膜的形成要使用2阶段的氧化膜形成工序。首先，由于高耐压部(2)具有最厚的栅极绝缘膜905，故根据其膜厚进行氧化，其它的部分用光刻法除去。其次，把其它的区域(1)、(3)合并起来进行氧化，形成3nm的绝缘膜902。在该第2次的氧化时，最初形成的高耐压部的栅极绝缘膜905也变厚。因此，在最初的氧化时，可以将该膜厚变化量估算进去来进行氧化。此外，在需要更多的膜厚种类的情况下，可通过反复进行该工序来形成。此外，人们还知道与光致抗蚀剂接触的氧化膜会引起耐压下降。因此，也可以在涂敷光致抗蚀剂之前用CVD法淀积5nm左右的氧化膜。对于氟酸，CVD膜具有比热氧化膜更快的刻蚀速度，故即便是进行淀积，在除去不要部分的栅极绝缘膜时也可以容易地除掉(图12)。
在栅极绝缘膜形成后，用CVD法淀积30nm的多晶硅550和50nm的硅氮化膜(950)(图13)。
在对元件隔离区域进行图形化，并将氮化膜950、多晶硅550、栅极绝缘膜905/902和衬底刻蚀300nm，形成沟551(图14)。
在使露出来的硅衬底表面热氧化10nm左右之后，用CVD法淀积500nm的硅氧化膜。通过用CMP法研磨该硅氧化膜进行平坦化，使得淀积的氮化膜表面露出来，向沟551内部埋入氧化膜960。此外，用湿法刻蚀除去基体凸部表面的氮化膜950。在这里，如果需要，还可以对沟道表面进行离子注入杂质240，用来设定阈值。图中的标记240是高耐压部，但也可以使用存储单元的选择栅极，例如，在Vcg＝0V的截止状态下设定选择栅极的阈值，使得电流值为10-9A/μm(图15)。
淀积150nm的多晶硅(560)，在向NMOS区域高浓度地掺杂磷之后，再用CVD法层叠50nm的氧化膜(970)(图16)。
把存储单元的形成存储器栅极的一侧的氧化膜970、多晶硅560和550的层叠膜刻蚀加工成所要的形状。以该图形为掩膜离子注入p型杂质241，由此可以提高与之后形成的扩散层之间的PN结的电场，并且能设定阈值(图17)。
对到此为止所准备的半导体衬底的表面进行牺牲氧化后，借助于热氧化形成4nm的硅氧化膜。然后，淀积8nm的硅氮化膜和7nm的硅氧化膜。图中，把该层叠膜表示为901。最后的氧化膜，通过氧化氮化膜而形成，由此形成高耐压膜。这时在下层硅氧化膜形成中，使用ISSG(In-Situ Steam Generation)氧化法，由此即便是在含有大量杂质的多晶硅和单晶硅上，也可以减小生长速度差。为此，可以得到平滑的膜形状。这些膜厚结构，随半导体器件的使用法而改变，故在这里仅仅示出代表性的结构。例如，为了使电荷保持时间更长，通过增加上下的氧化膜膜厚来实现。在该情况下，变成读出电流减小了的特性(图18)。
在用CVD法淀积厚度100nm的掺杂了磷的多晶硅之后，进行淀积膜厚量的刻蚀，由此在选择栅极侧面形成成为存储器栅极501的多晶硅间隔物。此外，在间隔物加工时，虽然未图示，但是，要用光致抗蚀剂进行引出部分的图形化。这时多晶硅膜厚可以决定存储器栅极长度。可以通过减薄膜厚来减小栅极长度。为了对沟道控制特性和写入擦除特性进行折中，可以使淀积膜厚为30nm-150nm，但是，在选择栅极的栅极长度为200nm左右的情况下，理想的是80nm-100nm。此外，在该工序之后，可以除去不要部分的多晶硅等。
以该间隔物和栅极为掩膜，并以10keV的加速电场进行1×1015cm-2的离子注入，由此能选择性地形成存储器栅极侧扩散层201。对于像这样准备的基体，与实施例1同样进行使用了镍的硅化物化，得到镍硅化物的存储器栅极554(图19)。
在向PMOS区域的栅极掺杂了杂质后，进行选择栅极和外围晶体管的栅极502的加工(图20)。
借助于离子注入法掺杂砷，由此形成成为源极、漏极电极的杂质扩散层电极202、203。另外，在对选择栅极侧扩散层进行离子注入时，用抗蚀剂462覆盖在存储器栅极上，由此能避免金属材料的撞出(图21)。
在淀积80nm的氧化膜后，进行刻蚀，由此在栅极侧面形成间隔物980，使栅极电极的多晶硅露出来。这时通过进行图形化，可以把存储器栅极部覆盖起来。借助于使用了镍的已知的自对准硅化物法形成硅化物层。这时，不进行图形化地形成间隔物，然后再淀积薄的氧化膜，由此限定硅化物形成部，从而能进行细致的加工。
图23示出了形成了已知的金属布线的部位。示出了设置了层间绝缘膜945、946和接触插针(contact plug)640、布线650的部位。以下，通过进行现有的布线工序，形成集成化的半导体芯片。
在图12-23所示的工艺中，示出了在使选择栅极硅化物化时，把980作为保护膜使用的例子。通过使用这样的构造，可以起到本发明的降低存储器栅极电阻的作用，该存储器栅极使用比镍易于短路的硅化物材料，例如钛、钴、钼等。此外，还可以使用与用于存储器栅极的低电阻化的硅化物材料不同的金属来进行选择栅极和扩散层电极的硅化物化。
本发明的方式，由于仅使用现行的半导体工艺就可以得到性能更高的半导体器件，故具有高的可利用性。

Claims (16)

1.一种非易失性半导体存储器件，其特征在于，
在半导体基体的主表面上具有：沟道区域；夹着上述沟道区域配置的第1杂质区域和第2杂质区域；在上述沟道区域上中间隔着第1栅极绝缘膜形成的第1栅极电极；以及在上述第1栅极电极的上述第1杂质区域和第2杂质区域中的任何一方的侧面中间隔着隔离用绝缘膜地、而且在上述沟道区域上中间隔着第2栅极绝缘膜地作为薄层形成的第2栅极电极，
上述第2栅极电极由硅化物形成，
控制向上述第1栅极电极和第2栅极电极以及上述第1杂质区域和第2杂质区域施加的电位，并控制电荷向上述第2栅极绝缘膜的蓄积和读出。
2.一种半导体存储器件，其特征在于，
具有在硅基体上形成的第1绝缘栅型场效应晶体管、上述第1绝缘栅型场效应晶体管的栅极和第2绝缘栅型场效应晶体管，它们与上述第1绝缘栅型场效应晶体管所具有的第1栅极电极、以及上述第2绝缘栅型场效应晶体管所具有的第2栅极电极在同一方向上延伸，
在上述硅基体上，在与上述第1栅极电极和第2栅极电极的延伸方向正交的方向上依次具有：第1扩散层电极；上述第1栅极电极和中间隔着第1栅极绝缘膜地与上述第1栅极电极相对并被其控制的第1沟道；上述第2栅极电极和中间隔着第2栅极绝缘膜地与上述第2栅极电极相对并被其控制的第2沟道，以及第2扩散层电极，
上述第2绝缘栅型场效应晶体管的栅极绝缘膜具有电荷保持功能，而且，通过向上述第2绝缘栅型场效应晶体管的栅极绝缘膜注入载流子，用载流子所具有的电荷使在上述第1扩散层电极与上述第2扩散层电极间流动的电流的、关于上述第2栅极电极的电压特性变化，
并且，上述第2栅极电极，在上述第1栅极与上述沟道方向相对的侧面之中的上述第2扩散层电极侧，由夹着绝缘膜层形成的硅化物的薄层形成。
3.根据权利要求1所述的非易失性半导体存储器件，其特征在于：上述第2栅极电极的硅化物的薄层是镍硅化物。
4.根据权利要求1所述的非易失性半导体存储器件，其特征在于：上述第1栅极电极由多晶硅层和硅化物层的层叠构造形成，上述第2栅极电极由单一的硅化物材料形成。
5.根据权利要求1所述的非易失性半导体存储器件，其特征在于：上述第1扩散层电极和上述第2扩散层电极具有硅化物区域。
6.根据权利要求1所述的非易失性半导体存储器件，其特征在于：上述第2栅极绝缘膜是第1硅氧化膜、硅氮化膜和第2硅氧化膜的层叠体。
7.一种非易失性半导体存储器件，其特征在于，包括：
在半导体衬底内形成的第1半导体区域和第2半导体区域，在上述第1半导体区域和上述第2半导体区域之间的上述半导体衬底上形成的第1栅极电极和第2栅极电极；
上述第2栅极电极是中间隔着绝缘膜地在上述第1栅极电极的侧壁形成的侧壁形成电极，在上述第1半导体区域表面和上述第2栅极电极表面形成硅化物层，在上述第2栅极电极表面形成的硅化物层的层厚，至少厚于在上述第1半导体区域表面形成的硅化物层膜厚。
8.一种非易失性半导体存储器件的制造方法，所述半导体存储器件在基体的主表面上离开配置包括第1杂质区域和第2杂质区域的一对杂质区域，在上述第1杂质区域和第2杂质区域之间中间隔着栅极绝缘膜配置第1栅极电极和第2栅极电极，其特征在于，包括以下步骤：
在硅基体上，
形成第1栅极绝缘膜的步骤；
在上述第1栅极绝缘膜上形成第1栅极电极的步骤；
形成第2栅极绝缘膜的步骤；
在上述第2栅极绝缘膜上形成第2栅极电极的步骤；
把上述第2栅极电极置换成低电阻金属材料的步骤；
在上述第1栅极电极上形成硅化物层的步骤。
9.一种非易失性半导体存储器件的制造方法，所述半导体存储器件在基体的主表面上离开配置包括第1杂质区域和第2杂质区域的一对杂质区域，在上述第1杂质区域和第2杂质区域之间中间隔着栅极绝缘膜配置第1栅极电极和第2栅极电极，其特征在于，包括以下步骤：
在硅基体上，中间隔着第1栅极绝缘膜形成第1栅极电极的步骤；
在之前的步骤中准备的半导体基体的主表面上形成第2栅极绝缘膜层的步骤；
在上述第2栅极绝缘膜上形成多晶硅层的步骤；
用各向异性刻蚀选择性地刻蚀上述多晶硅层，在上述第1栅极电极的上述沟道方向上的一对侧面的至少一方侧壁状地形成第2栅极电极的步骤；
相对于上述第1栅极电极和第2栅极电极的区域形成上述包括第1杂质区域和第2杂质区域的一对杂质区域的步骤；
在之前的步骤中准备的半导体基体上，形成用来使上述多晶硅层硅化物化的金属层的步骤；
使由上述多晶硅层构成的第2栅极电极硅化物化的步骤；
除去未反应的用来进行硅化物化的金属层的步骤；
在上述第1栅极电极和第2栅极电极两个电极构成的凸状区域的上述沟道方向的一对侧面至少形成绝缘膜的步骤；
使上述包括第1杂质区域和第2杂质区域的一对杂质区域的至少一部分低电阻金属化的步骤。
10.根据权利要求9所述的非易失性半导体存储器件的制造方法，其特征在于：上述低电阻金属化的步骤是硅化物化的步骤。
11.根据权利要求9所述的非易失性半导体存储器件的制造方法，其特征在于：形成上述包括第1杂质区域和第2杂质区域的一对杂质区域的步骤，以上述第1栅极电极和第2栅极电极的区域为掩模区域进行离子注入，自对准地形成包括第1杂质区域和第2杂质区域的一对杂质区域。
12.根据权利要求9所述的非易失性半导体存储器件的制造方法，其特征在于：使上述第2栅极电极硅化物化的步骤，是使上述第2栅极电极整体硅化物化的步骤。
13.根据权利要求9所述的非易失性半导体存储器件的制造方法，其特征在于：上述低电阻金属化的步骤，还包括上述第1栅极电极的上部的低电阻金属化。
14.根据权利要求9所述的非易失性半导体存储器件的制造方法，其特征在于：包括在侧壁状地形成了上述第2栅极电极的步骤之后，使上述硅化物化的第2栅极电极的厚度变薄的步骤。
15.根据权利要求9所述的非易失性半导体存储器件的制造方法，其特征在于：上述第2栅极绝缘膜是第1硅氧化膜、硅氮化膜和第2硅氧化膜的层叠体。
16.一种非易失性半导体存储器件的制造方法，该非易失性半导体存储器件包括在半导体衬底内形成的第1半导体区域和第2半导体区域、在上述第1半导体区域和上述第2半导体区域之间的上述半导体衬底上形成的第1栅极电极和第2栅极电极，其特征在于，包括以下的步骤：
在上述半导体衬底上形成第1栅极电极的步骤；
在上述第1栅极电极的表面和半导体衬底的表面形成第1绝缘膜的步骤；
在上述第1栅极电极的侧壁中间隔着上述第1绝缘膜形成第2栅极电极的步骤；
使上述第2栅极电极的表面硅化物化的步骤；
在上述第2栅极电极的表面的硅化物化步骤之后，使上述第1半导体区域的表面硅化物化的步骤。
CNB2004101014826A 2004-02-10 2004-12-16 半导体存储器件及其制造方法 Expired - Fee Related CN100472758C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004033297A JP4521597B2 (ja) 2004-02-10 2004-02-10 半導体記憶装置およびその製造方法
JP033297/2004 2004-02-10

Publications (2)

Publication Number Publication Date
CN1655340A true CN1655340A (zh) 2005-08-17
CN100472758C CN100472758C (zh) 2009-03-25

Family

ID=34824252

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004101014826A Expired - Fee Related CN100472758C (zh) 2004-02-10 2004-12-16 半导体存储器件及其制造方法

Country Status (5)

Country Link
US (1) US7268042B2 (zh)
JP (1) JP4521597B2 (zh)
KR (1) KR101117857B1 (zh)
CN (1) CN100472758C (zh)
TW (1) TWI370522B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102544094A (zh) * 2010-12-15 2012-07-04 北京大学 分裂栅结构的纳米线场效应晶体管
CN106373964A (zh) * 2015-07-23 2017-02-01 株式会社东芝 半导体存储装置及其制造方法
CN107667431A (zh) * 2015-06-08 2018-02-06 硅存储技术公司 利用5伏逻辑器件形成分离栅存储器单元的方法

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100471188B1 (ko) * 2003-01-24 2005-03-10 삼성전자주식회사 듀얼 게이트를 갖는 비휘발성 기억 소자 및 그 형성방법
JP4601316B2 (ja) * 2004-03-31 2010-12-22 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
US7276433B2 (en) * 2004-12-03 2007-10-02 Micron Technology, Inc. Methods of forming integrated circuitry, methods of forming memory circuitry, and methods of forming field effect transistors
KR100646085B1 (ko) * 2005-03-08 2006-11-14 매그나칩 반도체 유한회사 비휘발성 메모리 소자, 그 제조방법, 및 이를 이용한 반도체 소자의 제조방법
TWI282150B (en) * 2005-08-09 2007-06-01 Powerchip Semiconductor Corp Method of fabricating a non-volatile memory
JP4906329B2 (ja) * 2005-12-02 2012-03-28 ラピスセミコンダクタ株式会社 不揮発性半導体記憶装置及びその製造方法
US7341914B2 (en) * 2006-03-15 2008-03-11 Freescale Semiconductor, Inc. Method for forming a non-volatile memory and a peripheral device on a semiconductor substrate
US7700439B2 (en) * 2006-03-15 2010-04-20 Freescale Semiconductor, Inc. Silicided nonvolatile memory and method of making same
JP5086558B2 (ja) * 2006-04-04 2012-11-28 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7524719B2 (en) 2006-08-31 2009-04-28 Freescale Semiconductor, Inc. Method of making self-aligned split gate memory cell
US7416945B1 (en) * 2007-02-19 2008-08-26 Freescale Semiconductor, Inc. Method for forming a split gate memory device
JP5357401B2 (ja) * 2007-03-22 2013-12-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2009010281A (ja) * 2007-06-29 2009-01-15 Renesas Technology Corp 半導体装置およびその製造方法
US7838363B2 (en) * 2007-10-31 2010-11-23 Freescale Semiconductor, Inc. Method of forming a split gate non-volatile memory cell
JP2010087046A (ja) * 2008-09-29 2010-04-15 Nec Electronics Corp 不揮発性半導体装置及び不揮発性半導体装置の製造方法
US8470670B2 (en) * 2009-09-23 2013-06-25 Infineon Technologies Ag Method for making semiconductor device
KR101147523B1 (ko) * 2010-06-15 2012-05-21 서울대학교산학협력단 스플릿게이트 구조를 갖는 1ｔ 디램 소자 및 이를 이용한 디램 어레이
FR2985593B1 (fr) * 2012-01-09 2014-02-21 Commissariat Energie Atomique Procede de fabrication d'une cellule memoire non volatile a double grille
US8822289B2 (en) * 2012-12-14 2014-09-02 Spansion Llc High voltage gate formation
US9966477B2 (en) 2012-12-14 2018-05-08 Cypress Semiconductor Corporation Charge trapping split gate device and method of fabricating same
JP6026914B2 (ja) * 2013-02-12 2016-11-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR102008738B1 (ko) * 2013-03-15 2019-08-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9590058B2 (en) * 2013-06-28 2017-03-07 Nxp Usa, Inc. Methods and structures for a split gate memory cell structure
US8895397B1 (en) * 2013-10-15 2014-11-25 Globalfoundries Singapore Pte. Ltd. Methods for forming thin film storage memory cells
CN105206611B (zh) * 2014-06-16 2018-09-07 中芯国际集成电路制造(上海)有限公司 一种Flash器件及其制备方法
US9397176B2 (en) * 2014-07-30 2016-07-19 Freescale Semiconductor, Inc. Method of forming split gate memory with improved reliability
JP2016051745A (ja) * 2014-08-29 2016-04-11 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN107660112B (zh) * 2016-07-25 2019-12-27 鹏鼎控股(深圳)股份有限公司 电磁屏蔽罩及其制造方法
US10204917B2 (en) * 2016-12-08 2019-02-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing embedded non-volatile memory
KR20210086342A (ko) 2019-12-31 2021-07-08 엘지디스플레이 주식회사 산화물 반도체 패턴을 포함하는 디스플레이 장치

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5879999A (en) * 1996-09-30 1999-03-09 Motorola, Inc. Method of manufacturing an insulated gate semiconductor device having a spacer extension
US5969383A (en) * 1997-06-16 1999-10-19 Motorola, Inc. Split-gate memory device and method for accessing the same
FR2776830B1 (fr) * 1998-03-26 2001-11-23 Sgs Thomson Microelectronics Cellule memoire electriquement programmable
US6194272B1 (en) * 1998-05-19 2001-02-27 Mosel Vitelic, Inc. Split gate flash cell with extremely small cell size
US6284596B1 (en) * 1998-12-17 2001-09-04 Taiwan Semiconductor Manufacturing Company Method of forming split-gate flash cell for salicide and self-align contact
JP2000252462A (ja) * 1999-03-01 2000-09-14 Toshiba Corp Ｍｉｓ型半導体装置及びその製造方法
JP3973819B2 (ja) * 1999-03-08 2007-09-12 株式会社東芝 半導体記憶装置およびその製造方法
US6228695B1 (en) * 1999-05-27 2001-05-08 Taiwan Semiconductor Manufacturing Company Method to fabricate split-gate with self-aligned source and self-aligned floating gate to control gate
JP2001085544A (ja) * 1999-09-14 2001-03-30 Sanyo Electric Co Ltd スプリットゲート型メモリセル
US6248633B1 (en) * 1999-10-25 2001-06-19 Halo Lsi Design & Device Technology, Inc. Process for making and programming and operating a dual-bit multi-level ballistic MONOS memory
US6479351B1 (en) * 2000-11-30 2002-11-12 Atmel Corporation Method of fabricating a self-aligned non-volatile memory cell
JP2002231829A (ja) 2001-01-22 2002-08-16 Halo Lsi Design & Device Technol Inc 不揮発性半導体メモリおよびその製造方法
JP3452056B2 (ja) * 2001-09-14 2003-09-29 セイコーエプソン株式会社 半導体装置の製造方法
JP3840994B2 (ja) * 2002-03-18 2006-11-01 セイコーエプソン株式会社 不揮発性半導体記憶装置
JP4647175B2 (ja) * 2002-04-18 2011-03-09 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US6599831B1 (en) * 2002-04-30 2003-07-29 Advanced Micro Devices, Inc. Metal gate electrode using silicidation and method of formation thereof
JP2004186452A (ja) * 2002-12-04 2004-07-02 Renesas Technology Corp 不揮発性半導体記憶装置およびその製造方法
US7015126B2 (en) * 2004-06-03 2006-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming silicided gate structure

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102544094A (zh) * 2010-12-15 2012-07-04 北京大学 分裂栅结构的纳米线场效应晶体管
CN102544094B (zh) * 2010-12-15 2015-06-17 北京大学 分裂栅结构的纳米线场效应晶体管
CN107667431A (zh) * 2015-06-08 2018-02-06 硅存储技术公司 利用5伏逻辑器件形成分离栅存储器单元的方法
CN107667431B (zh) * 2015-06-08 2019-05-28 硅存储技术公司 利用5伏逻辑器件形成分离栅存储器单元的方法
CN106373964A (zh) * 2015-07-23 2017-02-01 株式会社东芝 半导体存储装置及其制造方法
CN106373964B (zh) * 2015-07-23 2019-07-05 东芝存储器株式会社 半导体存储装置及其制造方法

Also Published As

Publication number Publication date
KR20050080728A (ko) 2005-08-17
JP4521597B2 (ja) 2010-08-11
KR101117857B1 (ko) 2012-03-21
TW200527611A (en) 2005-08-16
TWI370522B (en) 2012-08-11
JP2005228786A (ja) 2005-08-25
CN100472758C (zh) 2009-03-25
US20050176202A1 (en) 2005-08-11
US7268042B2 (en) 2007-09-11

Similar Documents

Publication Publication Date Title
CN1655340A (zh) 半导体存储器件及其制造方法
US9825049B2 (en) Semiconductor device and manufacturing method of semiconductor device
US9455264B2 (en) Semiconductor device and manufacturing method thereof
CN1187831C (zh) 非易失性半导体存储器件及其制造方法
US9159843B2 (en) Semiconductor device and method of manufacturing the same
CN1252813C (zh) 包含非易失性半导体存储器的半导体集成电路装置的制造方法
US8076709B2 (en) Nonvolatile semiconductor memory device
TWI590457B (zh) 半導體裝置及其製造方法
US8344444B2 (en) Semiconductor device having a nonvolatile memory cell with a cap insulating film formed over a selection gate electrode
US7315057B2 (en) Split gate non-volatile memory devices and methods of forming same
CN1716572A (zh) 非易失性半导体存储器件的制造方法及半导体存储器件
JP2004039965A (ja) 不揮発性半導体記憶装置
CN1832200A (zh) 半导体装置与浮动栅极存储器
CN1839479A (zh) 半导体装置和半导体装置的制造方法
TW201603144A (zh) 半導體裝置之製造方法
CN1505156A (zh) 非易失性半导体存储器件及其制造方法
CN101047193A (zh) 半导体存储器件及其制造方法
WO2010109963A1 (ja) 不揮発性プログラマブルロジックスイッチ
CN1300444A (zh) 带自对准栅极的快闪存储单元及其制造方法
US20070237004A1 (en) Method of erasing an EEPROM device
TW202133405A (zh) 半導體裝置
JP4602441B2 (ja) 不揮発性半導体記憶装置
CN106716637A (zh) 半导体器件及其制造方法
JP2008305819A (ja) 不揮発性半導体記憶装置およびその製造方法
JP2011210777A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: RENESAS ELECTRONICS

Free format text: FORMER OWNER: RENESAS TECHNOLOGY CORP.

Effective date: 20100919

C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: TOKYO, JAPAN TO: KANAGAWA PREFECTURE, JAPAN

TR01 Transfer of patent right

Effective date of registration: 20100919

Address after: Kanagawa

Patentee after: Renesas Electronics Corporation

Address before: Tokyo, Japan, Japan

Patentee before: Renesas Technology Corp.

CP02 Change in the address of a patent holder

Address after: Tokyo, Japan, Japan

Patentee after: Renesas Electronics Corporation

Address before: Kanagawa

Patentee before: Renesas Electronics Corporation

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090325

Termination date: 20191216

CF01 Termination of patent right due to non-payment of annual fee