CN107667431B - 利用5伏逻辑器件形成分离栅存储器单元的方法 - Google Patents
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Abstract
一种在半导体衬底上形成存储器器件的方法，该半导体衬底具有存储器区域（具有浮置栅极和控制栅极）、第一逻辑区域（具有第一逻辑栅极）以及第二逻辑区域（具有第二逻辑栅极）。第一植入形成：在该存储器区域中与该浮置栅极相邻的源极区域；和在该第一逻辑区域中与该第一逻辑栅极相邻的源极和漏极区域。第二植入形成在该第二逻辑区域中与该第二逻辑栅极相邻的源极和漏极区域。第三植入形成在该存储器区域中与该控制栅极相邻的漏极区域，并且增强该存储器区域中的该源极区域和该第一逻辑区域中的该源极/漏极区域。第四植入增强该第二逻辑区域中的该源极/漏极区域。
Description
相关申请
本申请主张于2015年6月8日提交的美国临时申请第62/172,319号的利益，并且该申请通过引用并入本文。
技术领域
本发明涉及非易失性存储器单元，并且更具体地涉及一种在与逻辑器件相同的晶片上形成这种单元的方法。
背景技术
分离栅型存储器单元阵列是已知的。例如，美国专利5,029,130公开一种分离栅存储器单元及其形成，该形成包括在衬底中形成源极和漏极区域以及在源极区域与漏极区域之间的沟道区域，为了所有目的，该专利通过引用并入本文。浮置栅极设置于该沟道区域的一部分上方且控制该沟道区域的该部分的导电性，并且控制栅极设置于该沟道区域的另一部分上方且控制该沟道区域的该另一部分的导电性。该控制栅极向上延伸且在该浮置栅极上方延伸。
还已知在与分离栅存储器单元阵列相同的晶片（衬底）上形成高电压逻辑器件。图1A至图10A、图1B至图10B和图1C至图10C示出在与分离栅存储器单元相同的晶片上形成高电压逻辑器件（例如，12伏逻辑器件）的步骤。半导体衬底10被掩模（即，光刻胶被沉积、使用掩模被选择性暴露、以及使用光刻过程被选择性去除，使下层材料的部分被剩余光刻胶覆盖而使下层材料的其他部分（此处为衬底）暴露）。暴露的衬底部分被蚀刻掉而留下沟槽，然后利用介电材料12（例如，氧化物）填充该沟槽以在晶片的存储器单元区域14中（参见图1A）、在晶片的NMOS逻辑区域16中（参见图1B）以及在晶片的PMOS逻辑区域18中（参见图1C）形成隔离区域，存储器单元区域14、NMOS逻辑区域16和PMOS逻辑区域18全部在去除光刻胶之后被示出。然后，晶片再次被掩模，但是此次利用光刻胶20覆盖NMOS逻辑区域16和存储器单元区域14，而使PMOS逻辑区域18被暴露。然后，对暴露的PMOS逻辑区域18执行高电压NWEL植入，如图2A、图2B和图2C中所示。光刻胶20阻挡从晶片的存储器单元区域14和NMOS逻辑区域16进行植入。去除光刻胶20。然后，晶片被掩模以利用光刻胶22覆盖PMOS逻辑区域18，但是使NMOS逻辑区域16和存储器单元区域14被暴露。对暴露的NMOS逻辑区域16和存储器单元区域14执行高电压PWEL植入，如图3A、图3B和图3C中所示。
光刻胶22去除之后，氧化物层24（FG氧化物）形成于衬底10上，多晶硅层26（FG多晶硅）形成于氧化物24上，并且氮化物层28（FG氮化物）形成于多晶硅层24上，如图4A、图4B和图4C中所示。晶片被掩模，在晶片上除存储器单元区域14中氮化物28的被暴露的所选择位置之外留下光刻胶30。使用适当氮化物蚀刻来蚀刻暴露的氮化物28，以暴露多晶硅层26的部分，如图5A、图5B和5C中所示。使用氧化过程氧化FG多晶硅层26的暴露部分，从而在FG多晶硅26上形成氧化物区32。图6A、图6B和图6C示出在去除光刻胶30之后产生的结构。使用氮化物蚀刻以去除剩余氮化物层28。使用各向异性多晶硅蚀刻以去除多晶硅层26的暴露部分，从而在存储器单元区域14中留下在氧化物区32下方的多晶硅26的块（其将构成存储器单元的浮置栅极），如图7A、图7B和图7C中所示。
氧化物层34形成在所述结构上方。在额外的掩模和植入步骤（逻辑NWEL、IO NWEL、逻辑PWEL、IO PWEL、LLVOX和LVOX）后，多晶硅层沉积在晶片上方。所述结构被掩模，使该多晶硅层的部分被暴露，然后，通过多晶硅蚀刻去除该暴露的部分。该多晶硅层的剩余部分构成存储器单元区域14中的控制栅极36a、NMOS逻辑区域16中的逻辑栅极36b、以及PMOS逻辑区域18中的逻辑栅极36c。图8A、图8B和图8C中示出产生的结构（在已去除光刻胶之后）。该结构再次被掩模，使仅存储器单元区域的处于各对相邻浮置栅极多晶硅块26之间的部分被光刻胶38所暴露。执行植入以在衬底的处于浮置栅极多晶硅块36a之间的部分中形成源极区域40，如图9A、图9B和图9C中所示。
在去除光刻胶38之后以及在额外的掩模和植入步骤（逻辑NLDD、IO NLDD、逻辑PLDD和IO PLDD）之后，晶片再次被掩模，使PMOS逻辑区域18和存储器单元区域14被光刻胶覆盖，但是使NMOS逻辑区域16被暴露。然后，对NMOS逻辑区域16执行LDD植入。去除光刻胶。晶片再次被掩模，使NMOS逻辑区域16和存储器单元区域14被光刻胶覆盖，但是使PMOS逻辑区域18被暴露。然后，对PMOS逻辑区域18执行LDD植入。在去除光刻胶之后，该晶片被掩模，以利用光刻胶覆盖该结构的部分，但是使NMOS逻辑区域16被暴露，并使与控制栅极多晶硅块36a相邻的存储器单元区域16的那些部分被暴露。使用N+植入来在NMOS逻辑区域16中形成源极/漏极区域44和45，以及在存储器单元区域14中形成漏极区域46。去除光刻胶。晶片被掩模成仅使PMOS逻辑区域18被光刻胶所暴露，并使用P+植入以在PMOS逻辑区域18中形成源极/漏极区域48和49。
去除光刻胶。过程通过以下步骤继续：在多晶硅块36a、36b和36c上以及在所有源极/漏极区域上形成绝缘间隔物50、硅化物层52，以及形成绝缘层54至57，如图10A、图10B和图10C中所示。该后端处理包括至少两个另外的掩模步骤：硅化物阻挡，以限制硅化物形成；和后端处理，以创建接触件58，接触件58穿过存储器单元区域中漏极区域上方和逻辑器件区域中源极/漏极区域上方的绝缘。
上述技术在与高电压NMOS逻辑器件（各自具有逻辑栅极36b、源极44和漏极45）以及高电压PMOS逻辑器件（各自具有逻辑栅极36c、源极48和漏极49）相同的衬底上产生非易失性存储器单元（各自具有源极40、漏极46、浮置栅极26、控制栅极36a）。将希望降低制造存储器单元和逻辑器件的复杂度和成本，包括减少所使用的掩模步骤的数目。
发明内容
通过一种形成存储器器件的方法解决前述问题和需求，该方法包括：
提供半导体衬底，所述半导体衬底具有存储器区域、第一逻辑区域和第二逻辑区域；
在所述存储器区域中形成一对间隔开的浮置栅极；
在所述存储器区域中形成一对控制栅极，其中每个控制栅极具有第一部分和第二部分，所述第一部分与所述浮置栅极之一相邻，所述第二部分向上延伸且在所述浮置栅极之一上方延伸；
在所述第一逻辑区域中形成第一逻辑栅极；
在所述第二逻辑区域中形成第二逻辑栅极；
形成第一光刻胶，所述第一光刻胶覆盖所述第二逻辑区域和与所述存储器区域中的所述控制栅极相邻的所述衬底的部分，但未覆盖所述第一逻辑区域且未覆盖所述衬底的处于所述一对浮置栅极之间的部分；
执行第一植入，所述第一植入：在所述衬底中在所述一对浮置栅极之间形成源极区域；在所述衬底中与所述第一逻辑栅极的第一侧相邻形成源极区域；以及在所述衬底中与所述第一逻辑栅极的第二侧相邻形成漏极区域，所述第一逻辑栅极的第二侧与所述第一逻辑栅极的第一侧相对；
去除所述第一光刻胶；
形成第二光刻胶，所述第二光刻胶覆盖所述第一逻辑区域和所述存储器区域，但未覆盖所述第二逻辑区域；
执行第二植入，所述第二植入：在所述衬底中与所述第二逻辑栅极的第一侧相邻形成源极区域；以及在所述衬底中与所述第二逻辑栅极的第二侧相邻形成漏极区域，所述第二逻辑栅极的第二侧与所述第二逻辑栅极的第一侧相对；
去除所述第二光刻胶；
形成第三光刻胶，所述第三光刻胶覆盖所述第二逻辑区域，但未覆盖所述存储器区域且未覆盖所述第一逻辑区域；
执行第三植入，所述第三植入在所述衬底中与所述控制栅极相邻形成漏极区域；
去除所述第三光刻胶。
本发明的其他目的与特征将通过审阅说明书、权利要求和附图而变得显而易见。
附图说明
图1A至图10A是图示用于在晶片的存储器单元区域中形成存储器单元的常规步骤的侧剖视图。
图1B至图10B是图示用于在晶片的NMOS逻辑区域中形成逻辑器件的常规步骤的侧剖视图。
图1C至图10C是图示用于在晶片的PMOS逻辑区域中形成逻辑器件的常规步骤的侧剖视图。
图11A至图23A是图示用于在晶片的存储器单元区域中形成存储器单元的步骤的侧剖视图。
图11B至图23B是图示用于在晶片的NMOS逻辑区域中形成逻辑器件的步骤的侧剖视图。
图11C至图23C是图示用于在晶片的PMOS逻辑区域中形成逻辑器件的步骤的侧剖视图。
具体实施方式
已经发现，通过降低逻辑器件上的操作电压（即，从12伏降低至5伏），可实现显著降低制造存储器单元和逻辑器件的复杂度和成本。事实上，可显著减少掩模步骤数目。
图11A至图23A、图11B至图23B和图11C至图23C示出根据本发明的在与分离栅存储器单元相同的晶片（衬底）上形成高电压逻辑器件（例如，5伏逻辑器件）的步骤。半导体衬底60被掩模（即，光刻胶被沉积、使用掩模被选择性暴露、以及使用光刻过程被选择性去除，从而使下层材料的部分被剩余光刻胶覆盖，而使下层材料的其他部分（此处为衬底）暴露）。该暴露的衬底部分被蚀刻掉以留下沟槽，然后利用介电材料62（例如，氧化物）填充该沟槽以在晶片的存储器单元区域64中（参见图11A），在晶片的NMOS逻辑区域66中（参见图11B）以及在晶片的PMOS逻辑区域68中（参见图11C）形成隔离区域。在去除光刻胶之后，晶片再次被掩模，但是此次利用光刻胶70覆盖PMOS逻辑区域68，但是使存储器单元区域64和NMOS逻辑区域66被暴露。然后，对暴露的存储器单元区域64和NMOS逻辑区域66执行5V PWEL植入（例如，以在N型衬底中在存储器单元区域64和NMOS逻辑区域66中形成P阱），如图12A、图12B和图12C中所示。光刻胶阻挡从晶片的PMOS逻辑区域68的植入。
光刻胶70被去除之后，氧化物层72（FG氧化物）形成于晶片上，多晶硅层74（FG多晶硅）形成于氧化物72上，并且氮化物层76（FG氮化物）形成于多晶硅层74上，如图13A、图13B和图13C中所示。晶片被掩模，在晶片上，除了在存储器单元区域64中氮化物76的暴露的所选择部分之外，留下光刻胶78。使用适当氮化物蚀刻来蚀刻暴露的氮化物76，以暴露多晶硅层74的部分，如图14A、图14B和14C中所示。使用氧化过程氧化多晶硅层74的暴露的部分，从而在FG多晶硅上形成氧化物区80。图15A、图15B和图15C示出去除光刻胶78之后产生的结构。使用氮化物蚀刻去除剩余氮化物层76。使用各向异性多晶硅蚀刻去除多晶硅层74，除了存储器单元区域74中在氧化物区80下方的那些部分之外，从而留下多晶硅74的块，该多晶硅74的块将构成存储器单元的浮置栅极，如图16A、图16B和图16C中所示出。
然后，晶片被掩模以利用光刻胶82覆盖NMOS逻辑区域66和存储器单元区域（除了相邻的FG多晶硅块之间的那些区之外）。对被光刻胶82所暴露的那些区执行植入（5V PMOS/PH），如图17A、图17B和图17C中所示。去除光刻胶82之后，氧化物层84形成于所述结构和晶片上。在额外的掩模和植入步骤（针对逻辑NMOS的核心PWEL和针对开放核心氧化物区域的LVOX）后，多晶硅层被沉积在晶片上方。该结构被掩模，使该多晶硅层的部分被暴露，然后，通过多晶硅蚀刻去除该暴露的部分。该多晶硅层的剩余部分分别构成存储器单元区域64中的控制栅极86a，以及NMOS逻辑区域66和PMOS逻辑区域68中的逻辑栅极86b与86c。图18A、图18B和图18C中示出产生的结构（在已去除光刻胶之后）。
在额外的掩模和植入步骤（针对逻辑NMOS和LDD的核心NLDD）后，该结构再次被掩模，仅使NMOS区域66以及在存储器单元区域64中相邻浮置栅极多晶硅块74之间的那些区被光刻胶87暴露，然后进行5 V NLDD植入以在存储器单元区域64中在浮置栅极多晶硅块74之间的衬底的部分中形成源极区域88，以及在NMOS逻辑区域66中形成源极区域90以及漏极区域91，如图19A、图19B和图19C中所示。在去除光刻胶87之后，以及在额外的掩模和植入步骤（核心PLDD）之后，该结构被掩模以仅使PMOS逻辑区域68从光刻胶92暴露。该步骤之后进行5V PLLD PH植入以在PMOS逻辑区域68中形成源极区域94和漏极区域95，如图20A、图20B和图20C中所示。NLDD植入和PLLD植入的目的是减轻热载子注入(HCI)损坏效应并且使有效沟道长度更短。
在去除光刻胶92之后，该结构被掩模以利用光刻胶96覆盖PMOS逻辑区域66，其后进行植入(ΝΝII - N+)以在存储器单元区域64中增强源极区域88并且形成漏极区域101，以及增强NMOS逻辑区域66中的源极区域90和漏极区域91，如图21A、图21B和图21C中所示。在去除光刻胶96之后，利用光刻胶98掩模除PMOS逻辑区域68之外的该晶片，以及使用P+植入来增强PMOS逻辑区域68中的源极/漏极区域94/95，如图22A、图22B和图22C中所图示。
该过程通过如下步骤继续：形成绝缘间隔物100（例如，通过氧化物沉积和蚀刻），在多晶硅块86a、86b和86c上以及在所有源极/漏极区域上形成硅化物层102，以及形成绝缘层104至107，如图23A、图23B和图23C中所示。这个后端处理包括至少两个另外的掩模步骤：硅化物阻挡，以限制硅化物形成；以及后端处理，用于蚀刻穿过绝缘层104至107，以创建接触孔108，接触孔108穿过存储器单元区域中的漏极区域上方以及逻辑器件区域中的源极/漏极区域上方的绝缘）。
通过形成在低于现有技术中操作的电压（例如，12伏）的电压（例如，5伏）进行操作的高电压逻辑器件，允许与存储器单元区域共享某些先前无法共享的逻辑区域植入。当在相同晶片上形成存储器单元和逻辑器件时，这些不同的共享布置允许将掩模步骤数目自22减少至15。
应理解的是，本发明不限于上面描述和本文说明的（一个或多个）实施例，而是涵盖落入所附权利要求的范围内的任何和所有变化。例如，本文中对本发明的引用并非意图限制任何权利要求或权利要求术语的范围，而是相反地仅对可由权利要求中的一项或多项所覆盖的一个或多个特征做出引用。上文描述的材料、过程和数值示例仅是示例性的，且不应视为对权利要求进行限制。另外，如从权利要求和说明书显而易见的，并非所有方法步骤都需要按照图示或要求保护的确切顺序执行。此外，利用形成于存储器单元区域和NMOS逻辑区域中的N型衬底和P阱来说明上述方法。然而，可使用P型衬底，在此情况中，N阱可形成于PMOS逻辑区域中。最后，单材料层可形成为具有这样或类似材料的多个层，并且反之亦然。
应注意的是，如本文中所使用的，术语“在…上方”和“在…上”二者都包括性地包括“直接在…上”（无中间材料、元件或空间设置于其间）和“间接在…上”（有中间材料、元件或空间设置于其间）。同样地，术语“相邻”包括“直接相邻”（无中间材料、元件或空间设置于其间）和“间接相邻”（有中间材料、元件或空间设置于其间），“安装到”包括“直接安装到”（无中间材料、元件或空间设置于其间）和“间接安装到”（有中间材料、元件或空间设置于其间），以及“电耦合”包括“直接电耦合”（无中间材料或元件于其间将各元件电连接在一起）和“间接电耦合”（有中间材料或元件于其间将各元件电连接在一起）。例如，“在衬底上方”形成元件可包括直接在衬底上形成该元件而其间无中间材料/元件，以及间接在衬底上形成该元件而其间有一个或多个中间材料/元件。
Claims (10)
1.一种形成存储器器件的方法，包括：
提供半导体衬底，所述半导体衬底具有存储器区域、第一逻辑区域和第二逻辑区域；
在所述存储器区域中形成一对间隔开的浮置栅极；
在所述存储器区域中形成一对控制栅极，其中每个控制栅极具有第一部分和第二部分，所述第一部分与所述浮置栅极之一相邻，所述第二部分向上延伸且在所述浮置栅极之一上方延伸；
在所述第一逻辑区域中形成第一逻辑栅极；
在所述第二逻辑区域中形成第二逻辑栅极；
形成第一光刻胶，所述第一光刻胶覆盖所述第二逻辑区域和与所述存储器区域中的所述控制栅极相邻的所述衬底的部分，但未覆盖所述第一逻辑区域且未覆盖所述衬底的处于所述一对浮置栅极之间的部分；
执行第一植入，所述第一植入：在所述衬底中在所述一对浮置栅极之间形成源极区域；在所述衬底中与所述第一逻辑栅极的第一侧相邻形成源极区域；以及在所述衬底中与所述第一逻辑栅极的第二侧相邻形成漏极区域，所述第一逻辑栅极的第二侧与所述第一逻辑栅极的第一侧相对；
去除所述第一光刻胶；
形成第二光刻胶，所述第二光刻胶覆盖所述第一逻辑区域和所述存储器区域，但未覆盖所述第二逻辑区域；
执行第二植入，所述第二植入：在所述衬底中与所述第二逻辑栅极的第一侧相邻形成源极区域；以及在所述衬底中与所述第二逻辑栅极的第二侧相邻形成漏极区域，所述第二逻辑栅极的第二侧与所述第二逻辑栅极的第一侧相对；
去除所述第二光刻胶；
形成第三光刻胶，所述第三光刻胶覆盖所述第二逻辑区域，但未覆盖所述存储器区域且未覆盖所述第一逻辑区域；
执行第三植入，所述第三植入在所述衬底中与所述控制栅极相邻形成漏极区域以及增强所述存储器区域中的所述源极区域；增强与所述第一逻辑栅极相邻的所述源极区域和所述漏极区域；
去除所述第三光刻胶。
2.如权利要求1所述的方法，还包含：
形成第四光刻胶，所述第四光刻胶覆盖所述第一逻辑区域和所述存储器区域，但未覆盖所述第二逻辑区域；
执行第四植入，所述第四植入增强所述衬底中与所述第二逻辑栅极的所述第一侧相邻的所述源极区域，并且增强所述衬底中与所述第二逻辑栅极的所述第二侧相邻的所述漏极区域。
3.如权利要求2所述的方法，其中：
其中所述第一植入导致所述衬底的掺杂低于所述第三植入的掺杂；
其中所述第二植入导致所述衬底的掺杂低于所述第四植入的掺杂。
4.如权利要求2所述的方法，其中所述衬底是N型，所述方法还包括：
形成第五光刻胶，所述第五光刻胶覆盖所述第二逻辑区域，但未覆盖所述存储器单元区域或所述第一逻辑区域；
执行第五植入，所述第五植入：在所述衬底中在所述存储器单元区域中形成第一P阱；以及在所述衬底中在所述第一逻辑区域中形成第二P阱。
5.如权利要求4所述的方法，其中：
所述第一植入是N型植入；
所述第二植入是P型植入；
所述第三植入是N+型植入；以及
所述第四植入是P+型植入。
6.如权利要求2所述的方法，其中所述衬底是P类型，所述方法还包括：
形成第五光刻胶，所述第五光刻胶覆盖所述存储器单元区域和所述第一逻辑区域，但未覆盖所述第二逻辑区域；
执行第五植入，所述第五植入在所述衬底中在所述第二逻辑区域中形成N阱。
7.如权利要求6所述的方法，其中：
所述第一植入是N型植入；
所述第二植入是P型植入；
所述第三植入是N+型植入；以及
所述第四植入是P+型植入。
8.如权利要求1所述的方法，还包括：
在所述存储器区域、所述第一逻辑区域以及所述第二逻辑区域上形成绝缘；
去除所述绝缘的所选择部分以形成：第一接触孔，所述第一接触孔延伸穿过所述绝缘至所述存储器区域中的所述漏极区域；第二接触孔，所述第二接触孔延伸穿过所述绝缘至所述第一逻辑区域中的所述源极和漏极区域；和第三接触孔，所述第三接触孔延伸穿过所述绝缘至所述第二逻辑区域中的所述源极和漏极区域。
9.如权利要求1所述的方法，还包括：
在所述控制栅极的上表面上、在所述第一逻辑栅极的上表面上以及在所述第二逻辑栅极的上表面上形成硅化物。
10.如权利要求1所述的方法，还包括：
在所述衬底的表面部分上在与所述第一逻辑栅极的所述第一侧相邻的所述源极区域上方、在与所述第一逻辑栅极的所述第二侧相邻的所述漏极区域上方、在与所述第二逻辑栅极的所述第一侧相邻的所述源极区域上方、在所述第二逻辑栅极的所述第二侧相邻的所述漏极区域上方以及在与所述控制栅极相邻的所述漏极区域上方形成硅化物。
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