TWI594376B - 連同５伏邏輯裝置形成分離閘型記憶體單元之方法 - Google Patents
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Description
本申請案主張於2015年6月8日申請之美國專利臨時申請案第62/172,319號的權利，該案以引用方式併入本文中。
本發明係關於非揮發性記憶體單元，且更具體地係關於一種在相同於邏輯裝置的晶圓上形成此類單元之方法。
分離閘型記憶體單元陣列係習知。例如，美國專利第5,029,130號揭示一種分離閘型記憶體單元及其形成，其包括形成源極及汲極區域於該基材中且源極區域與汲極區域之間有一通道區域，為了所有目的，該案全文皆以引用之方式併入本文。一浮閘設置於該通道區域之一部分上方且控制該通道區域之該部分之傳導性，及控制閘設置於該通道區域之其他部分上方且控制該通道區域之該其他部分之傳導性。該控制閘向上延伸且延伸於該浮閘上方。
亦已知在相同於分離閘型記憶體單元陣列的晶圓(基材)上形成高電壓邏輯裝置。圖1A至圖10A、圖1B至圖10B及圖1C至圖10C展示在相同於分離閘型記憶體單元的晶圓上形成高電壓邏輯裝
置(例如，12伏邏輯裝置)的步驟。一半導體基材10被遮罩(即，光阻被沉積、使用一遮罩被選擇性暴光、及使用微影程序被選擇性移除，使下伏材料之部分被剩餘光阻覆蓋，同時使下伏材料之其他部分(此處係基材)暴露)。該等暴露基材部分被蝕除而留下渠溝，接著用介電材料12填充(例如，氧化物)該等渠溝以形成隔離區域於晶圓之記憶體單元區域14中(請參閱圖1A)、於晶圓之NMOS邏輯區域16中(請參閱圖1B)及於晶圓之PMOS邏輯區域18中(請參閱圖1C)，皆展示移除該光阻後。接著，晶圓再次被遮罩，但是此次用光阻20覆蓋NMOS邏輯區域16及記憶體單元區域14，同時使PMOS邏輯區域18被暴露。接著，對經暴露PMOS邏輯區域18執行一高電壓NWEL植入，如圖2A、圖2B及圖2C中所展示。光阻20阻擋自晶圓之記憶體單元區域14及NMOS邏輯區域16進行植入。移除光阻20。接著，晶圓被遮罩成以光阻22覆蓋PMOS邏輯區域18，但是使NMOS邏輯區域16及記憶體單元區域14被暴露。對經暴露NMOS邏輯區域16及記憶體單元區域14執行高電壓PWEL植入，如圖3A、圖3B及圖3C中所展示。
光阻22移除後，一層氧化物24(FG氧化物)形成於基材10上、一層多晶矽26(FG多晶矽)形成於氧化物24上、及一層氮化物28(FG氮化物)形成於多晶矽層26上，如圖4A、圖4B及圖4C中所展示。晶圓被遮罩，留下光阻30於晶圓上，惟記憶體單元區域14中氮化物28之經暴露的所選擇位置除外。使用適當氮化物蝕刻來蝕刻經暴露氮化物28，以暴露多晶矽層26之部分，如圖5A、圖5B及5C
中所展示。使用氧化程序氧化FG多晶矽層26之經暴露部分，形成氧化物區32於FG多晶矽26上。圖6A、圖6B及圖6C展示移除光阻30後的成品結構。使用氮化物蝕刻以移除剩餘氮化物層28。使用各向異性多晶矽蝕刻以移除多晶矽層26之暴露部分，留下記憶體單元區域14中之在氧化物區32下方的多晶矽26之區塊(其將構成記憶體單元之浮閘)，如圖7A、圖7B及圖7C中所展示。
一氧化物層34形成於結構上方。額外遮罩及植入步驟後(邏輯NWEL、IO NWEL、邏輯PWEL、IO PWEL、LLVOX及LVOX)，一層多晶矽沉積於晶圓上方。結構被遮罩而使該多晶矽層之部分被暴光，接著，藉由多晶矽蝕刻予以移除。該多晶矽層之剩餘部分構成記憶體單元區域14中的控制閘36a、NMOS邏輯區域16中的邏輯閘36b、及PMOS邏輯區域18中的邏輯閘36c。圖8A、圖8B及圖8C中展示成品結構(已移除光阻後)。結構再次被遮罩，使僅記憶體單元區域的成對之相鄰浮閘多晶矽區塊26之間的部分為光阻38所暴露。執行植入以形成源極區域40於基材的浮閘多晶矽區塊36a之間的部分中，如圖9A、圖9B及圖9C中所展示。
移除光阻38後及額外遮罩及植入步驟(邏輯NLDD、IO NLDD、邏輯PLDD及IO PLDD)後，晶圓再次被遮罩，使PMOS邏輯區域18及記憶體單元區域14被光阻覆蓋，但是使NMOS邏輯區域16被暴露。接著，對NMOS邏輯區域16執行LDD植入。移除光阻。晶圓再次被遮罩，使NMOS邏輯區域16及記憶體單元區域14被光阻覆蓋，但是使PMOS邏輯區域18被暴露。接著，對PMOS邏輯區域
18執行LDD植入。移除光阻後，該晶圓被遮罩成以光阻覆蓋結構之部分，但是使NMOS邏輯區域16暴露，並使相鄰於控制閘多晶矽區塊36a的記憶體單元區域14之部分被暴露。使用N+植入以形成源極區域44及汲極區域45於NMOS邏輯區域16中，以及形成汲極區域46於記憶體單元區域14中。移除光阻。晶圓被遮罩而僅使PMOS邏輯區域18為光阻所暴露，並使用P+植入以形成源極區域48及汲極區域49於PMOS邏輯區域18中。
移除光阻。程序繼續進行形成絕緣間隔物50、矽化物層52於多晶矽區塊36a、36b及36c及所有源極/汲極區域上，以及形成絕緣層54至57，如圖10A、圖10B及圖10C中所展示。此後端處理包括至少兩個以上遮罩步驟：矽化物阻擋，以限制矽化物形成；及後端處理，以建立穿過記憶體單元區域中之汲極區域上方及邏輯裝置區域中之源極/汲極區域上方之絕緣的接觸件58。
上述技術在相同於高電壓NMOS邏輯裝置(各具有一邏輯閘36b、源極44及汲極45)及高電壓PMOS邏輯裝置(各具有一邏輯閘36c、源極48及汲極49)的基材上生產非揮發性記憶體單元(各具有一源極40、汲極46、浮閘26、控制閘36a)。希望降低製造記憶體單元及邏輯裝置之複雜度及成本，包括減少遮罩步驟的使用數目。
藉由一種形成一記憶體裝置之方法解決前述之問題及需求，該方法包括：
提供一半導體基材，其具有一記憶體區域、一第一邏輯區域及一第二邏輯區域；形成一對相隔開之浮閘於該記憶體區域中；形成一對控制閘於該記憶體區域中，其中各控制閘具有一第一部分及一第二部分，該第一部分相鄰於該等浮閘之一者，該第二部分向上延伸且延伸於該等浮閘之一者上方；形成一第一邏輯閘於該第一邏輯區域中；形成一第二邏輯閘於該第二邏輯區域中；形成一第一光阻，該第一光阻覆蓋該第二邏輯區域及相鄰於該記憶體區域中之該等控制閘的該基材之部分，但未覆蓋該第一邏輯區域且未覆蓋該對浮閘之間的該基材之一部分；執行一第一植入，該第一植入：形成一源極區域於介於該對浮閘之間的該基材中；形成一源極區域於相鄰於該第一邏輯閘之一第一側的該基材中；及形成一汲極區域於相鄰於該第一邏輯閘之一第二側的該基材中，該第二側與該第一邏輯閘之該第一側相對；移除該第一光阻；形成一第二光阻，該第二光阻覆蓋該第一邏輯區域及該記憶體區域，但未覆蓋該第二邏輯區域；執行一第二植入，該第二植入：形成一源極區域於相鄰於該第二邏輯閘之一第一側的該基材中；及形成一汲極區域於相鄰於該第二邏輯閘之一第二側的該基材中，該第二側與該第二邏輯閘之該第一側相對；移除該第二光阻；
形成一第三光阻，該第三光阻覆蓋該第二邏輯區域，但未覆蓋該記憶體區域且未覆蓋該第一邏輯區域；執行一第三植入，該第三植入形成汲極區域於相鄰於該等控制閘的該基材中；移除該第三光阻。
本發明的其他目的與特徵將藉由檢視說明書、申請專利範圍、及隨附圖式而變得顯而易見。
10‧‧‧半導體基材
12‧‧‧介電材料
14‧‧‧記憶體單元區域
16‧‧‧NMOS邏輯區域
18‧‧‧PMOS邏輯區域
20‧‧‧光阻
22‧‧‧光阻
24‧‧‧氧化物(FG氧化物)
26‧‧‧多晶矽(FG多晶矽)；多晶矽層；FG多晶矽層；浮閘多晶矽區塊
28‧‧‧氮化物(FG氮化物)；氮化物層
30‧‧‧光阻
32‧‧‧氧化物區
34‧‧‧氧化物層
36a‧‧‧控制閘；控制閘多晶矽區塊；浮閘多晶矽區塊
36b‧‧‧多晶矽區塊；邏輯閘
36c‧‧‧多晶矽區塊；邏輯閘
38‧‧‧光阻
40‧‧‧源極區域；源極
44‧‧‧源極區域；源極
45‧‧‧汲極區域；汲極
46‧‧‧汲極區域；汲極
48‧‧‧源極區域；源極
49‧‧‧汲極區域；汲極
50‧‧‧絕緣間隔物
52‧‧‧矽化物層
54‧‧‧絕緣層
55‧‧‧絕緣層
56‧‧‧絕緣層
57‧‧‧絕緣層
58‧‧‧接觸件
60‧‧‧半導體基材
62‧‧‧介電材料
64‧‧‧記憶體單元區域
66‧‧‧NMOS邏輯區域
68‧‧‧PMOS邏輯區域
70‧‧‧光阻
72‧‧‧氧化物(FG氧化物)
74‧‧‧多晶矽(FG多晶矽)；多晶矽層；浮閘多晶矽區塊；記憶體單元區域
76‧‧‧氮化物(FG氮化物)；氮化物層
78‧‧‧光阻
80‧‧‧氧化物區
82‧‧‧光阻
84‧‧‧氧化物層
86a‧‧‧控制閘；多晶矽區塊
86b‧‧‧邏輯閘；多晶矽區塊
86c‧‧‧邏輯閘；多晶矽區塊
87‧‧‧光阻
88‧‧‧源極區域
90‧‧‧源極區域
91‧‧‧汲極區域
92‧‧‧光阻
94‧‧‧源極區域
95‧‧‧汲極區域
96‧‧‧光阻
98‧‧‧光阻
100‧‧‧絕緣間隔物
101‧‧‧汲極區域
102‧‧‧矽化物層
104‧‧‧絕緣層
105‧‧‧絕緣層
106‧‧‧絕緣層
107‧‧‧絕緣層
108‧‧‧接觸孔
圖1A至圖10A係繪示用於形成記憶體單元於晶圓之一記憶體單元區域中之習知步驟的側截面圖。
圖1B至圖10B係繪示用於形成一邏輯裝置於晶圓之一NMOS邏輯區域中之習知步驟的側截面圖。
圖1C至圖10C係繪示用於形成一邏輯裝置於晶圓之一PMOS邏輯區域中之習知步驟的側截面圖。
圖11A至圖23A係繪示用於形成記憶體單元於晶圓之一記憶體單元區域中之步驟的側截面圖。
圖11B至圖23B係繪示用於形成一邏輯裝置於晶圓之一NMOS邏輯區域中之步驟的側截面圖。
圖11C至圖23C係繪示用於形成一邏輯裝置於晶圓之一PMOS邏輯區域中之步驟的側截面圖。
經發現，藉由降低邏輯裝置上的操作電壓(即，自12伏降低至5伏)，可達成顯著降低製造記憶體單元及邏輯裝置之複雜度及成本。事實上，可顯著減少遮罩步驟數目。
圖11A至圖23A、圖11B至圖23B及圖11C至圖23C展示根據本發明之在相同於分離閘型記憶體單元的晶圓(基材)上形成高電壓邏輯裝置(例如，5伏邏輯裝置)的步驟。一半導體基材60被遮罩(即，光阻被沉積、使用一遮罩被選擇性光露、及使用微影程序被選擇性移除，使下伏材料之部分被剩餘光阻覆蓋，同時使下伏材料之其他部分(此處係基材)暴露)。該等暴露基材部分被蝕除而留下渠溝，接著用介電材料62填充(例如，氧化物)該等渠溝以形成隔離區域於晶圓之記憶體單元區域64中(請參閱圖11A)，於晶圓之NMOS邏輯區域66中(請參閱圖11B)及於晶圓之PMOS邏輯區域68中(請參閱圖11C)。移除光阻後，晶圓再次被遮罩，但是此次用光阻70覆蓋PMOS邏輯區域68，但是使記憶體單元區域64及NMOS邏輯區域66被暴露。接著，對經暴露記憶體單元區域64及NMOS邏輯區域66執行5V PWEL植入(例如，以在記憶體單元區域64及NMOS邏輯區域66中形成P井於N型基材中)，如圖12A、圖12B及圖12C中所展示。光阻阻擋自晶圓之PMOS邏輯區域68進行植入。
光阻70移除後，一層氧化物72(FG氧化物)形成於晶圓上、一層多晶矽74(FG多晶矽)形成於氧化物72上、及一層氮化物76(FG氮化物)形成於多晶矽層74上，如圖13A、圖13B及圖13C中所展示。晶圓被遮罩，留下光阻78於晶圓上，惟記憶體單元區域64
中氮化物76之經暴露的所選擇部分除外。使用適當氮化物蝕刻來蝕刻經暴露氮化物76，以暴露多晶矽層74之部分，如圖14A、圖14B及14C中所展示。使用氧化程序氧化多晶矽層74之經暴露部分，形成氧化物區80於FG多晶矽上。圖15A、圖15B及圖15C展示移除光阻78後的成品結構。使用氮化物蝕刻以移除剩餘氮化物層76。使用各向異性多晶矽蝕刻以移除多晶矽層74，惟於記憶體單元區域74中在氧化物區80下方的部分除外，留下多晶矽64之區塊(其將構成記憶體單元之浮閘)，如圖16A、圖16B及圖16C中所展示。
接著，晶圓被遮罩成以光阻82覆蓋NMOS邏輯區域66及記憶體單元區域(惟相鄰FG多晶矽區塊之間之區除外)。在留下之為光阻82所暴露的彼等區之間執行植入(5V PMOS/PH)，如圖17A、圖17B及圖17C中所展示。移除光阻82後，一氧化物層84形成於結構及晶圓上。額外遮罩及植入步驟後(用於邏輯NMOS的核心PWEL及用於開放核心氧化物區域的LVOX)，一層多晶矽沉積於晶圓上方。結構被遮罩而使該多晶矽層之部分被暴光，接著，藉由多晶矽蝕刻予以移除。該多晶矽層之剩餘部分分別構成記憶體單元區域64中的控制閘86a，及NMOS邏輯區域66與PMOS邏輯區域68中的邏輯閘86b與86c。圖18A、圖18B及圖18C中展示成品結構(已移除光阻後)。
額外遮罩及植入步驟後(用於邏輯NMOS及LDD的核心NLDD)，結構再次被遮罩，僅留下NMOS區域66及於記憶體單元區域64中為光阻87所暴露的相鄰浮閘多晶矽區塊74之間之彼等區，後續接著5V NLDD植入以在記憶體單元區域64中形成源極區域88
於介於浮閘多晶矽區塊74之間的基材之部分中及形成源極區域90及汲極區域91於NMOS邏輯區域66中，如圖19A、圖19B及圖19C中所展示。光阻87移除後，及額外遮罩及植入步驟後(核心PLDD)，結構被遮罩以僅使PMOS邏輯區域68自光阻92暴露。後續接著5V PLLD PH植入以形成源極區域94及汲極區域95於PMOS邏輯區域68中，如圖20A、圖20B及圖20C中所展示。NLDD植入及PLLD植入之用途係減緩熱載子注入(HCI)損壞效應並且使有效通道長度縮短。
移除光阻92後，結構被遮罩成以光阻96覆蓋PMOS邏輯區域66，其後續接著植入(NNΠ-N+)以增強源極區域88並且形成汲極區域101於記憶體單元區域64中，及增強NMOS邏輯區域66中的源極區域90及汲極區域91，如圖21A、圖21B及圖21C中所展示。光阻96移除後，用光阻98遮罩晶圓(惟PMOS邏輯區域68除外)，及使用P+植入以增強PMOS邏輯區域68中的源極區域94及汲極區域95，如圖22A、圖22B及圖22C中所繪示。
程序繼續進行形成絕緣間隔物100(例如，藉由氧化物沉積及蝕刻)、矽化物層102於多晶矽區塊86a、86b及86c及所有源極/汲極區域上，以及形成絕緣層104至107，如圖23A、圖23B及圖23C中所展示。此後端處理包括至少兩個以上遮罩步驟：矽化物阻擋，以限制矽化物形成；及後端處理，用於蝕刻穿過絕緣層104至107，以建立穿過記憶體單元區域中之汲極區域上方及邏輯裝置區域中之源極/汲極區域上方之絕緣的接觸孔108)。
藉由形成依低於先前技術之電壓(例如，12伏)之電壓(例如，5伏)操作的高電壓邏輯裝置，允許與記憶體單元區域共用某些先前無法共用的邏輯區域植入。在形成記憶體單元及邏輯裝置於相同晶圓上時，這些不同的共用配置允許將遮罩步驟數目自22減少至15。
應了解，本發明不受限於本文上述提及與描述的(多個)實施例，而是涵蓋屬於隨附申請專利範圍之範疇內的任何及所有變化例。例如，本文中對本發明的引述並非意欲用以限制任何申請專利範圍或申請專利範圍術語之範疇，而僅是用以對可由申請專利範圍中一或多項所涵蓋的一或多種技術特徵作出引述。上文描述之材料、程序及數值實例僅為例示性，且不應視為對申請專利範圍之限制。再者，如申請專利範圍及說明書所明示者，並非所有方法之步驟都需以繪示或主張權利範圍者的確切順序執行。此外，運用N類型基材及P井形成於記憶體單元區域及NMOS邏輯區域中來闡釋上述方法。然而，可使用P型基材，在此情況中，N井可形成於PMOS邏輯區域中。最後，單一材料層可形成為多個具有同樣或類似材料之層，且反之亦然。
應注意的是，如本文中所使用，「在...上方(over)」及「在...之上(on)」之用語皆含括性地包括「直接在...之上(directly on)」(無居中的材料、元件或間隔設置於其間)及「間接在...之上(indirectly on)」(有居中的材料、元件或間隔設置於其間)。同樣地，「相鄰的(adjacent)」一詞包括了「直接相鄰的」(無居中的材料、元件或間隔設置於其間)及「間接相鄰的」(有居中的材料、元件或間隔設置於其間)的含意，「安裝於(mounted to)」一詞則包括了「直接安裝於」(無居中的材料、元件
或間隔設置於其間)及「間接安裝於」(有居中的材料、元件或間隔設置於其間)的含意，以及「電性耦合(electrically coupled)」一詞則包括了「直接電性耦合」(無居中的材料或元件於其間將各元件電性相連接)及「間接電性耦合」(有居中的材料或元件於其間將各元件電性相連接)的含意。舉例而言，「在基材上方(over a substrate)」形成元件可包括直接在基材上形成元件而其間無居中的材料/元件存在，以及間接在基材上形成元件而其間有一或多個居中的材料/元件存在。
60‧‧‧半導體基材
64‧‧‧記憶體單元區域
74‧‧‧多晶矽(FG多晶矽)；多晶矽層；浮閘多晶矽區塊；記憶體單元區域
86a‧‧‧控制閘；多晶矽區塊
88‧‧‧源極區域
100‧‧‧絕緣間隔物
101‧‧‧汲極區域
102‧‧‧矽化物層
104‧‧‧絕緣層
105‧‧‧絕緣層
106‧‧‧絕緣層
107‧‧‧絕緣層
108‧‧‧接觸孔
Claims (11)
- 一種形成一記憶體裝置之方法，其包含：提供一半導體基材，其具有一記憶體區域、一第一邏輯區域及一第二邏輯區域；形成一對相隔開之浮閘於該記憶體區域中；形成一對控制閘於該記憶體區域中，其中各控制閘具有一第一部分及一第二部分，該第一部分相鄰於該等浮閘之一者，該第二部分向上延伸且延伸於該等浮閘之一者上方；形成一第一邏輯閘於該第一邏輯區域中；形成一第二邏輯閘於該第二邏輯區域中；形成一第一光阻，該第一光阻覆蓋該第二邏輯區域及相鄰於該記憶體區域中之該等控制閘的該基材之部分，但未覆蓋該第一邏輯區域且未覆蓋該對浮閘之間的該基材之一部分；執行一第一植入，該第一植入：形成一源極區域於介於該對浮閘之間的該基材中；形成一源極區域於相鄰於該第一邏輯閘之一第一側的該基材中；及形成一汲極區域於相鄰於該第一邏輯閘之一第二側的該基材中，該第二側與該第一邏輯閘之該第一側相對；移除該第一光阻；形成一第二光阻，該第二光阻覆蓋該第一邏輯區域及該記憶體區域，但未覆蓋該第二邏輯區域；執行一第二植入，該第二植入：形成一源極區域於相鄰於該第二邏輯閘之一第一側的該基材中；及形成一汲極區域於相鄰於該第二邏 輯閘之一第二側的該基材中，該第二側與該第二邏輯閘之該第一側相對；移除該第二光阻；形成一第三光阻，該第三光阻覆蓋該第二邏輯區域，但未覆蓋該記憶體區域且未覆蓋該第一邏輯區域；執行一第三植入，該第三植入形成汲極區域於相鄰於該等控制閘的該基材中；移除該第三光阻。
- 如請求項1之方法，其進一步包含：形成一第四光阻，該第四光阻覆蓋該第一邏輯區域及該記憶體區域，但未覆蓋該第二邏輯區域；執行一第四植入，該第四植入增強於該基材中相鄰於該第二邏輯閘之該第一側的該源極區域，及增強於該基材中相鄰於該第二邏輯閘之該第二側的該汲極區域。
- 如請求項2之方法，其中該第三植入：增強該記憶體區域中的該源極區域；增強相鄰於該第一邏輯閘的該源極區域及該汲極區域。
- 如請求項2之方法，其中：其中該第一植入導致該基材之摻雜低於該第三植入之摻雜；其中該第二植入導致該基材之摻雜低於該第四植入之摻雜。
- 如請求項2之方法，其中該基材係N類型，該方法進一步包含：形成一第五光阻，該第五光阻覆蓋該第二邏輯區域，但未覆蓋該記憶體單元區域或該第一邏輯區域； 執行一第五植入，該第五植入：形成一第一P井於該記憶體單元區域中之該基材中；及形成一第二P井於該第一邏輯區域中之該基材中。
- 如請求項5之方法，其中：該第一植入係一N型植入；該第二植入係一P型植入；該第三植入係一N+型植入；以及該第四植入係一P+型植入。
- 如請求項2之方法，其中該基材係P類型，該方法進一步包含：形成一第五光阻，該第五光阻覆蓋該記憶體單元區域及該第一邏輯區域，但未覆蓋該第二邏輯區域；執行一第五植入，該第五植入形成一N井於該第二邏輯區域中之該基材中。
- 如請求項7之方法，其中：該第一植入係一N型植入；該第二植入係一P型植入；該第三植入係一N+型植入；以及該第四植入係一P+型植入。
- 如請求項1之方法，其進一步包含：形成絕緣於該記憶體區域、該第一邏輯區域及該第二邏輯區域上； 移除該絕緣之所選擇部分以形成：第一接觸孔，該等第一接觸孔延伸穿過該絕緣至該記憶體區域中的該等汲極區域；第二接觸孔，該等第二接觸孔延伸穿過該絕緣至該第一邏輯區域中的該等源極及汲極區域；及第三接觸孔，該等第三接觸孔延伸穿過該絕緣至該第二邏輯區域中的該等源極及汲極區域。
- 如請求項1之方法，其進一步包含：形成矽化物於該等控制閘之上表面上、於該第一邏輯閘之一上表面上及於該第二邏輯閘之一上表面上。
- 如請求項1之方法，其進一步包含：形成矽化物於該基材之表面部分上於相鄰於該第一邏輯閘之該第一側的該源極區域上方、相鄰於該第一邏輯閘之該第二側的該汲極區域上方、相鄰於該第二邏輯閘之該第一側的該源極區域上方、相鄰於該第二邏輯閘之該第二側的該汲極區域上方、及相鄰於該等控制閘的該等汲極區域上方。
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070063251A1 (en) * | 2005-09-22 | 2007-03-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor product including logic, non-volatile memory and volatile memory devices and method for fabrication thereof |
| US7235476B2 (en) * | 2004-11-08 | 2007-06-26 | Fujitsu Limited | Semiconductor device and manufacturing method of the same |
| US20080050875A1 (en) * | 2006-08-25 | 2008-02-28 | Jung-Ho Moon | Methods of fabricating embedded flash memory devices |
| US20130171814A1 (en) * | 2011-12-28 | 2013-07-04 | Fujitsu Semiconductor Limited | Method of manufacturing semiconductor device |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5029130A (en) | 1990-01-22 | 1991-07-02 | Silicon Storage Technology, Inc. | Single transistor non-valatile electrically alterable semiconductor memory device |
| JP3586072B2 (ja) | 1997-07-10 | 2004-11-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| DE69942862D1 (de) * | 1999-12-06 | 2010-11-25 | St Microelectronics Srl | Herstellungsverfahren für nicht-flüchtige Schwebegatespeicherzellen und Kontrollschaltkreis |
| US6541324B1 (en) * | 2001-11-02 | 2003-04-01 | Silicon Storage Technology, Inc. | Method of forming a semiconductor array of floating gate memory cells having strap regions and a peripheral logic device region |
| US6962852B2 (en) * | 2003-03-19 | 2005-11-08 | Promos Technologies Inc. | Nonvolatile memories and methods of fabrication |
| US6902975B2 (en) * | 2003-10-15 | 2005-06-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Non-volatile memory technology compatible with 1T-RAM process |
| JP4521597B2 (ja) * | 2004-02-10 | 2010-08-11 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置およびその製造方法 |
| JP4748705B2 (ja) * | 2004-07-06 | 2011-08-17 | 三洋電機株式会社 | 半導体装置の製造方法 |
| US7652318B2 (en) * | 2006-11-03 | 2010-01-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Split-gate memory cells and fabrication methods thereof |
| JP5898294B2 (ja) * | 2009-01-15 | 2016-04-06 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP5693380B2 (ja) * | 2011-05-30 | 2015-04-01 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7235476B2 (en) * | 2004-11-08 | 2007-06-26 | Fujitsu Limited | Semiconductor device and manufacturing method of the same |
| US20070063251A1 (en) * | 2005-09-22 | 2007-03-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor product including logic, non-volatile memory and volatile memory devices and method for fabrication thereof |
| US20080050875A1 (en) * | 2006-08-25 | 2008-02-28 | Jung-Ho Moon | Methods of fabricating embedded flash memory devices |
| US20130171814A1 (en) * | 2011-12-28 | 2013-07-04 | Fujitsu Semiconductor Limited | Method of manufacturing semiconductor device |
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