KR101836060B1 - 5볼트 로직 디바이스들과 함께 분리형 게이트 메모리 셀들을 형성하는 방법 - Google Patents
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Abstract
메모리 영역(플로팅 및 제어 게이트들을 가짐), 제1 로직 영역(제1 로직 게이트들을 가짐), 및 제2 로직 영역(제2 로직 게이트들을 가짐)을 갖는 반도체 기판 상에 메모리 디바이스를 형성하는 방법이 기술된다. 제1 주입은 메모리 영역 내의 플로팅 게이트들에 인접한 소스 영역들, 및 제1 로직 영역 내의 제1 로직 게이트들에 인접한 소스 및 드레인 영역들을 형성한다. 제2 주입은 제2 로직 영역 내의 제2 로직 게이트들에 인접한 소스 및 드레인 영역들을 형성한다. 제3 주입은 메모리 영역 내의 제어 게이트들에 인접한 드레인 영역들을 형성하고, 메모리 영역 내의 소스 영역 및 제1 로직 영역 내의 소스/드레인 영역들을 향상시킨다. 제4 주입은 제2 로직 영역 내의 소스/드레인 영역들을 향상시킨다.
Description
관련 출원
본 출원은 2015년 6월 8일자로 출원되고 본 명세서에 참고로 포함된 미국 가출원 제62/172,319호의 이익을 주장한다.
기술분야
본 발명은 비휘발성 메모리 셀들에 관한 것이고, 더 구체적으로는, 로직 디바이스들과 동일한 웨이퍼 상에 그러한 셀들을 형성하는 방법에 관한 것이다.
분리형 게이트 타입 메모리 셀 어레이들은 공지되어 있다. 예를 들어, 모든 목적을 위해 본 명세서에 참고로 포함되는 미국 특허 제5,029,130호는 분리형 게이트 메모리 셀 및 그의 형성을 개시하며, 그의 형성은 채널 영역이 사이에 있는 소스 및 드레인 영역들을 기판에 형성하는 것을 포함한다. 플로팅 게이트는 채널 영역의 하나의 부분 위에 배치되어 그의 전도성을 제어하고, 제어 게이트는 채널 영역의 다른 부분 위에 배치되어 그의 전도성을 제어한다. 제어 게이트는 플로팅 게이트 위로 그리고 그 위에서 연장된다.
분리형 게이트 메모리 셀 어레이와 동일한 웨이퍼(기판) 상에 고전압 로직 디바이스들을 형성하는 것이 또한 공지되어 있다. 도 1a 내지 도 10a, 도 1b 내지 도 10b, 및 도 1c 내지 도 10c는 분리형 게이트 메모리 셀들과 같은 동일한 웨이퍼 상에 고전압 로직 디바이스들(예컨대, 12볼트 로직 디바이스들)을 형성하는 데 있어서의 단계들을 도시한다. 반도체 기판(10)이 마스킹된다(즉, 포토레지스트가 증착되고, 마스크를 사용하여 선택적으로 노출되고, 포토리소그래피 공정을 이용하여 선택적으로 제거되어, 하부 재료(여기서는 기판)의 다른 부분들을 노출된 상태로 남기면서 포토레지스트를 유지시킴으로써 하부 재료의 부분들을 커버된 상태로 남긴다). 노출된 기판 부분들은 에칭되어 트렌치들을 남기고, 트렌치들은 이어서 웨이퍼의 메모리 셀 영역(14)(도 1a 참조)에, 웨이퍼의 NMOS 로직 영역(16)(도 1b 참조)에, 그리고 웨이퍼의 PMOS 로직 영역(18)(도 1c 참조)에 분리 영역들을 형성하도록 유전체 재료(12)(예컨대, 산화물)로 충전되는데, 이들은 모두가 포토레지스트가 제거된 후에 보여진다. 이어서, 웨이퍼가 다시 마스킹되지만, 이번에는 PMOS 로직 영역(18)을 노출된 상태로 남기면서 포토레지스트(20)로 NMOS 로직 및 메모리 셀 영역들(16, 14)을 커버한다. 이어서, 도 2a, 도 2b, 및 도 2c에 도시된 바와 같이, 고전압 NWEL 주입이 노출된 PMOS 로직 영역(18) 상에서 수행된다. 포토레지스트(20)는 웨이퍼의 메모리 셀 및 NMOS 로직 영역들(14, 16)로부터의 주입을 차단한다. 포토레지스트(20)가 제거된다. 이어서, 웨이퍼는 포토레지스트(22)로 PMOS 로직 영역(18)을 커버하도록 마스킹되지만, NMOS 로직 및 메모리 셀 영역들(16, 14)을 노출된 상태로 남긴다. 도 3a, 도 3b, 및 도 3c에 도시된 바와 같이, 고전압 PWEL 주입이 노출된 NMOS 로직 및 메모리 셀 영역들(16, 14) 상에서 수행된다.
도 4a, 도 4b, 및 도 4c에 도시된 바와 같이, 포토레지스트(22)가 제거된 후, 산화물(FG 산화물)의 층(24)이 기판(10) 상에 형성되고, 폴리실리콘(FG 폴리)의 층(26)이 산화물(24) 상에 형성되고, 질화물(FG 질화물)의 층(28)이 폴리 층(24) 상에 형성된다. 웨이퍼가 마스킹되어, 메모리 셀 영역(14) 내에 노출된 상태로 남겨진 질화물(28)의 선택된 위치들 상을 제외한 웨이퍼 상에 포토레지스트(30)를 남긴다. 도 5a, 도 5b, 및 도 5c에 도시된 바와 같이, 노출된 질화물(28)이 적절한 질화물 에칭을 이용하여 에칭되어, 폴리 층(26)의 부분들을 노출시킨다. FG 폴리 층(26)의 노출된 부분들은 산화물 공정을 이용하여 산화되어, FG 폴리(26) 상에 산화물 영역들(32)을 형성한다. 도 6a, 도 6b, 및 도 6c는 포토레지스트(30)가 제거된 후의 생성된 구조물을 도시한다. 질화물 에칭을 이용하여 남아있는 질화물 층(28)을 제거한다. 도 7a, 도 7b, 및 도 7c에 도시된 바와 같이, 이방성 폴리 에칭을 이용하여 폴리 층(26)의 노출된 부분들을 제거하여, 메모리 셀 영역(14) 내의 산화물 영역들(32) 밑에 폴리실리콘의 블록들(26)을 남긴다(이는 메모리 셀들의 플로팅 게이트들을 구성할 것이다).
산화물 층(34)이 구조물 위에 형성된다. 추가적인 마스킹 및 주입 단계들(로직 NWEL, IO NWEL, 로직 PWEL, IO PWEL, LLVOX 및 LVOX) 이후, 폴리실리콘의 층이 웨이퍼 위에 증착된다. 구조물이 마스킹되어, 폴리 층의 부분들을 노출된 상태로 남기는데, 이 부분들은 이어서 폴리 에칭에 의해 제거된다. 폴리 층의 남은 부분들은 메모리 셀 영역(14)에서의 제어 게이트들(36a), NMOS 로직 영역(16)에서의 로직 게이트(36b), 및 PMOS 로직 영역(18)에서의 로직 게이트(36c)를 구성한다. (포토레지스트가 제거된 후의) 생성된 구조물이 도 8a, 도 8b, 및 도 8c에 도시되어 있다. 구조물이 다시 마스킹되어, 인접한 플로팅 게이트 폴리 블록들(26)의 쌍들 사이의 메모리 셀 영역의 부분들만을 포토레지스트(38)에 의해 노출된 상태로 남긴다. 도 9a, 도 9b, 및 도 9c에 도시된 바와 같이, 주입이 수행되어, 플로팅 게이트 폴리 블록들(36a) 사이의 기판의 부분들에 소스 영역들(40)을 형성한다.
포토레지스트(38)가 제거된 후, 그리고 추가적인 마스킹 및 주입 단계들(로직 NLDD, IO NLDD, 로직 PLDD, 및 IO PLDD) 이후, 웨이퍼가 다시 마스킹되어, PMOS 로직 및 메모리 셀 영역들(18, 14)을 포토레지스트에 의해 커버된 상태로 남기지만, NMOS 로직 영역(16)은 노출된 상태로 남긴다. 이어서, LDD 주입이 NMOS 로직 영역(16) 상에서 수행된다. 포토레지스트가 제거된다. 웨이퍼가 다시 마스킹되어, NMOS 로직 및 메모리 셀 영역들(16, 14)을 포토레지스트에 의해 커버된 상태로 남기지만, PMOS 로직 영역(18)은 노출된 상태로 남긴다. 이어서, LDD 주입이 PMOS 로직 영역(18) 상에서 수행된다. 포토레지스트 제거 후, 웨이퍼가 마스킹되어, 포토레지스트로 구조물의 부분들을 커버하지만, NMOS 로직 영역(16)을 노출된 상태로 남기고, 제어 게이트 폴리 블록들(36a)에 인접한 메모리 셀 영역(16)의 그들 부분들을 노출된 상태로 남긴다. N+ 주입을 이용하여, NMOS 로직 영역(16)에 소스/드레인 영역들(44, 45)을 그리고 메모리 셀 영역(14)에 드레인 영역들(46)을 형성한다. 포토레지스트가 제거된다. 웨이퍼가 마스킹되어, PMOS 로직 영역(18)만을 포토레지스트에 의해 노출된 상태로 남기고, P+ 주입을 이용하여 PMOS 로직 영역(18)에 소스/드레인 영역들(48, 49)을 형성한다.
포토레지스트가 제거된다. 도 10a, 도 10b, 및 도 10c에 도시된 바와 같이, 절연 스페이서들(50), 폴리 블록들(36a, 36b, 36c) 상의 그리고 모든 소스/드레인 영역들 상의 실리사이드 층들(52), 및 절연 층들(54 내지 57)을 형성하는 것에 의해 공정이 계속된다. 이러한 백엔드 프로세싱은 적어도 2개 이상의 마스킹 단계들(실리사이드 형성을 제한하는 실리사이드 블로킹, 및 메모리 셀 영역 내의 드레인 영역들 위의 그리고 로직 디바이스 영역들 내의 소스/드레인 영역들 위의 절연부를 관통해서 콘택트들(58)을 생성하는 백엔드 프로세싱)을 포함한다.
상기의 기법은 고전압 NMOS 로직 디바이스들(각각이 로직 게이트(36b), 소스(44), 및 드레인(45)을 가짐) 및 고전압 PMOS 로직 디바이스들(각각이 로직 게이트(36c), 소스(48), 및 드레인(49)을 가짐)과 동일한 기판 상에 비휘발성 메모리 셀들(각각이 소스(40), 드레인(46), 플로팅 게이트(26), 및 제어 게이트(36a)를 가짐)을 생성한다. 사용되는 마스킹 단계들의 수를 비롯한, 메모리 셀들 및 로직 디바이스들을 제조하는 복잡도 및 비용을 감소시키는 것이 바람직할 것이다.
전술된 문제들 및 필요성들은 하기를 포함하는, 메모리 디바이스를 형성하는 방법에 의해 다루어진다:
메모리 영역, 제1 로직 영역, 및 제2 로직 영역을 갖는 반도체 기판을 제공하는 단계;
메모리 영역에 이격된 플로팅 게이트들의 쌍을 형성하는 단계;
메모리 영역에 제어 게이트들의 쌍을 형성하는 단계 - 각각의 제어 게이트는 플로팅 게이트들 중 하나의 플로팅 게이트에 인접한 제1 부분 및 플로팅 게이트들 중 하나의 플로팅 게이트 위로 그리고 그 위에서 연장되는 제2 부분을 가짐 -;
제1 로직 영역에 제1 로직 게이트를 형성하는 단계;
제2 로직 영역에 제2 로직 게이트를 형성하는 단계;
메모리 영역에서 제어 게이트들에 인접한 기판의 부분들 및 제2 로직 영역을 커버하지만, 플로팅 게이트들의 쌍 사이의 기판의 부분 및 제1 로직 영역은 커버하지 않는 제1 포토레지스트를 형성하는 단계;
플로팅 게이트들의 쌍 사이의 기판에 소스 영역을, 제1 로직 게이트의 제1 측부에 인접한 기판에 소스 영역을, 그리고 제1 로직 게이트의 제1 측부에 대향하는 제1 로직 게이트의 제2 측부에 인접한 기판에 드레인 영역을 형성하는 제1 주입을 수행하는 단계;
제1 포토레지스트를 제거하는 단계;
제1 로직 영역 및 메모리 영역을 커버하지만 제2 로직 영역은 커버하지 않는 제2 포토레지스트를 형성하는 단계;
제2 로직 게이트의 제1 측부에 인접한 기판에 소스 영역을, 그리고 제2 로직 게이트의 제1 측부에 대향하는 제2 로직 게이트의 제2 측부에 인접한 기판에 드레인 영역을 형성하는 제2 주입을 수행하는 단계;
제2 포토레지스트를 제거하는 단계;
제2 로직 영역을 커버하지만 메모리 영역 및 제1 로직 영역은 커버하지 않는 제3 포토레지스트를 형성하는 단계;
제어 게이트들에 인접한 기판에 드레인 영역들을 형성하는 제3 주입을 수행하는 단계; 및
제3 포토레지스트를 제거하는 단계.
본 발명의 다른 목적들 및 특징들은 명세서, 청구범위, 및 첨부된 도면의 검토에 의해 명백해질 것이다.
도 1a 내지 도 10a는 웨이퍼의 메모리 셀 영역 내에 메모리 셀들을 형성하기 위한 종래의 단계들을 도시한 측단면도들이다.
도 1b 내지 도 10b는 웨이퍼의 NMOS 로직 영역 내에 로직 디바이스를 형성하기 위한 종래의 단계들을 도시한 측단면도들이다.
도 1c 내지 도 10c는 웨이퍼의 PMOS 로직 영역 내에 로직 디바이스를 형성하기 위한 종래의 단계들을 도시한 측단면도들이다.
도 11a 내지 도 23a는 웨이퍼의 메모리 셀 영역 내에 메모리 셀들을 형성하기 위한 단계들을 도시한 측단면도들이다.
도 11b 내지 도 23b는 웨이퍼의 NMOS 로직 영역 내에 로직 디바이스를 형성하기 위한 단계들을 도시한 측단면도들이다.
도 11c 내지 도 23c는 웨이퍼의 PMOS 로직 영역 내에 로직 디바이스를 형성하기 위한 단계들을 도시한 측단면도들이다.
도 1b 내지 도 10b는 웨이퍼의 NMOS 로직 영역 내에 로직 디바이스를 형성하기 위한 종래의 단계들을 도시한 측단면도들이다.
도 1c 내지 도 10c는 웨이퍼의 PMOS 로직 영역 내에 로직 디바이스를 형성하기 위한 종래의 단계들을 도시한 측단면도들이다.
도 11a 내지 도 23a는 웨이퍼의 메모리 셀 영역 내에 메모리 셀들을 형성하기 위한 단계들을 도시한 측단면도들이다.
도 11b 내지 도 23b는 웨이퍼의 NMOS 로직 영역 내에 로직 디바이스를 형성하기 위한 단계들을 도시한 측단면도들이다.
도 11c 내지 도 23c는 웨이퍼의 PMOS 로직 영역 내에 로직 디바이스를 형성하기 위한 단계들을 도시한 측단면도들이다.
로직 디바이스들 상의 동작 전압들을 감소시킴으로써(즉, 12 볼트로부터 5볼트로), 메모리 셀들 및 로직 디바이스들을 제조하는 복잡도 및 비용에 대해 현저한 감소가 달성될 수 있다는 것을 알아냈다. 사실상, 마스킹 단계들의 수가 현저히 감소될 수 있다.
도 11a 내지 도 23a, 도 11b 내지 도 23b, 및 도 11c 내지 도 23c는 본 발명에 따른, 분리형 게이트 메모리 셀들과 같은 동일한 웨이퍼(기판) 상에 고전압 로직 디바이스들(예컨대, 5볼트 로직 디바이스들)을 형성하는 데 있어서의 단계들을 도시한다. 반도체 기판(60)이 마스킹된다(즉, 포토레지스트가 증착되고, 마스크를 사용하여 선택적으로 노출되고, 포토리소그래피 공정을 이용하여 선택적으로 제거되어, 하부 재료(여기서는 기판)의 다른 부분들을 노출된 상태로 남기면서 포토레지스트를 유지시킴으로써 하부 재료의 부분들을 커버된 상태로 남긴다). 노출된 기판 부분들은 에칭되어 트렌치들을 남기고, 트렌치들은 이어서 웨이퍼의 메모리 셀 영역(64)(도 11a 참조)에, 웨이퍼의 NMOS 로직 영역(66)(도 11b 참조)에, 그리고 웨이퍼의 PMOS 로직 영역(68)(도 11c 참조)에 분리 영역들을 형성하도록 유전체 재료(62)(예컨대, 산화물)로 충전된다. 포토레지스트가 제거된 후, 이어서, 웨이퍼가 다시 마스킹되지만, 이번에는 포토레지스트(70)로 PMOS 로직 영역(68)을 커버하게 하지만, 메모리 셀 및 NMOS 로직 영역들(64, 66)을 노출된 상태로 남긴다. 이어서, 도 12a, 도 12b, 및 도 12c에 도시된 바와 같이, 5V PWEL 주입이 (예컨대, 메모리 셀 영역(64) 및 NMOS 로직 영역(66) 내의 N 타입 기판에 P-웰들을 형성하도록) 노출된 메모리 셀 및 NMOS 로직 영역들(64, 66) 상에서 수행된다. 포토레지스트는 웨이퍼의 PMOS 로직 영역(68)으로부터의 주입을 차단한다.
도 13a, 도 13b, 및 도 13c에 도시된 바와 같이, 포토레지스트(70)가 제거된 후, 산화물(FG 산화물)의 층(72)이 웨이퍼 상에 형성되고, 폴리실리콘(FG 폴리)의 층(74)이 산화물(72) 상에 형성되고, 질화물(FG 질화물)의 층(76)이 폴리 층(74) 상에 형성된다. 웨이퍼가 마스킹되어, 메모리 셀 영역(64) 내에 노출된 상태로 남겨진 질화물(76)의 선택된 부분들 상을 제외한 웨이퍼 상에 포토레지스트(78)를 남긴다. 도 14a, 도 14b, 및 도 14c에 도시된 바와 같이, 노출된 질화물(76)이 적절한 질화물 에칭을 이용하여 에칭되어, 폴리 층(74)의 부분들을 노출시킨다. 폴리 층(74)의 노출된 부분들은 산화물 공정을 이용하여 산화되어, FG 폴리 상에 산화물 영역들(80)을 형성한다. 도 15a, 도 15b, 및 도 15c는 포토레지스트(78)가 제거된 후의 생성된 구조물을 도시한다. 질화물 에칭을 이용하여 남아있는 질화물 층(76)을 제거한다. 도 16a, 도 16b, 및 도 16c에 도시된 바와 같이, 이방성 폴리 에칭을 이용하여 메모리 셀 영역(74) 내의 산화물 영역들(80) 밑의 그들 부분들을 제외한 폴리 층(74)을 제거하여, 메모리 셀들의 플로팅 게이트들을 구성할 폴리실리콘의 블록들(74)을 남긴다.
이어서, 포토레지스트(82)로 NMOS 로직 영역(66) 및 (인접한 FG 폴리 블록들 사이의 그들 영역들을 제외한) 메모리 셀 영역을 커버하도록 웨이퍼가 마스킹된다. 도 17a, 도 17b, 및 도 17c에 도시된 바와 같이, 포토레지스트(82)에 의해 노출된 상태로 남겨진 그들 영역들에 대해 주입(5V PMOS/PH)이 수행된다. 포토레지스트(82)가 제거된 후, 산화물 층(84)이 구조물 및 웨이퍼 상에 형성된다. 추가적인 마스킹 및 주입 단계들(로직 NMOS에 대한 코어 PWEL 및 개방 코어 산화물 영역에 대한 LVOX) 이후, 폴리실리콘의 층이 웨이퍼 위에 증착된다. 구조물이 마스킹되어, 폴리 층의 부분들을 노출된 상태로 남기는데, 이 부분들은 이어서 폴리 에칭에 의해 제거된다. 폴리 층의 남은 부분들은 각각 메모리 셀 영역(64) 내의 제어 게이트들(86a) 및 NMOS 및 PMOS 로직 영역들(66, 68) 내의 로직 게이트들(86b, 86c)을 구성한다. (포토레지스트가 제거된 후의) 생성된 구조물이 도 18a, 도 18b, 및 도 18c에 도시되어 있다.
추가적인 마스킹 및 주입 단계(로직 NMOS 및 LDD에 대한 코어 NLDD) 이후, 도 19a, 도 19b 및 도 19c에 도시된 바와 같이, 구조물이 다시 마스킹되어 메모리 셀 영역(64) 내의 인접한 플로팅 게이트 폴리 블록들(74) 사이의 그들 영역들 및 NMOS 영역(66)만을 포토레지스트(87)에 의해 노출된 상태로 남기고, 이후에 5V NLDD 주입이 이어져서 메모리 셀 영역(64) 내의 플로팅 게이트 폴리 블록들(74) 사이의 기판의 부분들에 소스 영역들(88)을 형성하고 NMOS 로직 영역(66)에 소스 및 드레인 영역들(90, 91)을 형성한다. 포토레지스트(87)가 제거된 후, 그리고 추가적인 마스킹 및 주입 단계(코어 PLDD) 이후, PMOS 로직 영역(68)만을 포토레지스터(92)로부터 노출된 상태로 남기도록 구조물이 마스킹된다. 그 뒤에, 도 20a, 도 20b, 및 도 20c에 도시된 바와 같이, 5V PLLD PH 주입이 이어져서, PMOS 로직 영역(68)에 소스 및 드레인 영역들(94, 95)을 형성한다. NLDD 및 PLLD 주입들의 목적은, HCI(hot carrier injection) 손상의 영향을 완화시키고 유효 채널 길이를 더 짧게 하기 위한 것이다.
포토레지스트(92)가 제거된 후, 도 21a, 도 21b, 및 도 21c에 도시된 바와 같이, 포토레지스트(96)로 PMOS 로직 영역(66)을 커버하도록 구조물이 마스킹되고, 그 뒤에, 주입(NNII - N+)이 이어져서, 소스 영역(88)을 향상시키고 메모리 셀 영역(64)에 드레인 영역들(101)을 형성하며, NMOS 로직 영역(66) 내의 소스 및 드레인 영역들(90, 91)을 향상시킨다. 도 22a, 도 22b, 및 도 22c에 도시된 바와 같이, 포토레지스트(96)가 제거된 후, 웨이퍼가 PMOS 로직 영역(68)을 제외하고서 포토레지스트(98)로 마스킹되고, P+ 주입을 이용하여 PMOS 로직 영역(68) 내의 소스/드레인 영역들(94/95)을 향상시킨다.
도 23a, 도 23b, 및 도 23c에 도시된 바와 같이, 절연 스페이서들(100)(예컨대, 산화물 증착 및 에칭에 의함), 폴리 블록들(86a, 86b, 86c) 상의 그리고 모든 소스/드레인 영역들 상의 실리사이드 층들(102), 및 절연 층들(104 내지 107)을 형성하는 것에 의해 공정이 계속된다. 이러한 백엔드 프로세싱은 적어도 2개 이상의 마스킹 단계들(실리사이드 형성을 제한하는 실리사이드 블로킹, 및 메모리 셀 영역 내의 드레인 영역들 위의 그리고 로직 디바이스 영역들 내의 소스/드레인 영역들 위의 절연부를 관통해서 콘택트 홀들(108)을 생성하도록 절연 층들(104 내지 107)을 관통해서 에칭하기 위한 백엔드 프로세싱)을 포함한다.
종래 기술에서 행해진 것(예컨대, 12 볼트)보다 더 낮은 전압(예컨대, 5 볼트)에서 동작하는 고전압 로직 디바이스들을 형성함으로써, 이는 소정의 로직 영역 주입들이 이전에 공유될 수 없었던 메모리 셀 영역과 공유되게 한다. 이들 상이한 공유 배열물들은 동일한 웨이퍼 상에서 메모리 셀들 및 로직 디바이스들을 형성하는 데 있어서 22개로부터 15개까지의 마스킹 단계들의 감소를 허용한다.
본 발명은 전술되고 본 명세서에 예시된 실시예(들)로 제한되는 것이 아니라, 첨부된 청구범위의 범주 내에 있는 임의의 그리고 모든 변형들을 포괄한다는 것이 이해될 것이다. 예를 들어, 본 명세서에서 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범주를 제한하도록 의도되는 것이 아니라, 대신에, 청구항들 중 하나 이상에 의해 커버될 수 있는 하나 이상의 특징들에 대해 언급하는 것일 뿐이다. 전술된 재료들, 공정들, 및 수치 예들은 단지 예시적일 뿐이며, 청구범위를 제한하는 것으로 간주되어서는 안 된다. 또한, 청구범위 및 명세서로부터 자명한 바와 같이, 모든 방법 단계들이 도시된 또는 청구되는 정확한 순서로 수행될 필요가 있는 것은 아니다. 추가적으로, 상기의 방법은 메모리 셀 영역 및 NMOS 로직 영역에 형성된 N 타입 기판 및 P 웰들로 예시되어 있다. 그러나, P 타입 기판이 사용될 수 있고, 이 경우에는 PMOS 로직 영역에 N 웰이 형성될 수 있다. 마지막으로, 재료의 단일 층들이 그러한 또는 유사한 재료들의 다수의 층들로서 형성될 수 있고, 그 역도 성립한다.
본 명세서에 사용된 바와 같이, 용어들 "~ 위에" 및 "~ 상에" 양측 모두는 포괄적으로 "~ 상에 직접적으로"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)와 "~ 상에 간접적으로"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)를 포함한다는 것에 주의하여야 한다. 마찬가지로, "인접한"이라는 용어는 "직접적으로 인접한"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)과 "간접적으로 인접한"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함하고, "~에 실장되는"이라는 용어는 "~에 직접적으로 실장되는"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)과 "~에 간접적으로 실장되는"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함하고, 그리고 "전기적으로 커플링되는"이라는 용어는 "~에 전기적으로 직접적으로 커플링되는"(사이에 요소들을 전기적으로 함께 접속시키는 어떠한 중간의 재료들 또는 요소들도 없음)과 "~에 전기적으로 간접적으로 커플링되는"(사이에 요소들을 전기적으로 함께 접속시키는 중간의 재료들 또는 요소들이 있음)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간의 재료들/요소들도 사이에 두지 않고 기판 상에 직접적으로 요소를 형성하는 것뿐만 아니라 하나 이상의 중간의 재료들/요소들을 사이에 두어 기판 상에 간접적으로 요소를 형성하는 것을 포함할 수 있다.
Claims (11)
- 메모리 디바이스를 형성하는 방법으로서,
메모리 영역, 제1 로직 영역, 및 제2 로직 영역을 갖는 반도체 기판을 제공하는 단계;
상기 메모리 영역에 이격된 플로팅 게이트들의 쌍을 형성하는 단계;
상기 메모리 영역에 제어 게이트들의 쌍을 형성하는 단계 - 각각의 제어 게이트는 상기 플로팅 게이트들 중 하나의 플로팅 게이트에 인접한 제1 부분 및 상기 플로팅 게이트들 중 하나의 플로팅 게이트 위로 그리고 그 위에서 연장되는 제2 부분을 가짐 -;
상기 제1 로직 영역에 제1 로직 게이트를 형성하는 단계;
상기 제2 로직 영역에 제2 로직 게이트를 형성하는 단계;
상기 메모리 영역에서 상기 제어 게이트들에 인접한 상기 기판의 부분들 및 상기 제2 로직 영역을 커버하지만, 상기 플로팅 게이트들의 쌍 사이의 상기 기판의 부분 및 상기 제1 로직 영역은 커버하지 않는 제1 포토레지스트를 형성하는 단계;
상기 플로팅 게이트들의 쌍 사이의 상기 기판에 소스 영역을, 상기 제1 로직 게이트의 제1 측부에 인접한 상기 기판에 소스 영역을, 그리고 상기 제1 로직 게이트의 제1 측부에 대향하는 상기 제1 로직 게이트의 제2 측부에 인접한 상기 기판에 드레인 영역을 형성하는 제1 주입을 수행하는 단계;
상기 제1 포토레지스트를 제거하는 단계;
상기 제1 로직 영역 및 상기 메모리 영역을 커버하지만 상기 제2 로직 영역은 커버하지 않는 제2 포토레지스트를 형성하는 단계;
상기 제2 로직 게이트의 제1 측부에 인접한 상기 기판에 소스 영역을, 그리고 상기 제2 로직 게이트의 제1 측부에 대향하는 상기 제2 로직 게이트의 제2 측부에 인접한 상기 기판에 드레인 영역을 형성하는 제2 주입을 수행하는 단계;
상기 제2 포토레지스트를 제거하는 단계;
상기 제2 로직 영역을 커버하지만 상기 메모리 영역 및 상기 제1 로직 영역은 커버하지 않는 제3 포토레지스트를 형성하는 단계;
상기 제어 게이트들에 인접한 상기 기판에 드레인 영역들을 형성하는 제3 주입을 수행하는 단계; 및
상기 제3 포토레지스트를 제거하는 단계를 포함하는, 메모리 디바이스를 형성하는 방법. - 청구항 1에 있어서,
상기 제1 로직 영역 및 상기 메모리 영역을 커버하지만 상기 제2 로직 영역은 커버하지 않는 제4 포토레지스트를 형성하는 단계; 및
상기 제2 로직 게이트의 제1 측부에 인접한 상기 기판 내의 소스 영역을 향상시키고(enhances) 상기 제2 로직 게이트의 제2 측부에 인접한 상기 기판 내의 드레인 영역을 향상시키는 제4 주입을 수행하는 단계를 추가로 포함하는, 메모리 디바이스를 형성하는 방법. - 청구항 2에 있어서,
상기 제3 주입은 상기 메모리 영역 내의 소스 영역을 향상시키고, 상기 제1 로직 게이트에 인접한 소스 영역 및 드레인 영역을 향상시키는, 메모리 디바이스를 형성하는 방법. - 청구항 2에 있어서,
상기 제1 주입은 상기 제3 주입의 것보다 상기 기판의 더 낮은 도핑을 야기하고,
상기 제2 주입은 상기 제4 주입의 것보다 상기 기판의 더 낮은 도핑을 야기하는, 메모리 디바이스를 형성하는 방법. - 청구항 2에 있어서,
상기 기판은 N 타입이고,
상기 방법은,
상기 제2 로직 영역을 커버하지만 상기 메모리 영역 또는 상기 제1 로직 영역은 커버하지 않는 제5 포토레지스트를 형성하는 단계; 및
상기 메모리 영역 내의 상기 기판에 제1 P 웰을 그리고 상기 제1 로직 영역 내의 상기 기판에 제2 P 웰을 형성하는 제5 주입을 수행하는 단계를 추가로 포함하는, 메모리 디바이스를 형성하는 방법. - 청구항 5에 있어서,
상기 제1 주입은 N 타입 주입이고,
상기 제2 주입은 P 타입 주입이고,
상기 제3 주입은 N+ 타입 주입이고,
상기 제4 주입은 P+ 타입 주입인, 메모리 디바이스를 형성하는 방법. - 청구항 2에 있어서,
상기 기판은 P 타입이고,
상기 방법은,
상기 메모리 영역 및 상기 제1 로직 영역을 커버하지만 상기 제2 로직 영역은 커버하지 않는 제5 포토레지스트를 형성하는 단계; 및
상기 제2 로직 영역 내의 상기 기판에 N 웰을 형성하는 제5 주입을 수행하는 단계를 추가로 포함하는, 메모리 디바이스를 형성하는 방법. - 청구항 7에 있어서,
상기 제1 주입은 N 타입 주입이고,
상기 제2 주입은 P 타입 주입이고,
상기 제3 주입은 N+ 타입 주입이고,
상기 제4 주입은 P+ 타입 주입인, 메모리 디바이스를 형성하는 방법. - 청구항 1에 있어서,
상기 메모리 영역, 상기 제1 로직 영역, 및 상기 제2 로직 영역 상에 절연부를 형성하는 단계; 및
상기 절연부의 선택된 부분들을 제거하여, 상기 메모리 영역에서 상기 절연부를 관통해서 드레인 영역들까지 연장되는 제1 콘택트 홀들, 상기 제1 로직 영역에서 상기 절연부를 관통해서 소스 및 드레인 영역들까지 연장되는 제2 콘택트 홀들, 및 상기 제2 로직 영역에서 상기 절연부를 관통해서 소스 및 드레인 영역들까지 연장되는 제3 콘택트 홀들을 형성하는 단계를 추가로 포함하는, 메모리 디바이스를 형성하는 방법. - 청구항 1에 있어서,
상기 제어 게이트들의 상부 표면들 상에, 상기 제1 로직 게이트의 상부 표면 상에, 그리고 상기 제2 로직 게이트의 상부 표면 상에 실리사이드를 형성하는 단계를 추가로 포함하는, 메모리 디바이스를 형성하는 방법. - 청구항 1에 있어서,
상기 제1 로직 게이트의 제1 측부에 인접한 소스 영역, 상기 제1 로직 게이트의 제2 측부에 인접한 드레인 영역, 상기 제2 로직 게이트의 제1 측부에 인접한 소스 영역, 상기 제2 로직 게이트의 제2 측부에 인접한 드레인 영역, 및 상기 제어 게이트들에 인접한 드레인 영역들 위에서 상기 기판의 표면 부분들 상에 실리사이드를 형성하는 단계를 추가로 포함하는, 메모리 디바이스를 형성하는 방법.
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