KR101941829B1 - 집적된 하이-k 금속 게이트를 갖는 비휘발성 분리형 게이트 메모리 셀들 및 그를 제조하는 방법 - Google Patents

집적된 하이-k 금속 게이트를 갖는 비휘발성 분리형 게이트 메모리 셀들 및 그를 제조하는 방법 Download PDF

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Abstract

반도체 기판 위에 있으면서 그로부터 절연되는 폴리실리콘 층을 형성하는 단계, 폴리실리콘 층 위에 있으면서 그로부터 절연되는 전도성 제어 게이트들의 쌍을 형성하는 단계, 제어 게이트들의 내부 및 외부 측면 표면들을 따라서 연장되는 제1 및 제2 절연 층들을 형성하는 단계, 제어 게이트들의 외부 측면 표면들에 인접한 폴리실리콘 층의 부분들을 제거하는 단계, 구조물 상에 HKMG 층을 형성하고 제어 게이트들 사이의 그의 부분들을 제거하는 단계, 제어 게이트들의 내부 측면 표면들에 인접한 폴리실리콘 층의 일부분을 제거하는 단계, 제어 게이트들의 내부 측면 표면들에 인접한 기판에 소스 영역을 형성하는 단계, 소스 영역 위에 있으면서 그로부터 절연되는 전도성 소거 게이트를 형성하는 단계, 제어 게이트들에 횡방향으로 인접한 전도성 워드 라인 게이트들을 형성하는 단계, 및 워드 라인 게이트들에 인접한 기판에 드레인 영역들을 형성하는 단계를 포함하는, 메모리 셀들의 쌍을 형성하는 방법이 개시된다.

Description

집적된 하이-K 금속 게이트를 갖는 비휘발성 분리형 게이트 메모리 셀들 및 그를 제조하는 방법
관련 출원
본 출원은 2015년 10월 1일자로 출원되고 본 명세서에 참고로 포함되는 미국 가출원 제62/236,101호의 이익을 주장한다.
기술분야
본 발명은 비휘발성 메모리 디바이스들에 관한 것이다.
분리형 게이트 비휘발성 메모리 디바이스들은 본 기술 분야에 잘 알려져 있다. 예를 들어, (모든 목적들을 위해 본 명세서에 참고로 포함된) 미국 특허 제7,927,994호에는 분리형 게이트 비휘발성 메모리 셀이 개시되어 있다. 도 1은 반도체 기판(12) 상에 형성된 그러한 분리형 게이트 메모리 셀의 일례를 도시한다. 소스 및 드레인 영역들(16, 14)이 기판(12) 내에 확산 영역들로서 형성되고, 그들 사이에서 채널 영역(18)을 한정한다. 메모리 셀은 하기의 4개의 전도성 게이트들을 포함한다: 채널 영역(18)의 제1 부분 및 소스 영역(16)의 일부분 위에 배치되면서 그들로부터 절연되는 플로팅 게이트(22), 플로팅 게이트(22) 위에 배치되면서 그로부터 절연되는 제어 게이트(26), 소스 영역(16) 위에 배치되면서 그로부터 절연되는 소거 게이트(24), 및 채널 영역(18)의 제2 부분 위에 배치되면서 그로부터 절연되는 선택 게이트(20). 전도성 접촉부(10)가 드레인 영역(14)에 전기적으로 접속하도록 형성될 수 있다.
메모리 셀들은 그러한 메모리 셀들의 컬럼들이 분리 영역들의 컬럼들에 의해 분리되는 어레이로 배열된다. 분리 영역들은 절연 재료가 형성되는 기판의 부분들이다. 로직(코어) 디바이스들 및 고전압 디바이스들은, 종종 동일한 프로세싱 단계들 중 일부를 공유하여 형성되는 메모리 어레이와 동일한 칩 상에 형성될 수 있다. 하이-K 금속 재료(HKMG - 금속 층 밑의 하이-K 유전체)의 로직 및 고전압 게이트들의 게이트들 및 메모리 셀 게이트들을 제조하는 것이 또한 알려져 있다. 그러나, 로직 디바이스 프로세싱 동안, 메모리 셀 구조물의 스택들이 열화될 수 있음이 발견되었다.
본 발명은 보다 적은 메모리 셀 구조물 열화를 갖는, 로직 및 고전압 디바이스들과 동일한 칩 상에 분리형 게이트 비휘발성 메모리 디바이스를 형성하기 위한 기법이다.
전술된 문제들 및 필요성들은 하기를 포함하는, 메모리 셀들의 쌍을 형성하는 방법에 의해 다루어진다:
반도체 기판 위에 있으면서 그로부터 절연되는 폴리실리콘 층을 형성하는 단계;
폴리실리콘 층 위에 있으면서 그로부터 절연되는 이격된 전도성 제어 게이트들의 쌍을 형성하는 단계 - 제어 게이트들은, 서로를 향하는 내부 측면 표면들 및 서로로부터 멀어지게 향하는 외부 측면 표면들을 가짐 -;
제어 게이트들의 내부 및 외부 측면 표면들을 따라서 직접적으로 연장되는 제1 절연 층을 형성하는 단계;
제1 절연 층을 따라서 직접적으로 연장되는 제2 절연 층을 형성하는 단계;
제어 게이트들의 외부 측면 표면들에 인접한 폴리실리콘 층의 부분들을 제거하는 단계;
제2 절연 층을 따라서 직접적으로 그리고 제어 게이트들의 외부 측면 표면들을 따라서 간접적으로 연장되는 제1 절연 스페이서들을 형성하는 단계;
제2 절연 층을 따라서 직접적으로 그리고 제어 게이트들의 내부 측면 표면들을 따라서 간접적으로 연장되는 제2 절연 스페이서들을 형성하는 단계;
제1 및 제2 절연 스페이서들을 따라서 그리고 제어 게이트들의 외부 측면 표면들에 인접한 기판의 부분들을 따라서 연장되는 HKMG 층을 형성하는 단계 - HKMG 층은,
하이-K 절연 재료의 층, 및
하이-K 절연 재료의 층 상의 금속 재료의 층을 포함함 -;
제2 절연 스페이서들을 따라서 연장되는 HKMG 층의 부분들을 제거하는 단계;
제2 절연 스페이서들을 제거하는 단계;
제어 게이트들의 내부 측면 표면들에 인접한 폴리실리콘 층의 일부분을 제거하는 단계;
제어 게이트들의 내부 측면 표면들에 인접하는 기판에 소스 영역을 형성하는 단계;
소스 영역 위에 있으면서 그로부터 절연되는 전도성 소거 게이트를 형성하는 단계 - 소거 게이트는, 적어도 제1 절연 층 및 제2 절연 층에 의해 제어 게이트들 각각으로부터 절연됨 -;
제1 절연 스페이서들에 횡방향으로 인접한 전도성 워드 라인 게이트들을 형성하는 단계 - 워드 라인 게이트들 각각에 대해, HKMG 층은 워드 라인 게이트와 제1 절연 스페이서들 중 하나의 절연 스페이서 사이에 배치되는 제1 부분, 및 워드 라인 게이트와 기판 사이에 배치되는 제2 부분을 포함함 -; 및
워드 라인 게이트들 중 하나의 워드 라인 게이트에 각각 인접하게 배치되는 드레인 영역들을 기판에 형성하는 단계.
본 발명의 다른 목적들 및 특징들은 명세서, 청구범위, 및 첨부된 도면의 검토에 의해 명백해질 것이다.
도 1은 종래의 비휘발성 메모리 셀의 측단면도이다.
도 2a 및 도 2c는 반도체 기판의 평면도들이다.
도 2b 및 도 2d 내지 도 2f는 반도체 기판에 활성 및 분리 영역들을 형성함에 있어서의 단계들을 도시한 측단면도들이다.
도 3a 내지 도 3r은 비휘발성 메모리 셀을 형성하는 데 있어서의 단계들을 도시한 측단면도들이다.
본 발명은 동일한 칩 상에 형성되는 로직 디바이스들의 형성 및 프로세싱 동안에 메모리 셀 구조물을 보호함으로써 전술된 문제들을 해결한다. 그러한 메모리 셀을 형성하는 방법이 도 2a 내지 도 2f 및 도 3a 내지 도 3r에 도시된다. 방법은, 바람직하게는 P 타입의 것이고 본 기술 분야에 잘 알려져 있는 반도체 기판(12)으로 시작한다.
분리 영역 형성
도 2a 내지 도 2f는 기판 상에 분리 영역을 형성하는 잘 알려진 STI 방법을 도시한다. 도 2a를 참조하면, 바람직하게는 P 타입의 것이고 본 기술 분야에 잘 알려져 있는 반도체 기판(12)(또는 반도체 웰)의 평면도가 도시되어 있다. 재료의 제1 층(30) 및 제2 층(31)이 기판 상에 형성(예컨대, 성장 또는 증착)된다. 예를 들어, 제1 층(30)은, 산화 또는 산화물 증착(예컨대, 화학 증착 또는 CVD)과 같은 임의의 잘 알려진 기법에 의해 기판(12) 상에 형성되는 실리콘 이산화물(이하, "산화물")일 수 있다. 질소 도핑된 산화물 또는 다른 절연 유전체들도 또한 사용될 수 있다. 제2 층(31)은, 바람직하게는 CVD 또는 PECVD(Plasma Enhanced CVD)에 의해 산화물 층(30) 위에 형성되는 실리콘 질화물(이하, "질화물")일 수 있다. 도 2b는 생성된 구조물의 단면을 도시한다.
일단 제1 및 제2 층들(30/31)이 형성되었다면, 적합한 포토레지스트 재료(32)가 질화물 층(31) 상에 적용되고 마스킹 단계가 수행되어, 도 2c에 도시된 바와 같이, Y 또는 컬럼 방향으로 연장되는 소정 영역들(스트라이프들(33))로부터 포토레지스트 재료를 선택적으로 제거하게 한다. 포토레지스트 재료(32)가 제거되는 경우, 노출된 질화물 층(31) 및 산화물 층(30)은 구조물에 트렌치들(34)을 형성하도록 표준 에칭 기법들(즉, 이방성 질화물 및 산화물/유전체 에칭 공정들)을 이용하여 스트라이프들(33)에서 에칭된다. 이어서, 도 2d에 도시된 바와 같이, 실리콘 에칭 공정이 이용되어, 트렌치들(34)을 실리콘 기판(12) 내에 이르기까지 연장한다. 포토레지스트(32)가 제거되지 않는 경우, 질화물 층(31) 및 산화물 층(30)은 유지된다. 도 2d에 도시된 생성된 구조물은, 이제, 분리 영역들(36)과 인터레이싱된 활성 영역들(35)을 한정한다.
나머지 포토레지스트(32)를 제거하도록 추가로 구조물이 프로세싱된다. 이어서, 두꺼운 산화물 층을 증착시킴으로써 실리콘 이산화물과 같은 분리 재료가 트렌치들(34)에 형성되고, 그 뒤에 도 2e에 도시된 바와 같이, 화학적 기계적 연마(Chemical-Mechanical-Polishing) 또는 CMP 에칭이 이어져서 (질화물 층(31)을 에칭 정지부로서 사용하여) 트렌치들(34) 내의 산화물 블록들(38)을 제외하고서 산화물 층을 제거하게 한다. 이어서, 나머지 질화물 및 산화물 층들(31/30)이 질화물/산화물 에칭 공정들을 이용하여 제거되어, 도 2f에 도시된 바와 같이, 분리 영역들(36)을 따라서 연장되는 STI 산화물 블록들(38)을 남긴다.
도 2a 내지 도 2f는 기판의 메모리 셀 어레이 영역을 도시하는데, 여기서 메모리 셀들의 컬럼들이 분리 영역들(36)에 의해 분리되는 활성 영역들(35)에 형성될 것이다. 기판(12)은 또한 메모리 셀 어레이 영역에 형성된 메모리 셀들을 동작시키는 데 사용될 제어 회로가 형성되는 적어도 하나의 주변 영역을 포함한다는 것에 주목해야 한다. 바람직하게는, 분리 블록들(38)은 또한 전술된 동일한 STI 공정 동안에 주변 영역에 형성된다.
메모리 셀 형성
도 2f에 도시된 구조물은 추가로 하기와 같이 프로세싱된다. 도 3a 내지 도 3r은, 본 발명의 공정에서의 다음 단계들이 수행될 때, (도 2c 및 도 2f에 도시된 바와 같은 라인 3A-3A를 따라) 도 2f의 것에 직교하는 관점에서 본 활성 영역들(35)에서의 구조물의 단면도들을 도시한다.
도 3a로 시작하면, 기판(12) 상에서의 실리콘 이산화물의 층(40)의 형성이 도시되어 있다. 그 후, 폴리실리콘(또는 비결정성 실리콘)의 제1 층(42)이 실리콘 이산화물의 층(40) 상에 증착되거나 형성된다. 폴리실리콘의 제1 층(42)은 후속으로 (폴리실리콘을 분리 영역들(36)로부터 제거하기 위해) 활성 영역(35)에 평행한 방향으로 패턴화된다.
도 3b를 참조하면, 실리콘 이산화물과 같은 다른 절연 층(44)(또는 심지어 ONO - 산화물, 질화물, 산화물 - 서브층들과 같은 복합 절연 층)이 폴리실리콘의 제1 층(42) 상에 증착되거나 형성된다. 이어서, 폴리실리콘의 제2 층(46)이 층(44) 상에 증착되거나 형성된다. 절연체의 다른 층(48)이 폴리실리콘의 제2 층(46) 상에 증착되거나 형성되어, 후속하는 건식 에칭 동안 하드 마스크로서 사용된다. 바람직한 실시예에서, 층(48)은 실리콘 질화물, 실리콘 이산화물, 및 실리콘 질화물을 포함하는 복합 층이다. 그러나, 그 대신, 층(48)은 질화물의 단일 층일 수 있다.
도 3c를 참조하면, 포토레지스트 재료(도시되지 않음)가 도 3b에 도시된 구조물 상에 증착되고, 포토레지스트 재료의 피선택 부분들을 노출시키는 마스킹 단계가 형성된다. 포토레지스트가 현상되고, 포토레지스트를 마스크로서 사용하여, 구조물이 에칭된다. 이어서, 폴리실리콘의 제1 층(42)이 노출될 때까지 복합 층(48), 폴리실리콘의 제2 층(46), 및 복합 절연 층(44)이 이방성으로 에칭된다. 폴리 에칭이 이용되어, 폴리 층(42)의 상단 부분을 제거하게 할 수 있는데, 이때 그의 상부 표면은 각각의 스택(S1, S2)에서 경사진다. 생성된 구조물이 도 3c에 도시되어 있다. 단 두개의 "스택들"(S1, S2)만이 도시되어 있지만, 서로로부터 이격되어 있는 그러한 "스택들"이 많다는 것은 명백할 것이다.
이어서, 도 3d에 도시된 바와 같이, 구조물은 절연 층들, 바람직하게는 실리콘 산화물(HTO)(50) 및 실리콘 질화물(52)(즉, 후술되는 바와 같은 양호한 디바이스 분리 및 보호를 위한 상이한 절연 재료들)로 커버된다. 선택적인 SiGe 공정 모듈이 이때 수행될 수 있는데, 여기서 채널 SiGe는 PMOS 디바이스 상에 형성되어, 그의 이동도를 향상시키고, 그에 따라 전류를 구동시킬 수 있다. 공정은 질화물의 얇은 층의 증착을 포함할 것이다. 이어서, 마스킹 및 에칭 공정이 이용되어, PMOS 영역 내의 질화물 및 남은 산화물을 개방 및 제거할 수 있다. 이어서, SiGe가 PMOS 실리콘 상에서 선택적으로 성장될 수 있다. 이어서, 질화물이 비-PMOS 영역들로부터 제거된다.
이어서, 도 3e를 참조하면, 포토리소그래피 마스킹 단계가 수행되어, 스택들(S1, S2) 및 스택들(S1/S2) 사이의 영역을 부분적으로 커버하는 포토레지스트(54)를 형성한다. 본 논의의 목적을 위해, 스택들(S1, S2)의 각 쌍에 대해, 스택(S1)과 스택(S2) 사이의 영역은 "내부 영역"으로 지칭될 것이고, 포토레지스트에 의해 커버되지 않는 스택들의 다른 측면들 상의 영역들은 "외부 영역들"로 지칭될 것이다. 이어서, 질화물 에칭이 수행되어, 외부 영역들에서 스택들(S1/S2)의 측면들을 커버하는 질화물(52)의 스페이서들(52a)을 형성하게 한다.
이어서, 폴리 에칭이 수행되어, 도 3f에 도시된 바와 같이, 질화물 스페이서들(52)에 의해 보호되지 않는 외부 영역들에서의 폴리 층(42)의 노출된 부분들을 제거한다. 로직 디바이스 영역들에서의 폴리실리콘(42)이 또한 제거될 것이다. 이어서, 포토레지스트(54)가 제거된다. 산화물 증착(예컨대, HTO) 및 이방성 에칭이 수행되어, 도 3g에 도시된 바와 같이, 외부 영역들에서는 질화물 스페이서들(52a)을 따라서 그리고 내부 영역들에서는 질화물 층(52)을 따라서 산화물 스페이서들(56)을 형성한다. 산화물 에칭은 외부 영역들에서 마찬가지로 기판 상의 산화물 층(40)의 노출된 부분을 제거한다.
이어서, 도 3h를 참조하면, 하이-K 금속 게이트 층(HKMG)(58)이 구조물 위에 형성되는데, 이 구조물은 전도성 금속 층(58b) 아래에 하이-K 재료(즉, HfO2, ZrO2, TiO2, Ta2O5, 또는 다른 적절한 재료들 등과 같은 산화물의 것보다 더 큰 유전 상수 K를 가짐)의 절연 층(58a)을 포함한다. 이러한 형성은 원자 층 화학 증착을 이용하여 행해질 수 있다. 하이-K 금속 게이트 층은 또한 로직 디바이스 영역들에서 형성될 것이다. 이어서, 마스킹 단계가 수행되어, 외부 영역들을 포토레지스트(60)로 커버하지만, 내부 영역들은 노출된 상태로 남긴다. 이어서, HKMG 에칭이 수행되어, HKMG 층(58)의 노출된 부분들을 내부 영역들로부터 제거한다. 이어서, 산화물 에칭이 이용되어, 내부 영역들로부터 산화물 스페이서들(56)을 제거한다. 이어서, 질화물 에칭이 수행되어, 도 3i에 도시된 바와 같이, 내부 영역 내의 스택들(S1/S2)의 측면들을 커버하는 스페이서들(52b)을 제외한 질화물 층(52)의 나머지 부분들을 제거한다. 이어서, 폴리 에칭이 수행되어, 도 3j에 도시된 바와 같이, 내부 영역들 내의 폴리 층(42)의 노출된 부분들(질화물 스페이서들(52b)에 의해 보호되지 않음)을 제거하여, 산화물 층(40)을 노출시킨다.
포토레지스트(60)가 제거된 후, HV HTO 산화물 층(62)이 구조물 위에 형성되는데, 이는 후속 주입을 위한 스크린 산화물로서의 역할을 할 것이다. 이어서, 포토레지스트(64)가 내부 영역들을 제외한 구조물 위에 형성된다. 이어서, 주입 공정이 수행되어, 도 3k에 도시된 바와 같이, 내부 영역들 아래의 기판에 소스 영역(소스 라인 영역)(66)을 형성한다. 이어서, 산화물 에칭이 이용되어, 도 3l에 도시된 바와 같이, 내부 영역들 내의 HV HTO 산화물(62)을 제거한다. 포토레지스트(64)가 제거된 후, 이어서, 도 3m에 도시된 바와 같이, HTO 산화물 증착이 수행되어, 구조물 위에 터널 산화물 층(68)을 형성한다. 이어서, 포토레지스트(70)가 내부 영역들 위에 형성되어, 외부 영역들을 노출된 상태로 남긴다. 산화물 에칭이 이용되어, 도 3n에 도시된 바와 같이, 외부 영역들 내의 터널 산화물 층(68) 및 HV HTO 산화물 층(62)의 노출된 부분들을 제거한다. 로직 디바이스 영역들로부터의 산화물의 병행 제거가 이러한 동일한 산화물 에칭 동안에 수행된다.
도 3o에 도시된 바와 같이, 포토레지스트(70)가 제거된 후, 폴리실리콘의 두꺼운 층(72)이 구조물 위에(로직 디바이스 영역들에서의 구조물 위를 포함함) 증착된다. 메모리 셀 영역에서의 초기 폴리 두께는 로직 디바이스 영역들의 것과 동일하다. 후속 폴리 평탄화를 위해 더미 폴리가 메모리 셀 영역에 증착되어 유지될 수 있다. 로직 디바이스 영역들에서의 더미 폴리는 폴리 CMP 또는 폴리 에칭백에 의해 나중에 제거될 수 있다. 폴리 층(72)은 화학적 기계적 연마(CMP)에 의해 평탄화되고, 그 뒤에 추가 폴리 애치백이 이어져서, 내부 영역에서는 소거 게이트(EG)가 될 폴리 블록(72a)을, 그리고 외부 영역들에서는 궁극적으로는 워드 라인 게이트들(WL)이 될 폴리 블록들(72b)을 남긴다. 도 3p를 참조하라. 포토레지스트(74)가 외부 영역들의 일부분들 및 내부 영역을 커버하도록 형성 및 패턴화되어, 외부 영역들의 외부 부분들을 노출된 상태로 남긴다. 폴리 에칭이 이용되어, 도 3q에 도시된 바와 같이, 폴리 층(72)의 노출된 부분들을 제거하여, 워드 라인 게이트들(72b)의 외부 에지들을 한정한다. 병행 포토리소그래피 폴리 에칭이 또한 이용되어 로직 게이트들을 한정한다.
포토레지스트(74)가 제거된 후, 주입 공정이 이용되어, 워드 라인 게이트들(72b)에 정렬된 외부 영역들에 드레인 영역들(76)을 형성한다. 절연 재료(예컨대, 산화물 또는 질화물)의 스페이서들(78)이 워드 라인 게이트들(72b)의 측면들을 따라서 형성된다. 이어서, 실리사이드(80)가 소거 게이트(72a), 워드 라인 게이트들(72b), 및 기판(드레인 영역 부분)의 노출된 표면 부분들 상에 형성된다. 최종 구조물이 도 3r에 도시되어 있다. 소스 및 드레인 영역들(66/76)이 그들 사이에서 채널 영역(82)을 한정한다. (플로팅 게이트(42) 밑의) 채널 영역의 제1 부분의 전도도는 플로팅 게이트(42)에 의해 제어되고, (워드 라인 게이트(72b) 밑의) 채널 영역의 제2 부분의 전도도는 워드 라인 게이트(72b)에 의해 제어된다.
전술되고 도 3d에서 시작하여 도시된 산화물(50) 및 질화물(52)은 많은 이점들을 갖는다. 스택 쌍의 외부 영역들 상에 형성된 산화물(50) 및 질화물(52)은 제어 게이트(46)와 이제 형성될 하이-K 금속 게이트 층(HKMG)(58) 사이의 주요 분리부일 것이다. 스택 쌍의 내부 영역에 형성된 산화물(50) 및 질화물(52)은 제어 게이트(46)와 이제 형성될 소거 게이트(72a) 사이의 주요 분리부일 것이다. 게다가, 산화물(50) 및 질화물(52)은 내부 스택 영역으로부터의 HKMG 제거 동안에 제어 게이트(46) 및 플로팅 게이트(42)를 보호한다(도 3i 참조). 이는 터널 산화물(68)이 내부 스택 영역에서 HKMG가 없게 한다(도 3m 참조).
본 발명은 전술되고 본 명세서에 도시된 실시예(들)로 제한되지 않는다는 것을 이해해야 한다. 예를 들어, 본 명세서에서 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범주를 제한하도록 의도되는 것이 아니라, 대신에, 하나 이상의 청구항들에 의해 커버될 수 있는 하나 이상의 특징들에 대해 언급하는 것일 뿐이다. 전술된 재료들, 공정들, 및 수치 예들은 단지 예시적일 뿐이며, 청구범위를 제한하는 것으로 간주되어서는 안 된다. 또한, 청구범위 및 명세서로부터 자명한 바와 같이, 모든 방법 단계들이 도시되거나 청구되는 정확한 순서로 수행되어야 하는 것이 아니라, 보다 정확히 말해서, 본 발명의 메모리 셀들의 적절한 형성을 허용하는 임의의 순서로 수행되면 된다. 재료의 단일 층이 그러한 또는 유사한 재료들의 다수의 층들로서 형성될 수 있고, 그 역도 가능하다. 본 명세서에 사용되는 바와 같은 "형성하는" 및 "형성되는"이라는 용어들은 재료 증착, 재료 성장, 또는 개시되거나 청구되는 바와 같은 재료를 제공함에 있어서의 임의의 다른 기술을 포함할 것이다.
본 명세서에 사용되는 바와 같이, "~ 위에" 및 "~ 상에"라는 용어들 양쪽 모두는 포괄적으로 "~ 상에 직접적으로"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)와 "~ 상에 간접적으로"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)를 포함한다는 것에 주의하여야 한다. 마찬가지로, "인접한"이라는 용어는 "직접적으로 인접한"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음) 및 "간접적으로 인접한"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간의 재료들/요소들도 사이에 두지 않고 기판 상에 직접적으로 요소를 형성하는 것뿐만 아니라 하나 이상의 중간의 재료들/요소들을 사이에 두고 기판 상에 간접적으로 요소를 형성하는 것을 포함할 수 있다.

Claims (8)

  1. 메모리 셀들의 쌍을 형성하는 방법으로서,
    반도체 기판 위에 있으면서 그로부터 절연되는 폴리실리콘 층을 형성하는 단계;
    상기 폴리실리콘 층 위에 있으면서 그로부터 절연되는 이격된 전도성 제어 게이트들의 쌍을 형성하는 단계 - 상기 제어 게이트들은, 서로를 향하는 내부 측면 표면들 및 서로로부터 멀어지게 향하는 외부 측면 표면들을 가짐 -;
    상기 제어 게이트들의 내부 및 외부 측면 표면들을 따라서 직접적으로 연장되는 제1 절연 층을 형성하는 단계;
    상기 제1 절연 층을 따라서 직접적으로 연장되고, 상기 제어 게이트들의 내부 및 외부 측부 표면들을 따라 간접적으로 연장되는 제2 절연 층을 형성하는 단계- 상기 제1 절연 층은 제1 절연 재료로 형성되고, 상기 제2 절연 층은 상기 제1 절연 재료와는 상이한 제2 절연 재료로 형성됨;
    상기 제어 게이트들의 외부 측면 표면들에 인접한 상기 폴리실리콘 층의 부분들을 제거하는 단계;
    상기 폴리실리콘 층의 부분들을 제거한 후에, 상기 제2 절연 층을 따라서 직접적으로 그리고 상기 제어 게이트들의 외부 측면 표면들을 따라서 간접적으로 연장되는 제1 절연 스페이서들을 형성하는 단계;
    상기 폴리실리콘 층의 부분들을 제거한 후에, 상기 제2 절연 층을 따라서 직접적으로 그리고 상기 제어 게이트들의 내부 측면 표면들을 따라서 간접적으로 연장되는 제2 절연 스페이서들을 형성하는 단계;
    상기 제1 및 제2 절연 스페이서들을 따라서 그리고 상기 제어 게이트들의 외부 측면 표면들에 인접한 상기 기판의 부분들을 따라서 연장되는 HKMG 층을 형성하는 단계 - 상기 HKMG 층은,
    하이-K 절연 재료의 층, 및
    상기 하이-K 절연 재료의 층 상의 금속 재료의 층을 포함함 -;
    상기 제2 절연 스페이서들을 따라서 연장되는 상기 HKMG 층의 부분들을 제거하는 단계;
    상기 제2 절연 스페이서들을 제거하는 단계;
    상기 제어 게이트들의 내부 측면 표면들에 인접한 상기 폴리실리콘 층의 일부분을 제거하는 단계;
    상기 제어 게이트들의 내부 측면 표면들에 인접한 상기 기판에 소스 영역을 형성하는 단계;
    상기 소스 영역 위에 있으면서 그로부터 절연되는 전도성 소거 게이트를 형성하는 단계 - 상기 소거 게이트는, 적어도 상기 제1 절연 층 및 상기 제2 절연 층에 의해 상기 제어 게이트들 각각으로부터 절연됨 -;
    상기 제1 절연 스페이서들에 횡방향으로 인접한 전도성 워드 라인 게이트들을 형성하는 단계 - 상기 워드 라인 게이트들 각각에 대해, 상기 HKMG 층은 상기 워드 라인 게이트와 상기 제1 절연 스페이서들 중 하나의 절연 스페이서 사이에 배치되는 제1 부분, 및 상기 워드 라인 게이트와 상기 기판 사이에 배치되는 제2 부분을 포함함 -; 및
    상기 워드 라인 게이트들 중 하나의 워드 라인 게이트에 각각 인접하게 배치되는 드레인 영역들을 상기 기판에 형성하는 단계를 포함하는, 메모리 셀들의 쌍을 형성하는 방법.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 제1 절연 재료는 실리콘 산화물이고, 상기 제2 절연 재료는 실리콘 질화물인, 메모리 셀들의 쌍을 형성하는 방법.
  4. 청구항 1에 있어서,
    상기 소거 게이트 및 상기 워드 라인 게이트들의 상부 표면들 상에 실리사이드를 형성하는 단계를 추가로 포함하는, 메모리 셀들의 쌍을 형성하는 방법.
  5. 청구항 4에 있어서,
    상기 드레인 영역들에서 상기 반도체 기판의 상부 표면 상에 실리사이드를 형성하는 단계를 추가로 포함하는, 메모리 셀들의 쌍을 형성하는 방법.
  6. 청구항 1에 있어서,
    상기 워드 라인 게이트들은 오로지 상기 HKMG 층의 상기 하이-K 절연 재료의 층에 의해서 상기 기판으로부터 절연되는, 메모리 셀들의 쌍을 형성하는 방법.
  7. 청구항 1에 있어서,
    상기 제어 게이트들 각각 상에 절연 재료의 블록을 형성하는 단계를 추가로 포함하고, 상기 제1 절연 층은 상기 절연 재료의 블록들 각각의 측면 표면들을 따라서 직접적으로 연장되는, 메모리 셀들의 쌍을 형성하는 방법.
  8. 청구항 1에 있어서,
    상기 소거 게이트 및 상기 워드 라인 게이트들을 형성하는 단계는,
    상기 기판 위에 그리고 상기 제어 게이트들 위에 제2 폴리실리콘 층을 형성하는 단계;
    상기 제어 게이트들 위의 그리고 상기 기판 위의 상기 제2 폴리실리콘 층의 부분들을 제거하는 단계, 상기 소거 게이트로서 상기 제어 게이트들 사이에 상기 제2 폴리실리콘 층의 제1 블록을 남기는 단계, 상기 워드 라인 게이트들 중 하나의 워드 라인 게이트로서 상기 제1 절연 스페이서들 중 하나의 절연 스페이서에 인접한 제2 폴리실리콘 층의 제2 블록을 남기는 단계, 및 상기 워드 라인 게이트들 중 다른 하나의 워드 라인 게이트로서 상기 제1 절연 스페이서들 중 다른 하나의 절연 스페이서에 인접한 상기 제2 폴리실리콘 층의 제3 블록을 남기는 단계를 포함하는, 메모리 셀들의 쌍을 형성하는 방법.
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