KR101552448B1 - 고 유전상수 유전체 및 금속 게이트를 구비한 비-휘발성 메모리 셀 - Google Patents

고 유전상수 유전체 및 금속 게이트를 구비한 비-휘발성 메모리 셀 Download PDF

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Abstract

제1 도전형의 기판을 포함하는 비-휘발성 메모리로서, 상기 기판은 제2 도전형의 제1 및 제2 이격 영역(spaced apart region)을 가지고, 상기 제1 이격 영역과 상기 제2 이격 영역 사이에 채널 영역을 갖는다. 폴리실리콘 금속 게이트 워드 라인은 채널 영역의 제1 부분 위에, 고 유전상수 유전층에 의해 채널 영역으로부터 이격되어 위치한다. 워드 라인의 금속 부분은 고 유전상수 유전층에 바로 인접해 있다. 폴리실리콘 플로팅 게이트는 워드 라인에 바로 인접하여 그 워드 라인으로부터 이격되어서, 채널 영역의 다른 부분의 위에, 그 채널 영역의 다른 부분과 절연되어 위치한다. 폴리실리콘 커플링 게이트는 플로팅 게이트의 위에, 그 플로팅 게이트로부터 절연되어 위치한다. 폴리실리콘 소거 게이트는 플로팅 게이트의 다른 측 상에, 그 플로팅 게이트로부터 절연되어 위치하고, 제2 영역의 위에, 그 제2 영역과 절연되어, 커플링 게이트의 다른 측에 바로 인접하되 그로부터 이격되게 위치한다.

Description

고 유전상수 유전체 및 금속 게이트를 구비한 비-휘발성 메모리 셀{A NON-VOLATILE MEMORY CELL HAVING A HIGH K DIELECTRIC AND METAL GATE}
본 발명은 워드 라인의 일부로서 금속 게이트와, 워드 라인과 채널 영역 사이에 고 유전상수(high k) 유전체를 갖는 비-휘발성 메모리 셀에 관한 것이다.
전하들을 저장하기 위하여 플로팅 게이트를 사용하는 비-휘발성 메모리 셀이 이 기술 분야에서 잘 알려져 있다. 도 1을 참조하면, 종래 기술의 비-휘발성 메모리 셀(10)의 단면도가 도시되어 있다. 메모리 셀(10)은 예컨대, P형과 같은 제1 도전형(conductivity type)의 단결정 기판(single crystalline substrate)(12)을 포함한다. 기판(12)의 표면 또는 근방에는 예컨대, N형과 같은 제2 도전형의 제1 영역(14)이 마련된다. 제1 영역(14)으로부터 이격되어 또한 제2 도전형의 제2 영역(16)이 마련된다. 제1 영역(14)과 제2 영역(16)의 사이에는 채널 영역(18)이 마련된다. 폴리실리콘(polysilicon)으로 이루어진 워드 라인(20)이 채널 영역(18)의 제1 부분 위에 위치한다. 워드 라인(20)은 실리콘 (이)산화층(22)에 의해 채널 영역(18)으로부터 이격되어 있다. 또한 폴리실리콘으로 이루어진 플로팅 게이트(24)는 워드 라인(20)에 바로 인접하면서도 그로부터 이격되며, 채널 영역(18)의 다른 부분 위에 위치한다. 플로팅 게이트(24)는 다른 절연층(30)에 의해 채널 영역(18)으로부터 분리되는데, 상기 다른 절연층(30)도 또한 일반적으로 실리콘 (이)산화물이다. 또한 폴리실리콘으로 이루어진 커플링 게이트(26)가, 플로팅 게이트(24) 위에 위치하고, 다른 복합 절연층(composite insulating layer)(32)에 의해 플로팅 게이트(24)로부터는 절연된다. 복합 절연층(32)을 위한 전형적인 물질은 이산화 실리콘-질화 실리콘-이산화 실리콘(silicon-dioxide-silicon nitride-silicon dioxide) 즉 ONO이다. 플로팅 게이트(24)의 다른 측에는, 플로팅 게이트(24)로부터 이격된 소거 게이트(28)가 마련되는데, 이 소거 게이트(28)도 폴리실리콘으로 이루어져 있다. 소거 게이트(28)는 제2 영역(16) 위에 위치하며, 제2 영역(16)으로부터 절연된다. 또한 소거 게이트(28)는 커플링 게이트(26)에 바로 인접하되 그로부터 이격되어 있고, 커플링 게이트(26)의 다른 측에 인접해 있다.
메모리 셀(10)은 아래와 같이 동작한다. 프로그래밍 동작 동안에, 전하들이 플로팅 게이트(24)상에 저장될 때, 제1 양 전압(positive voltage)이 워드 라인(20)에 인가되어 워드 라인(20)의 아래 있는 채널 영역(18)의 부분이 도전성으로 된다. 제2 양 전압이 커플링 게이트(26)에 인가된다. 제3 양 전압이 제2 영역(16)에 인가된다. 전류가 제1 영역(14)에 인가된다. 전자들이 제2 영역(16)의 양 전압으로 이끌린다. 전자들이 플로팅 게이트(24)에 가까울수록, 전자들은 커플링 게이트(26)에 인가되는 전압에 기인한 전계의 급격한 증가를 경험하고, 이로써 전하들이 플로팅 게이트(24)에 주입된다. 따라서 프로그래밍이 열 전자 주입(hot electron injection)의 메커니즘을 통해 일어난다. 소거 동작 동안, 전하들이 플로팅 게이트(24)로부터 제거될 때, 높은 양 전압이 소거 게이트(28)에 인가된다. 음 전압(negative voltage) 또는 접지 전압(ground voltage)이 커플링 게이트(26) 및/또는 워드 라인(20)에 인가될 수 있다. 플로팅 게이트(24)상의 전하들은 플로팅 게이트(24)와 소거 게이트(28) 사이의 절연층을 통한 터널링에 의해 소거 게이트(28)로 이끌린다. 특히, 플로팅 게이트(24)는 소거 게이트(28)에 대향하는 샤프 팁(sharp tip)을 구비하여 형성될 수 있고, 이로써 플로팅 게이트(24)와 소거 게이트(28) 사이의 절연층과 그 팁을 통해 플로팅 게이트(24)로부터 소거 게이트(28)로의 전자의 파울러-노드하임 터널링(Fowler-Nordheim tunneling)을 촉진시킨다. 판독 동작 동안, 제1 양 전압이 워드 라인(20)에 인가되어 워드 라인(20) 아래 있는 채널 영역(18)의 부분을 턴온시킨다. 제2 양 전압이 커플링 게이트(26)에 인가된다. 차동 전압이 제1 영역(14)과 제2 영역(16)에 인가된다. 플로팅 게이트(24)가 프로그램되었으면, 즉 플로팅 게이트(24)가 전자들을 저장하면, 커플링 게이트(26)에 인가된 제2 양 전압은 플로팅 게이트(24)상에 저장된 음 전자를 극복(overcome)할 수 없으며, 플로팅 게이트(24) 아래 있는 채널 영역(18)의 부분은 비-도전성을 유지한다. 따라서 무 전류 또는 최소량의 전류가 제1 영역(14)과 제2 영역(16) 사이에 흐를 것이다. 그러나 플로팅 게이트(24)가 프로그램되지 않았으면, 즉 플로팅 게이트(24)가 중립을 유지하거나 또는 심지어 양 전하들(전자의 부족)을 저장하고 있다면, 커플링 게이트(26)에 인가된 제2 양 전압이 플로팅 게이트(24) 아래 있는 채널 영역(18)의 부분을 도전성이 되도록 할 수 있다. 따라서 전류가 제1 영역(14)과 제2 영역(16) 사이에 흐를 것이다.
메모리 셀(10)은 지금까지 90nm 범위의 공정 노드들을 실행 가능하다는 것이 입증되었다. 그러나 스케일링(scaling)이 증가할수록, 즉 공정 구조(process geometry)가 감소할수록, 스케일링할 수 없는 워드 라인 산화층(22)의 두께로 인하여 스케일링에 어려움을 겪을 것이다. 이것은 산화층(22)을 통해, 프로그래밍 방해 조건들을 트리거할 수 있는 누출을 야기할 수 있다. 이에 더하여, 산화층(22)을 스케일링 할 수 없으면, 1.2볼트 이하의 Vcc로 판독하는 것이 어려울 수 있어서 전하 펌프의 사용이 필요해지며, 이는 전하 펌프를 위한 큰 공간(real eatate)을 취할 뿐 아니라, 저속 판독, 판독 지연을 야기할 수 있다. 이에 더하여, 이는 비선택 메모리 셀(10)의 소거 상태에서 워드 라인(20) 아래 있는 채널 영역(18)을 통해 높은 문턱값이하 셀 전류(subthreshold cell current)를 야기할 수 있어, 고온 동작으로 인하여 판독 및 프로그램 방해에 어려움을 겪는다. 따라서 메모리 셀(10)이 메모리 셀(10)의 설계를 근본적으로 벗어나지 않으면서 더 작은 구조로 스케일될 수 있도록 하기 위하여, 공정 스케일링의 문제에 대한 해결책을 찾는 것이 바람직하다.
따라서 본 발명의 제1 실시예에서, 비-휘발성 플래시 메모리 셀은 예컨대, P형과 같은 제1 도전형의 단결정 기판을 구비한다. 상기 기판의 표면 또는 근방에 예컨대, N형과 같은 제2 도전형의 제1 영역이 마련된다. 상기 제1 영역으로부터 이격되어 제2 도전형의 제2 영역이 마련된다. 제1 영역과 제2 영역 사이에는 채널 영역이 마련된다. 폴리실리콘로 이루어진 워드 라인 및 금속 게이트는 상기 채널 영역의 제1 부분 위에 위치한다. 상기 워드 라인은 고 유전상수 유전층에 의해 상기 채널 영역(18)으로부터 이격되어 있다. 상기 워드 라인의 상기 금속 부분은 고 유전상수 유전층에 바로 인접해 있다. 또한 폴리실리콘으로 이루어진 플로팅 게이트는 상기 워드 라인에 바로 인접하고 상기 워드 라인으로부터 이격되어 마련되며, 상기 채널 영역의 다른 부분 위에 위치한다. 플로팅 게이트는 일반적으로 또한 실리콘 (이)산화물의 다른 절연층에 의해 상기 채널 영역으로부터 분리되어 있다. 또한 폴리실리콘으로 이루어진 커플링 게이트는 플로팅 게이트 위에 위치하고, 다른 절연층에 의해 상기 플로팅 게이트로부터 절연된다. 플로팅 게이트의 다른 측 상 및 그로부터 이격되어 소거 게이트가 마련되는데, 이 소거 게이트도 폴리실리콘으로 이루어져 있다. 소거 게이트는 제2 영역 위에 위치하고 그로부터 절연된다. 소거 게이트는 또한 커플링 게이트에 바로 인접하되 그로부터 이격되어 있고, 커플링 게이트의 다른 측에 인접해 있다.
본 발명의 제2 실시예에서, 상기 메모리 셀은 상기 제2 실시예의 메모리 셀이 상기 워드 라인과 상기 인접 플로팅 게이트과 상기 커플링 케이트의 사이에 있는 상기 워드 라인의 상기 측벽을 따라서 고 유전상수 유전 물질을 더 구비하고, 상기 워드 라인의 상기 측벽을 따라서 상기 고 유전상수 유전 물질에 더 인접하는 상기 워드 라인의 상기 금속 부분을 갖는다는 점을 제외하고는, 상기 제1 실시예와 유사하다.
본 발명의 제3 실시예에서, 상기 메모리 셀은 제3 실시예의 메모리 셀이 상기 소거 게이트와 상기 인접한 플로팅 게이트 및 상기 커플링 게이트 사이에 있는 상기 소거 게이트의 상기 측벽을 따라서 고 유전상수 유전 물질을 더 구비하고, 상기 소거 게이트의 상기 측벽을 따라서 상기 고 유전상수 유전 물질에 인접하는 상기 소거 게이트의 상기 금속 부분을 갖는다는 점을 제외하고는, 상기 제2 실시예와 유사하다. 상기 소거 게이트는 상기 소거 게이트와 상기 제2 영역 사이에 고 유전상수 유전층을 더 구비하고, 상기 소거 게이트와 상기 제2 영역 사이에 상기 고 유전상수 유전층에 인접하는 상기 소거 게이트의 상기 금속 부분을 갖고 있다.
도 1은 종래 기술의 플래시 메모리 셀의 단면도이다.
도 2는 본 발명의 플래시 메모리 셀의 제1 실시예의 단면도이다.
도 3은 본 발명의 플래시 메모리 셀의 제2 실시예의 단면도이다.
도 4는 본 발명의 플래시 메모리 셀의 제3 실시예의 단면도이다.
도 5 (a-g)는 본 발명의 플래시 메모리 셀의 제3 실시예를 만들기 위한, 본 발명의 공정 흐름에 사용되는 단계들의 단면도이다.
도 6은 본 발명의 공정 흐름에 사용되는 단계들 중 하나의 상면도(top view)이다.
도 2를 참조하면, 본 발명의 메모리 셀(50)의 제1 실시예가 도시되어있다. 메모리 셀(50)은 도 1에 도시된 메모리 셀(10)과 유사하다. 따라서 유사한 부분들은 동일한 번호로 지정될 것이다. 메모리 셀(50)은 예컨대, P형과 같은 제1 도전형의 단결정 기판(12)을 포함한다. 기판(12)의 표면 또는 근방에는 예컨대, N형과 같은 제2 도전형의 제1 영역(14)이 마련된다. 제1 영역(14)으로부터 이격되어 또한 제2 도전형의 제2 영역(16)이 마련되어 있다. 제1 영역(14)과 제2 영역(16) 사이는 채널 영역(18)이 마련된다. 워드 라인(20)은 채널 영역(18)의 제1 부분 위에 위치한다. 워드 라인(20)은 고 유전상수 유전층(52)에 의해 채널 영역(18)으로부터 이격되어 있다. 고 유전상수 유전층(52)을 위한 전형적인 물질은 이산화 하프늄(hafnium dioxide)이다. 산화 란탄늄(Lanthanum Oxide)(La2O3)과 같은 캡핑층(53)이, 고 유전상수 유전층(52)상에 원자층 증착(ALD: Atomic Layer deposition)에 의해 증착될 수 있다. 워드 라인(20)은 두 부분을 포함하는데, 제1 부분(54)은 질화 티타늄과 같은 금속 물질로 이루어져 고 유전상수 유전층(52)에 바로 인접(또는 캡핑층(53)에 인접)해 있고, 제2 부분(56)은 폴리실리콘으로 이루어져 있다. 총괄적으로, 제1 부분(54)과 제2 부분(56)이 워드 라인(20)을 형성한다. 캡핑층(53)의 목적은 워드 라인(20) NMOS 타겟 일 함수(target work function)에 가까운 플랫 밴드 전압 시프트(flat band voltage shift)를 달성하는 것이다. 또한 폴리실리콘으로 이루어진 플로팅 케이트(24)가 워드 라인(20)에 바로 인접하면서 워드 라인(20)으로부터 이격되어 마련되며, 채널 영역(18)의 다른 부분 위에 위치한다. 플로팅 게이트(24)는 또한 일반적으로 실리콘 (이)산화물의 다른 절연층(30)에 의해 채널 영역(18)으로부터 분리된다. 또한 폴리실리콘으로 이루어진 커플링 게이트(26)가, 플로팅 게이트(24) 위에 위치하고, 다른 절연층(32)에 의해 플로팅 게이트(24)로부터 절연된다. 플로팅 게이트(24)의 다른 측 상에는 플로팅 게이트(24)로부터 이격된 소거 게이트(28)가 마련되며, 소거 게이트(28)도 폴리실리콘으로 이루어져 있다. 소거 게이트(28)는 제2 영역(16) 위에 위치하고 제2 영역(16)으로부터 절연된다. 소거 게이트(28)는 또한 커플링 게이트(26)에 바로 인접하되 그로부터 이격되어 있고, 커플링 게이트(26)의 다른 측에 인접해 있다.
도 3을 참조하면, 본 발명의 메모리 셀(150)의 제2 실시예가 도시되어 있다. 메모리 셀(150)은 도 2에 도시된 메모리 셀(50)과 유사하다. 따라서 유사한 부분들은 동일한 번호로 지정될 것이다. 메모리 셀(150)은 예컨대, P형과 같은 제1 도전형의 단결정 기판(12)을 포함한다. 기판(12)의 표면 또는 근방에는 예컨대, N형과 같은 제2 도전형의 제1 영역(14)이 마련된다. 제1 영역(14)으로부터 이격되어 또한 제2 도전형의 제2 영역(16)이 마련된다. 제1 영역(14)과 제2 영역(16) 사이에 채널 영역(18)이 마련된다. 워드 라인(20)은 채널 영역(18)의 제1 부분 위에 위치한다. 워드 라인(20)은 고 유전상수 유전층(52)에 의해 채널 영역(18)으로부터 이격되어 있다. 고 유전상수 유전층(52)을 위한 전형적인 물질은 이산화 하프늄이다. 산화 란탄늄(La2O3)과 같은 캡핑층(53)이, 고 유전상수 유전층(52)상에 원자층 증착(ALD; Atomic Layer Deposition)에 의해 증착될 수 있다. 워드 라인(20)은 두 부분을 포함하는데, 제1 부분(54)은 질화 티타늄과 같은 금속 물질로 이루어져 고 유전상수 유전층(52)에 바로 인접(또는 캡핑층(53)에 인접)해 있고, 제2 부분(56)은 폴리실리콘으로 이루어져 있다. 총괄적으로, 제1 부분(54)과 제2 부분(56)이 워드 라인(20)을 형성한다. 캡핑층(53)의 목적은 워드 라인(20) NMOS 타겟 일 함수에 가까운 플랫 밴드 전압 시프트를 달성하는 것이다. 또한 폴리실리콘으로 이루어진 플로팅 게이트(24)가 워드 라인(20)에 바로 인접하면서 워드 라인(20)으로부터 이격되어 마련되며, 채널 영역(18)의 다른 부분 위에 위치한다. 플로팅 게이트(24)는 또한 일반적으로 실리콘 (이)산화물의 다른 절연층(30)에 의해 채널 영역(18)으로부터 분리된다. 또한 폴리실리콘으로 이루어진 커플링 게이트(26)가, 플로팅 게이트(24) 위에 위치하고, 다른 절연층(32)에 의해 플로팅 게이트(24)로부터 절연된다. 워드 라인(20)은 또한 고 유전상수 유전층(52)(및 다른 캡핑층(53))에 의해 플로팅 게이트(24) 및 커플링 게이트(26)로부터 이격된다. 추가로, 금속층(54)은 또한 워드 라인(20)의 측벽을 따라서 연장되고 워드 라인(20)의 측면을 따라서 고 유전상수 유전층(52)에 바로 인접(또는 캡핑층(53)에 인접)해 있다. 따라서 고 유전상수 유전층이 워드 라인(20)의 바닥을 따라서 마련되고, 워드 라인(20)에 인접해 있다. 캡핑층(53)이 고 고유상수 유전층(52) 및 워드 라인(20) 사이에 마련될 수도 있다. 마지막으로, 금속 게이트(54)가 워드 라인(20)의 바닥과 측벽을 따라 마련된다. 플로팅 게이트(24)의 다른 측 상 및 플로팅 게이트로부터 이격되어 소거 게이트(28)가 마련되는데, 소거 게이트(28)도 폴리실리콘으로 이루어져 있다. 소거 게이트(28)는 제2 영역(16) 위에 위치하고 제2 영역(16)과 절연된다. 소거 게이트(28)는 또한 커플링 게이트(26)에 바로 인접하되 그로부터 이격되어 있고, 커플링 게이트(26)의 다른 측에 인접해 있다.
도 4를 참조하면, 본 발명의 메모리 셀(250)의 제3 실시예가 도시되어 있다. 메모리 셀(250)은 도 3에 도시된 메모리 셀(150)과 유사하다. 따라서 유사한 부분들은 동일한 번호로 지정될 것이다. 메모리 셀(250)은 예컨대, P형과 같은 제1 도전형의 단결정 기판(12)을 포함한다. 기판(12)의 표면 또는 근방에는 예컨대, N형과 같은 제2 도전형의 제1 영역(14)이 마련된다. 제1 영역(14)으로부터 이격되어 또한 제2 도전형의 제2 영역(16)이 마련된다. 제1 영역(14)과 제2 영역(16) 사이는 채널 영역(18)이 마련된다. 워드 라인(20)은 채널 영역(18)의 제1 부분 위에 위치한다. 워드 라인(20)은 고 유전상수 유전층(52)에 의해 채널 영역(18)으로부터 이격되어 있다. 고 유전상수 유전층(52)을 위한 전형적인 물질은 이산화 하프늄이다. 캡핑층(53)이 고 유전상수 유전층(52)상에 마련된다. 워드 라인(20)은 두 부분을 포함하는데, 제1 부분(54)은 질화 티타늄과 같은 금속 물질로 이루어져 고 유전상수 유전층(52)에 바로 인접(또는 캡핑층(53)에 인접)해 있고, 제2 부분(56)은 폴리실리콘으로 이루어져 있다. 총괄적으로, 제1 부분(54)과 제2 부분(56)이 워드 라인(20)을 형성한다. 또한 폴리실리콘으로 이루어진 플로팅 게이트(24)가 워드 라인(20)에 바로 인접하면서 워드 라인(20)으로부터 이격되어 마련되며, 채널 영역(18)의 다른 부분 위에 위치한다. 플로팅 게이트(24)는 또한 일반적으로 실리콘 (이)산화물의 다른 절연층(30)에 의해 채널 영역(18)으로부터 분리된다. 또한 폴리실리콘으로 이루어진 커플링 게이트(26)가, 플로팅 게이트(24) 위에 위치하고, 다른 절연층(32)에 의해 플로팅 게이트(24)로부터 절연된다. 워드 라인(20)은 또한 고 유전상수 유전 물질의 층(52)에 의해 플로팅 게이트(24) 및 커플링 게이트(26)로부터 이격된다. 추가로, 캡핑층(53)이 또한 워드 라인(20)과 인접 고 유전상수 유전층(52) 사이에 마련될 수 있다. 금속층(54)은 또한 워드 라인(20)의 측벽을 따라서 연장되고 워드 라인(20)의 측면을 따라서 고 유전상수 유전층(52)에 바로 인접(또는 캡핑층(53)에 인접)해 있다. 따라서 금속 게이트(54)는 워드 라인(20)의 바닥 및 측벽을 따라 마련된다. 플로팅 게이트(24)의 다른 측 상 및 플로팅 게이트로부터 이격되어 소거 게이트(28)가 마련된다. 소거 게이트(28)는 제2 영역(16) 위에 위치하고 고 유전상수 유전 물질(60)의 층에 의해 제2 영역(16)과 절연되는데, 고 유전상수 유전 물질(60)의 층은 동일한 고 유전상수 유전 물질의 층(52) 일 수 있다. 캡핑층(53)이 또한 소거 게이트(28) 및 고 유전상수 유전층(60) 사이에 마련될 수 있다. 소거 게이트(28)는 또한 커플링 게이트(26)에 바로 인접하되 그로부터 이격되어 있고, 커플링 게이트(26)의 다른 측에 인접해 있다. 소거 게이트(28)와 플로팅 게이트(24)와 커플링 게이트(26)의 사이에 고 유전상수 유전 물질(60)의 또 다른 층이 마련될 수 있고, 고 유전상수 유전 물질(60)의 또 다른 층은 고 유전상수 유전 물질(52)과 동일한 물질의 층일 수 있다. 또 다른 캡핑층(53)이 또한 소거 게이트(28) 및 인접 고 유전상수 유전층(60) 사이에 마련될 수 있는데, 이는 플로팅 게이트(24)와 커플링 게이트(26)에 인접해 있다. 소거 게이트(28)는 2부분을 포함하는데, 금속 게이트(62)는 소거 게이트(28)의 바닥을 따라서 고 유전상수 유전층(60)에 바로 인접(또는 캡핑 층캡핑층(53)에 인접)하여 마련되고, 소거 게이트(28)와 플로팅 게이트(24)와 커플링 게이트(26) 사이에서 고 유전상수 유전층(60)에 바로 인접(또는 캡핑층(53)에 인접)하여 소거 게이트(28)의 측벽을 따라서 마련된다.
이제, 본 발명의 메모리 셀(250)의 제조 방법을 설명한다. 공정은 후술하는 단계들로 시작되며, 이 단계들은 도 1에 도시된 메모리 셀(10)을 만들기 위해 사용된 것과 동일한 공정 단계들이다.
1. DIFF 마스킹 및 에칭 - 얕은 트렌치 격리 형성(Shallow Trench Isolation formation) 및 패드 질화물 제거를 포함함
2. 플로팅 게이트 산화물, 폴리실리콘 증착 및 폴리실리콘 임플란트(implant).
3. 플로팅 게이트 폴리실리콘 평탄화
4. MCEL 마스킹 및 폴리실리콘 에칭 백
5. ONO 및 제어 게이트 적층(control gate stack) 형성
6. 컨트롤 게이트 마스킹 및 에칭
7. 컨트롤 게이트 S/W 스페이서(spacer) 형성
8. 플로팅 게이트 폴리실리콘 에칭
9. MCEL-2 마스킹 및 워드 라인 Vt 임플란트
10. 플로팅 게이트 고온 산화물 스페이서 형성
11. 고전압 산화물 증착
12. HVII 마스킹, HVII 임플란트 및 산화막 에칭
13. 터널 산화막(tunnel Oxide) 형성
14. LVOX 마스킹 및 산화막 에칭
결과 구조물이 도 5a에 도시되어 있다. 포토 레지스트(80)가 제거된다. 이어서 선택적 산화층이 구조물에 적용될 수 있다. 그 후, 고 유전상수 유전 물질의 층(52)이 마련된다. 공정은 고 유전상수 유전 물질의 원자층 증착(ALD)에 의해 행해질 수 있는데, 고 유전상수 유전 물질은 이산화 하프늄, 규산 하프늄, 이산화 지르코늄 및 규산 지르코늄을 포함하지만, 이 물질들로 제한되지는 않는다. 캡핑층(53)(예컨대, 산화 란타늄(La2O3))이 고 유전상수 유전층(52)상에 원자층 증착(ALD)에 의해 증착될 수 있다. 이어서, 금속층(54)이 증착된다. 상기 공정은 금속 게이트 물질의 위상 기상 증착(PVD; Phase Vapor Deposition)에 의해 행해지고, 이후 급속 열 공정(RTP; Rapid Thermal Process)에 의한 고온 어닐(high temperature anneal)이 이어진다. 결과 구조물이 도 5b에 도시되어 있다.
이어서 폴리실리콘 층(82)이 5b에 도시된 구조물 위에 증착된다. 이어서 인(phosphorus) 또는 비소(arsenic)의 임플란트가 폴리실리콘 층(82)상에 만들어진다. 이 공정은 N+ 도판트(dopant)(예컨대, 인 또는 비소)를 폴리실리콘 층에 인플란팅하여 수행될 수 있고, 이후 RTP에 의해 고온 어닐이 이어진다. 결과 구조물이 도 5c에 도시되어 있다.
이어서 도 5c에 도시된 구조물은 화학-기계적 연마(CMP; Chemical-Mechanical Polishing) 에칭 공정을 거친다. 결과 구조물이 도 5d에 도시되어 있다.
도 5d에 도시된 구조물은 폴리실리콘 층(82)이 에칭될 수 있도록, 포토 레지스트(84)로 마스크를 적용함으로써 마스킹 단계를 거친다. 결과 구조물이 도 5e에 도시되어 있다.
포토 레지스트(84)가 제거된다. 이산화 실리콘의 층을 적용함으로써 이산화 실리콘 스페이서(86)가 형성되며, 이어 그 이산화 실리콘의 층을 이방성 에칭(anisotropic etch)한다. 결과 구조물이 도 5f에 도시되어 있다.
NNII(N+) 마스킹 및 NNII(N +) 임플란트가 수행된다. 결과는 제1 영역(14)의 형성이다. 결과 구조물이 도 5g에 도시되어 있다.
캡핑층(53)상 및 (만약 캡핑층(53)이 없다면) 고 유전상수 유전층(52)상에 증착되는 금속층(54)은, 또한 도 5b에 도시된 바와 같이 플로팅 게이트(24)와 커플링 게이트(26)의 측벽을 따라서 증착된다. 트림 마스크(trim mask)가, 워드 라인(20)이 소거 게이트(28) 또는 다른 워드 라인(20)와 단락(short)되지 않도록 하기 위해, 커플링 게이트(26)의 단부를 열어서(open) 금속 게이트(54)를 다듬어 없애는데 사용된다. 도 6은 구조물의 상면도이며, 금속층(54)의 트리밍이 일어나는 위치를 보여준다.
도 5g에 도시된 구조물의 형성 후에, 후술하는 공정 단계들이 수행된다. 이 공정 단계들은 도 1에 도시된 메모리 셀(10)의 형성에 사용된 것과 동일한 공정 단계들이다.
1. PPII(P+) 마스킹 및 PPII(P+) 임플란트
2. CGCT 마스킹 및 에칭
3. 살리시드(Salicide) 형성 - 워드 라인 폴리실리콘(56), 소거 게이트 폴리실리콘(28), 비트 라인 실리콘(미도시), 고 전압/로직 게이트 폴리실리콘(미도시), 및 고 전압/로직 확산 영역들(미도시)상에.
4. ILD 증착 및 CMP
5. CONT 마스킹
6. MTL 1 마스킹
7. VIA 1 마스킹
8. MTL 2 마스킹
9. BPAD 마스킹
10. APAD 마스킹
11. BPAD 마스킹

Claims (20)

  1. 제1 도전형(conductivity type)의 실질적 단결정 반도체 기판;
    상기 기판의 표면을 따라 마련되는 제2 도전형의 제1 영역;
    상기 제1 영역으로부터 이격되어, 상기 기판의 표면을 따라 마련되는 상기 제2 도전형의 제2 영역;
    상기 기판의 표면을 따라 상기 기판에서 상기 제1 영역과 상기 제2 영역 사이에 마련되는 채널 영역―상기 채널 영역은 제1 부분과 제2 부분을 갖고, 상기 제1 부분은 상기 제1 영역에 인접함―;
    상기 채널 영역의 상기 제1 부분과 이격되어 있는 바닥(bottom)과 측면(side)을 구비한 워드 라인(word line)―상기 워드 라인은 폴리실리콘 부분과 금속 부분을 포함하고, 상기 금속 부분은 상기 채널 영역의 상기 제1 부분에 가장 가까운 워드 라인의 상기 바닥을 따라서 마련됨―;
    상기 워드 라인의 상기 바닥과 상기 채널 영역의 상기 제1 부분 사이에 마련되는 고 유전상수 유전 절연체(high K dielectric insulator);
    상기 채널 영역의 상기 제2 부분으로부터 이격되고, 상기 워드 라인과 이격되어 인접해 있는 플로팅 게이트(floating gate);
    상기 플로팅 게이트로부터 이격되고, 상기 워드 라인에 이격되어 인접해 있는 커플링 게이트(coupling gate); 및
    상기 커플링 게이트와 상기 플로팅 게이트에 인접하면서 이격되어 있으며, 상기 제2 영역으로부터 이격되어 있는 소거 게이트(erase gate)를 포함하며,
    상기 워드 라인의 상기 금속 부분은, 상기 워드 라인의 상기 측면을 따라 연장되고, 상기 폴리실리콘 부분과 상기 플로팅 게이트 및 상기 커플링 게이트 사이에 마련되며,
    상기 고 유전상수 유전 절연체는 상기 워드 라인의 상기 측면을 따라 연장되고, 상기 금속 부분과 상기 플로팅 게이트 및 상기 커플링 게이트 사이에 마련되는 비-휘발성 메모리 셀.
  2. 삭제
  3. 삭제
  4. 청구항 1에 있어서,
    상기 고 유전상수 유전 절연체는 이산화 하프늄(hafnium dioxide), 규산 하프늄(hafnium silicate), 이산화 지르코늄(zirconium dioxide) 및 규산 지르코늄(zirconium silicate)으로부터 선택된 물질을 포함하는 비-휘발성 메모리 셀.
  5. 청구항 4에 있어서,
    상기 금속 부분은 질화 티타늄(titanium nitride)을 포함하는 비-휘발성 메모리 셀.
  6. 청구항 5에 있어서,
    상기 금속 부분은 캡핑층(capping layer)을 더 포함하는 비-휘발성 메모리 셀.
  7. 청구항 6에 있어서,
    상기 캡핑층은 산화 란탄늄(lanthanum oxide)을 포함하는 비-휘발성 메모리 셀.
  8. 청구항 1에 있어서,
    상기 소거 게이트는 바닥과 측면을 가지고, 폴리실리콘 부분과 금속 부분을 포함하며, 상기 금속 부분은 상기 소거 게이트와 상기 플로팅 게이트 및 상기 커플링 게이트 사이에 상기 소거 게이트의 상기 측면을 따라서, 및 상기 제2 영역에 가장 가까운 상기 소거 게이트의 상기 바닥을 따라서 마련되고;
    고 유전상수 유전 절연체가 상기 소거 게이트의 상기 측면을 따른 상기 소거 게이트의 상기 금속 부분과 상기 플로팅 게이트 및 상기 커플링 게이트의 사이, 및 상기 소거 게이트의 상기 바닥을 따른 상기 금속 부분과 상기 제2 영역 사이에 마련되는 비-휘발성 메모리 셀.
  9. 청구항 8에 있어서,
    상기 고 유전상수 유전 절연체는 이산화 하프늄, 규산 하프늄, 이산화 지르코늄 및 규산 지르코늄으로부터 선택된 물질을 포함하는 비-휘발성 메모리 셀.
  10. 청구항 9에 있어서,
    상기 금속 부분은 질화 티타늄을 포함하는 비-휘발성 메모리 셀.
  11. 청구항 10에 있어서,
    상기 금속 부분은 캡핑층을 더 포함하는 비-휘발성 메모리 셀.
  12. 청구항 11에 있어서,
    상기 캡핑층은 산화 란탄늄을 포함하는 비-휘발성 메모리 셀.
  13. 제1 도전형의 실질적 단결정 반도체 기판―상기 기판의 표면을 따라 마련되는 제2 도전형의 제1 영역을 가짐―상에 비-휘발성 메모리 셀을 형성하는 방법으로서,
    상기 제1 영역에 인접하여, 상기 기판의 상기 표면상에 적층 게이트 구조물(staked gate structure)을 형성하는 단계-상기 적층 게이트 구조물은 제1 측벽 및 제2 측벽에 해당하는 2개의 측벽을 가지고, 상기 적층 게이트 구조물은 상기 기판의 상기 표면과 절연되는 플로팅 게이트, 및 상기 플로팅 게이트상에 마련되어 플로팅 게이트로부터 절연되는 커플링 게이트를 포함함―;
    상기 적층 게이트 구조물의 위와 상기 기판의 위에 고 유전상수의 유전 물질의 층을 증착하는 단계―상기 고 유전상수 물질은 상기 제1 측벽과 상기 제2 측벽을 따라 상기 제1 측벽과 상기 제2 측벽에 인접하여 형성되고, 상기 적층 게이트 구조물에 인접한 상기 기판의 상기 표면상에 형성됨―;
    상기 고 유전상수 유전 물질의 층에 바로 인접하는 금속층을 증착하는 단계―상기 금속층은 상기 제1 측벽과 상기 제2 측벽을 따라, 상기 고 유전상수 유전 물질의 층에 바로 인접하여 형성되고, 상기 적층 게이트 구조물에 인접한 상기 기판의 상기 표면 위의 상기 고 유전상수 유전 물질의 층상에 형성됨―;
    상기 적층 게이트 구조물의 한 측면상의 상기 금속층에 바로 인접하며, 상기 기판 위에, 상기 기판과 절연되는 제1 폴리실리콘 게이트를 형성하는 단계;
    상기 적층 게이트 구조물의 다른 측 상의 상기 금속층에 바로 인접하며, 상기 제1 영역 위에, 상기 제1 영역과 절연되는 제2 폴리실리콘 게이트를 형성하는 단계; 및
    상기 제1 폴리실리콘 게이트에 바로 인접하는 제2 영역을 상기 기판에 형성하는 단계를 포함하는 방법.
  14. 청구항 13에 있어서,
    상기 제1 폴리실리콘 게이트와 상기 제2 폴리실리콘 게이트가 동일 단계에서 형성되는 방법.
  15. 청구항 14에 있어서,
    상기 고 유전상수 유전 물질은 이산화 하프늄, 규산 하프늄, 이산화 지르코늄 및 규산 지르코늄으로부터 선택된 물질을 포함하는 방법.
  16. 청구항 15에 있어서,
    상기 금속층은 질화 티타늄을 포함하는 방법.
  17. 청구항 16에 있어서,
    상기 금속층은 캡핑층을 더 포함하는 방법.
  18. 청구항 17에 있어서,
    상기 캡핑층은 산화 란타늄을 포함하는 방법.
  19. 청구항 14에 있어서,
    상기 적층 게이트 구조물은 상기 제1 측벽과 상기 제2 측벽의 사이에 상면(top surface)을 추가로 구비하고, 상기 고 유전상수 유전 물질은 상기 상면에 증착되고, 상기 금속층은 상기 상면 상의 상기 고 유전상수 유전 물질 상에 증착되어 있으며, 및
    상기 적층 게이트 구조물의 상기 상면 위에, 상기 적층 게이트 구조물의 상기 제1 및 제2 측벽에 인접하여, 그리고 상기 기판 상에 폴리실리콘의 층을 증착함으로써 상기 제1 폴리실리콘 게이트와 상기 제2 폴리실리콘 게이트를 동일 단계에서 형성하는 방법.
  20. 청구항 19에 있어서,
    상기 제1 폴리실리콘 게이트 및 상기 제2 폴리실리콘 게이트를 형성하기 위해, 상기 적층 게이트 구조물의 상기 상면에서 상기 폴리실리콘, 상기 고 유전상수 유전 물질 및 상기 금속층을 제거하는 제거 단계를 더 포함하는 것을 방법.
KR1020147005979A 2011-08-05 2012-07-27 고 유전상수 유전체 및 금속 게이트를 구비한 비-휘발성 메모리 셀 KR101552448B1 (ko)

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