TW201312702A - 具有高ｋ介電質及金屬閘極之非依電性記憶體胞元 - Google Patents
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Abstract
一非依電性記憶體包括一第一導電型的一基體，具有一第二導電型的第一及第二隔開區域形成於其中，且有一通道區域介於其間。一多晶矽金屬閘極字線係位在該通道區域之一第一部上方，且係藉一高K介電質層而與該部分隔開。該字線之金屬部分係緊鄰於該高K介電質層。一多晶矽浮動閘極係緊鄰於該字線且與其隔開，且係位在該通道區域的另一部分上方且與其絕緣。一多晶矽耦合閘極係位在該浮動閘極上方且與其絕緣。一多晶矽抹除閘極係位在該浮動閘極的另一側上方且與該浮動閘極絕緣，位在該第二區域上方且與其絕緣，及緊鄰於該耦合閘極的另一側且與其隔開。
Description
本發明係有關於具有金屬閘極作為該字線的一部分及介於該字線與該通道區域間之一高K介電質的非依電性記憶體胞元。
運用浮動閘極來儲存電荷的非依電性記憶體胞元為技藝界眾所周知。參考第1圖，顯示先前技術的非依電性記憶體胞元10的剖面圖。記憶體胞元100包含第一導電型，諸如P型的單晶基體12。於或接近於該基體12之一表面為第二導電型，諸如N型的第一區域14。與該第一區域14隔開者為第二區域16，也具有第二導電型。介於該第一區域14與第二區域16間者為一通道區域18。由多晶矽製成的字線20係位在該通道區域18的一第一部上方。字線20係藉一二氧化矽層22而與該通道區域18隔開。緊鄰於且與字線20隔開者為一浮動閘極24，也係由多晶矽製成且係設置於通道區域18的另一部上方。浮動閘極24係藉另一絕緣層30典型地也係由(二)氧化矽製成而與通道區域18分開。也係由多晶矽製成之一耦合閘極26係設置於浮動閘極24上方，且係藉另一複合物絕緣層32而與該浮動閘極24絕緣。複合物絕緣層32的典型材料為二氧化矽-氮化矽-二氧化矽或ONO。在浮動閘極24的另一側上且與其隔開者為也由多晶矽製成之一抹除
閘極28。抹除閘極28係設置於第二區域16上方且與其絕緣。抹除閘極28也係緊鄰於但係與耦合閘極26隔開，及緊鄰於耦合閘極26的另一側邊。
記憶體胞元10係操作如下。於程式規劃操作期間，當電荷係儲存在浮動閘極24上時，第一正電壓係施加至字線20使得在字線20下方的通道區域18部分為導電性。第二正電壓係施加至耦合閘極26。第三正電壓係施加至第二區域16。施加電流至第一區域14。電子被吸引至第二區域16的正電壓。當電子靠近浮動閘極24時，電子遭逢由施加至耦合閘極26的電壓所造成的電場驟增，造成電荷被注入至浮動閘極24上。如此，經由熱電子注入機制而發生程式規劃。當電荷從浮動閘極24移開的抹除操作期間，高正電壓係施加至抹除閘極28。負電壓或地電壓可施加至耦合閘極26及/或字線20。浮動閘極24上的電荷係藉穿隧通過浮動閘極24與抹除閘極28間的絕緣層而被吸引至抹除閘極28。更明確言之，浮動閘極24可形成有尖銳梢端面對抹除閘極28，因而輔助電子的從浮動閘極24，福-諾(Fowler-Nordheim)穿隧通過該梢端且通過該浮動閘極24與抹除閘極28間的絕緣層至抹除閘極28上。於讀取操作期間，第一正電壓係施加至字線20來導通在字線20下方的通道區域18部分。第二正電壓係施加至耦合閘極26。差壓係施加至第一區域14及第二區域16。若浮動閘極24係經程式規劃，亦即浮動閘極24儲存電荷，則施加至耦合閘極26的第二正電壓無法克服儲存在浮動閘極24上的負電子，在浮動閘極24下方的通道區域
18部分維持非導電性。如此，無電流或極小量電流係在第一區域14與第二區域16間流動。但若浮動閘極24係不經程式規劃，亦即浮動閘極24維持中性，或者或許甚至儲存正電荷(缺電子)，則施加至耦合閘極26的第二正電壓能夠使得在浮動閘極24下方的通道區域18部分變導電性。如此，電流係在第一區域14與第二區域16間流動。
如此證實記憶體胞元10可處理在90奈米範圍內的節點。但隨著標度的加大，亦即製程幾何形狀的縮小，因字線氧化物層22的厚度為無法擴充，故擴充性成為挑戰。如此可造成通過氧化物層22的漏電流，可能觸發程式規劃干擾狀況。此外，若氧化物層22為無法擴充性，則可挑戰來以1.2伏特及以下的Vcc讀取，需使用電荷泵，電荷泵可造成減慢讀取、讀取延遲、以及電荷泵占用有價值的有用面積(real estate)。又復，如此可造成於未經擇定的記憶體胞元10之已抹除態中流經字線20下方的通道區域18之高次臨界值，挑戰程式規劃的高溫操作，讀取及程式干擾。如此，如此期望找出根本上不悖離記憶體胞元10的設計，對製程擴充性問題的解決方案，使用記憶體胞元10可被縮小至較小幾何形狀。
據此，於本發明之一第一實施例中，一種非依電性記憶體胞元具有第一導電型諸如P型的單晶基體。於或接近於該基體之一表面為第二導電型諸如N型的第一區域。與該第
一區域隔開者為第二區域，也具有第二導電型。介於該第一區域與第二區域間者為一通道區域。由多晶矽及金屬閘極製成的字線係位在該通道區域的一第一部上方。字線係藉一高K介電質層而與該通道區域18隔開。字線的金屬部係緊鄰於高K介電質層。緊鄰於且與字線隔開者為一浮動閘極，也係由多晶矽製成，且係位在通道區域的另一部上方。浮動閘極係藉另一絕緣層典型地也係由(二)氧化矽製成而與通道區域分開。也係由多晶矽製成的耦合閘極係設置於浮動閘極上方且藉另一絕緣層而與其絕緣。在浮動閘極的另一側邊上且與其隔開者為一抹除閘極，也係由多晶矽製成。抹除閘極係設於第二區域上方且與其絕緣。抹除閘極也係緊鄰於但係與耦合閘極隔開，及緊鄰於耦合閘極的另一側邊。
於本發明之一第二實施例中，該記憶體胞元係類似第一實施例，但該第二實施例記憶體胞元進一步具有一高K介電質材料沿該字線側壁介於該字線與相鄰的浮動閘極及耦合閘極間，而該字線之金屬部更進一步係相鄰於沿該字線側壁的高K介電質。
於本發明之一第三實施例中，該記憶體胞元係類似第二實施例，但該第三實施例記憶體胞元進一步具有一高K介電質材料沿該字線側壁介於該抹除閘極與相鄰的浮動閘極及耦合閘極間，而該字線之金屬部係相鄰於沿該抹除閘極側壁的高K介電質材料。該抹除閘極更具有介於該抹除閘極與該第二區域間之一高K介電質層，而該抹除閘極之金屬
部係相鄰於該抹除閘極與該第二區域間之該高K介電質層。
第1圖為先前技術之快閃記憶體胞元之剖面圖。
第2圖為本發明之快閃記憶體胞元之第一實施例的剖面圖。
第3圖為本發明之快閃記憶體胞元之第二實施例的剖面圖。
第4圖為本發明之快閃記憶體胞元之第三實施例的剖面圖。
第5(A-G)圖為製造本發明之快閃記憶體胞元之第三實施例的本發明之方法流程圖所使用的該等步驟的剖面圖。
第6圖為用於本發明之方法流程圖的該等步驟中之一者的頂視圖。
參考第2圖，顯示本發明之記憶體胞元50之第一實施例。記憶體胞元50係類似第1圖所示記憶體胞元10。如此，相似的部件將標示以相同的元件符號。記憶體胞元50包含第一導電型，諸如P型的單晶基體12。於或接近於該基體12之一表面為第二導電型，諸如N型的第一區域14。與該第一區域14隔開者為第二區域16，也具有第二導電型。介於該第一區域14與第二區域16間者為一通道區域18。字線20係位在該通道區域18的一第一部上方。字線20係藉一高K介電質層52而與該通道區域18隔開。該高K介電質層52的典型材
料為二氧化鉿。頂層53諸如鑭氧化物(La2O3)可藉原子層沈積(ALD)而沈積在該高K介電質層52上。字線20包含兩部分：一第一部分54係由諸如鈦氮化物之金屬材料製成且係緊鄰於高K介電質層52(或相鄰於頂層53)，及一第二部分56，係由多晶矽製成。該第一部分54與第二部分56集合地形成字線20。頂層53的目的係達成平帶電壓移位接近於字線20 NMOS目標工作功能。緊鄰於且與字線20隔開者為一浮動閘極24，也係由多晶矽製成，且係位在通道區域18的另一部上方。浮動閘極24係藉另一絕緣層30，典型地也係由(二)氧化矽製成而與通道區域18分開。也係由多晶矽製成的耦合閘極26係設置於浮動閘極24上方且藉另一絕緣層32而與其絕緣。在浮動閘極24的另一側邊上且與其隔開者為一抹除閘極28，也係由多晶矽製成。抹除閘極28係設於第二區域16上方且與其絕緣。抹除閘極28也係緊鄰於但係與耦合閘極26隔開，及緊鄰於耦合閘極26的另一側邊。
參考第3圖，顯示本發明之記憶體胞元150之第二實施例。記憶體胞元150係類似第2圖所示記憶體胞元50。如此，相似的部件將標示以相同的元件符號。記憶體胞元150包含第一導電型，諸如P型的單晶基體12。於或接近於該基體12之一表面為第二導電型，諸如N型的第一區域14。與該第一區域14隔開者為第二區域16，也具有第二導電型。介於該第一區域14與第二區域16間者為一通道區域18。字線20係位在該通道區域18的一第一部上方。字線20係藉一高K介電質層52而與該通道區域18隔開。該高K介電質層52的典型材
料為二氧化鉿。頂層53諸如鑭氧化物(La2O3)可藉原子層沈積(ALD)而沈積在該高K介電質層52上。字線20包含兩部分：一第一部分54係由諸如鈦氮化物之金屬材料製成且係緊鄰於高K介電質層52(或相鄰於頂層53)，及一第二部分56，係由多晶矽製成。該第一部分54與第二部分56集合地形成字線20。頂層53的目的係達成平帶電壓移位接近於字線20 NMOS目標工作功能。緊鄰於且與字線20隔開者為一浮動閘極24，也係由多晶矽製成，且係位在通道區域18的另一部上方。浮動閘極24係藉另一絕緣層30，典型地也係由(二)氧化矽製成而與通道區域18分開。也係由多晶矽製成的耦合閘極26係設置於浮動閘極24上方且藉另一絕緣層32而與其絕緣。字線20也係藉高K介電質材料層52(及另一頂層53)而與浮動閘極24及耦合閘極26隔開。又復，金屬層54也係沿該字線20的側壁延伸且係緊鄰於沿該字線20側壁的該高K介電質層52(或相鄰於頂層53)。因此，高K介電質層係沿該字線20的底邊且係相鄰於該字線20。一頂層53也係在該高K層52與字線20間。最後，金屬層54係沿該字線20的底邊及側壁。在浮動閘極24的另一側邊上且與其隔開者為一抹除閘極28，也係由多晶矽製成。抹除閘極28係設於第二區域16上方且與其絕緣。抹除閘極28也係緊鄰於但係與耦合閘極26隔開，及緊鄰於耦合閘極26的另一側邊。
參考第4圖，顯示本發明之記憶體胞元250之第二實施例。記憶體胞元250係類似第3圖所示記憶體胞元150。如此，相似的部件將標示以相同的元件符號。記憶體胞元250
包含第一導電型，諸如P型的單晶基體12。於或接近於該基體12之一表面為第二導電型，諸如N型的第一區域14。與該第一區域14隔開者為第二區域16，也具有第二導電型。介於該第一區域14與第二區域16間者為一通道區域18。字線20係位在該通道區域18的一第一部上方。字線20係藉一高K介電質層52而與該通道區域18隔開。該高K介電質層52的典型材料為二氧化鉿。頂層53諸如鑭氧化物(La2O3)可藉原子層沈積(ALD)而沈積在該高K介電質層52上。字線20包含兩部分：一第一部分54係由諸如鈦氮化物之金屬材料製成且係緊鄰於高K介電質層52(或相鄰於頂層53)，及一第二部分56，係由多晶矽製成。該第一部分54與第二部分56集合地形成字線20。緊鄰於且與字線20隔開者為一浮動閘極24，也係由多晶矽製成，且係位在通道區域18的另一部上方。浮動閘極24係藉另一絕緣層30，典型地也係由(二)氧化矽製成而與通道區域18分開。也係由多晶矽製成的耦合閘極26係設置於浮動閘極24上方且藉另一絕緣層32而與其絕緣。字線20也係藉高K介電質材料層52而與浮動閘極24及耦合閘極26隔開。又復，該頂層53也係在該高K層52與字線20間。金屬層54也係沿該字線20的側壁延伸且係緊鄰於沿該字線20側壁的該高K介電質層52(或相鄰於頂層53)。因此，高K介電質層係沿該字線20的底邊且係相鄰於該字線20。在浮動閘極24的另一側邊上且與其隔開者為一抹除閘極28。抹除閘極28係設於第二區域16上方且係藉一高K介電質材料層60與其絕緣，該層60可由相同高K介電質材料52製成。
一頂層53也係在該抹除閘極28與該高K層60間。抹除閘極28也係緊鄰於但係與耦合閘極26隔開，及緊鄰於耦合閘極26的另一側邊。介於該抹除閘極28與該浮動閘極24及該耦合閘極26間為另一高K介電質材料層60，也可具有與高K介電質材料52的相同材料。另一頂層53也可在該抹除閘極28與該高K介電質層60間，該頂層係相鄰於該浮動閘極24及該耦合閘極26。該抹除閘極28包含兩部分：一金屬閘極62，其係沿該抹除閘極28的底邊且緊鄰於該高K介電質層60(或係相鄰於頂層53)，且係沿該抹除閘極28的側壁緊鄰於介於該抹除閘極62與該浮動閘極24及該耦合閘極26間的該高K介電質層60(或係相鄰於頂層53)。
現在將敘述一種製造本發明之記憶體胞元250的方法。製程係始於下列步驟，係與用來製造第1圖所示記憶體胞元10的製程步驟相同。
1. DIEF遮罩與蝕刻-包括淺槽分隔形成與襯墊氧化物移除
2.浮動閘極氧化物、多晶矽沈積及多晶矽植入
3.浮動閘極多晶矽平面化
4. MCEL遮罩及多晶矽回蝕刻
5. ONO及控制閘極堆疊體形成
6.控制閘極遮罩及蝕刻
7.控制閘極S/W間隔體形成
8.浮動閘極多晶矽蝕刻
9. MCEL-2遮罩及字線Vt植入
10.浮動閘極高溫氧化物間隔體形成
11.高電壓氧化物沈積
12. HVII遮罩、HVII植入及氧化物蝕刻
13.隧道氧化物形成
14. LVOX遮罩及氧化物蝕刻
結果所得的結構係顯示於第5A圖。光阻80被去除。然後選擇性的氧化物層可施用至該結構體。隨後施加一高K介電質材料層22。該處理程序可藉高K介電質材料，包括但非限於二氧化鉿、矽酸鉿、二氧化鋯及矽酸鋯的原子層沈積(ALD)完成。頂層53諸如鑭氧化物(La2O3)可藉原子層沈積(ALD)而沈積在該高K介電質層52上。然後沈積金屬層54。此點可藉金屬閘極材料的物理氣相沈積(PVD)接著為藉快速熱製程(RTP)的高溫退火完成。所得結構係顯示於第5B圖。
然後多晶矽層82係沈積於第5B圖所示結構上方。然後磷或砷植體係植入多晶矽層82上。此點可藉將N+摻雜物，諸如磷或砷植入多晶矽層內接著藉RTP之高溫退火完成。所得結構係顯示於第5C圖。
然後第5C圖所示結構體接受化學機械研磨(CMP)蝕刻處理。所得結構係顯示於第5D圖。
第5D圖所示結構體接受進行遮罩步驟，係藉施加具有光阻84之一遮罩使得多晶矽層82可被蝕刻。所得結構係顯示於第5E圖。
光阻84被移除。藉施用一層二氧化矽，接著其各向異性蝕刻而形成二氧化矽間隔體86。所得結構係顯示於第5F圖。
進行NNII(N+)遮罩及NNII(N+)植入。所得結構係顯示於第5G圖。
沈積在頂層53上及高K介電質層52(若無頂層53)上的金屬層54也係沿該浮動閘極24及該耦合閘極26的側壁沈積，如第5B圖所示。修整遮罩係用來開放耦合閘極26末端，及修整掉金屬閘極54，故字線20將不短路至抹除閘極28或其它字線20。此係顯示於第6圖，此乃結構的頂視圖，顯示出現金屬層54的修整位置。
在第5G圖所示結構體形成後，進行下列製程步驟。此等製程步驟係與用來製造第1圖所示記憶體胞元10的製程步驟相同。
1. PPII(P+)遮罩及PPII(P+)植入
2. CGCT遮罩及蝕刻
3.金屬矽化物形成-在字線多晶矽56、抹除閘極多晶矽28、位元線矽(圖中未顯示)、高電壓/邏輯閘極多晶矽(圖中未顯示)、及高電壓/邏輯擴散區(圖中未顯示)上。
4. ILD沈積及CMP
5. CONT遮罩
6. MTL1遮罩
7. VIA1遮罩
8. MTL2遮罩
9. BPAD遮罩
10. APAD遮罩
11. BPAD遮罩
10、50、150、250‧‧‧非依電性記憶體胞元
12‧‧‧基體
14‧‧‧第一區域
16‧‧‧第二區域
18‧‧‧通道區域
20‧‧‧字線
22‧‧‧高K介電質層、字線氧化物層、氧化物層
24‧‧‧浮動閘極
26‧‧‧耦合閘極
28、62‧‧‧抹除閘極、金屬閘極
30‧‧‧絕緣層
32‧‧‧複合物絕緣層
52、60‧‧‧高K介電質層
53‧‧‧頂層
54‧‧‧第一部分、金屬層
56‧‧‧第二部分
80、84‧‧‧光阻
82‧‧‧多晶矽層
86‧‧‧二氧化矽間隔體
第1圖為先前技術之快閃記憶體胞元之剖面圖。
第2圖為本發明之快閃記憶體胞元之第一實施例的剖面圖。
第3圖為本發明之快閃記憶體胞元之第二實施例的剖面圖。
第4圖為本發明之快閃記憶體胞元之第三實施例的剖面圖。
第5(A-G)圖為製造本發明之快閃記憶體胞元之第三實施例的本發明之方法流程圖所使用的該等步驟的剖面圖。
第6圖為用於本發明之方法流程圖的該等步驟中之一者的頂視圖。
12‧‧‧基體
14‧‧‧第一區域
16‧‧‧第二區域
18‧‧‧通道區域
20‧‧‧字線
24‧‧‧浮動閘極
26‧‧‧耦合閘極
28‧‧‧抹除閘極
30‧‧‧絕緣層
32‧‧‧複合物絕緣層
50‧‧‧記憶體胞元
52‧‧‧高K介電質層
53‧‧‧頂層
54‧‧‧金屬層、第一部分
56‧‧‧第二部分
Claims (20)
- 一種非依電性記憶體胞元，其係包含，一第一導電型的一實質上單晶半導體基體；沿該基體之一表面的一第二導電型的一第一區域；沿該基體之該表面的該第二導電型的一第二區域，係與該第一區域隔開；於該基體內沿其表面於該第一區域與該第二區域間之一通道區域；該通道區域具有一第一部及一第二部，而該第一部係相鄰於該第一區域；一字線具有一底邊及一側邊，該底係與該通道區域之該第一部隔開；該字線係包含一多晶矽部及一金屬部，而該金屬部係沿該字線之該底邊而最接近於該通道區域之該第一部；於該字線之該底邊與該通道區域之該第一部間之一高K介電質絕緣體；與該通道區域之該第二部隔開且與該字線隔開但相鄰的一浮動閘極；與該浮動閘極隔開且與該字線隔開但相鄰的一耦合閘極；及與該第二區域隔開之一抹除閘極，該抹除閘極係相鄰於該耦合閘極及該浮動閘極且與其隔開。
- 如申請專利範圍第1項之記憶體胞元，其中該字線之該金屬部分係沿該字線之該側邊延伸且係介於該多晶矽部與該浮動閘極及該耦合閘極間。
- 如申請專利範圍第2項之記憶體胞元，其中該高K介電質絕緣體係沿該字線之該側邊延伸且係介於該金屬部與該浮動閘極及該耦合閘極間。
- 如申請專利範圍第3項之記憶體胞元，其中該高K介電質絕緣體係包含選自於二氧化鉿、矽酸鉿、二氧化鋯及矽酸鋯中之一種材料。
- 如申請專利範圍第4項之記憶體胞元，其中該金屬部係包含氮化鈦。
- 如申請專利範圍第5項之記憶體胞元，其中該金屬部係更進一步包含一頂層。
- 如申請專利範圍第6項之記憶體胞元，其中該頂層係包含鑭氧化物。
- 如申請專利範圍第3項之記憶體胞元，其中該抹除閘極具有一底邊及一側邊且係包含一多晶矽部及一金屬部，而該金屬部係沿該抹除閘極之該側邊介於該抹除閘極與該浮動閘極及該耦合閘極間，且係沿該抹除閘極之該底邊最靠近該第二區域；一高K介電質絕緣體係介於該抹除閘極之沿其側邊的該金屬部與該浮動閘極及該耦合閘極間，且係介於沿該抹除閘極之該底邊的該金屬與該第二區域間。
- 如申請專利範圍第8項之記憶體胞元，其中該高K介電質絕緣體係包含選自於二氧化鉿、矽酸鉿、二氧化鋯及矽酸鋯中之一種材料。
- 如申請專利範圍第9項之記憶體胞元，其中該金屬部係 包含氮化鈦。
- 如申請專利範圍第10項之記憶體胞元，其中該金屬部係更進一步包含一頂層。
- 如申請專利範圍第11項之記憶體胞元，其中該頂層係包含鑭氧化物。
- 一種於一第一導電型的一實質上單晶半導體基體上形成具有沿該基體之一表面的一第二導電型的一第一區域之一非依電性記憶體胞元之方法，該方法係包含：於該基體的該表面上形成一堆疊閘極結構相鄰於該第一區域，該堆疊閘極結構具有二側壁，一第一側壁及一第二側壁，該堆疊閘極結構係包含與該基體的該表面絕緣之一浮動閘極，及於該浮動閘極上且與其絕緣之一耦合閘極；沈積一高K介電質材料層於該堆疊閘極結構上方及於該基體上方；該高K介電質材料係沿該第一側壁及該第二側壁形成且係與其相鄰，且係形成於該基體相鄰該堆疊閘極結構的該表面上；緊鄰該高K介電質層沈積一金屬層，該金屬層係沿該第一側壁及該第二側壁形成且係緊鄰於該高K介電質層，且係在該基體的該表面上方相鄰該堆疊閘極結構的該高K介電質層上；形成一第一多晶矽閘極緊鄰於該堆疊閘極結構的一側上的該金屬層，且係於該基體上方且與其絕緣；形成一第二多晶矽閘極緊鄰於該堆疊閘極結構的 另一側上的該金屬層，且係於該第一區域上方且與其絕緣；及緊鄰該第一多晶矽閘極，於該基體內形成一第二區域。
- 如申請專利範圍第13項之方法，其中該第一多晶矽閘極及該第二多晶矽閘極係於該同一步驟形成。
- 如申請專利範圍第14項之方法，其中該高K介電質絕緣體係包含選自於二氧化鉿、矽酸鉿、二氧化鋯及矽酸鋯中之一種材料。
- 如申請專利範圍第15項之方法，其中該金屬部係包含氮化鈦。
- 如申請專利範圍第16項之方法，其中該金屬部係更進一步包含一頂層。
- 如申請專利範圍第17項之方法，其中該頂層係包含鑭氧化物。
- 如申請專利範圍第14項之方法，其中該堆疊閘極結構進一步具有介於該第一側壁與該第二側壁間之一頂面，其中該高K介電質材料係沈積在該頂面上，及該金屬層係沈積在該頂面上的該高K介電質材料上，及其中藉由沈積一多晶矽層於該堆疊閘極結構之該頂面上方，相鄰於該堆疊閘極結構的該第一及第二側壁，且係於該基體上。
- 如申請專利範圍第19項之方法，其係進一步包含一移除步驟來移除於該堆疊閘極結構之頂面上的該多晶矽、該 高K介電質材料及該金屬層而形成該第一多晶矽閘極及該第二多晶矽閘極。
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