JP7376595B2 - 浮遊ゲート、結合ゲート、及び消去ゲートを有するメモリセル、並びにその製造方法 - Google Patents
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Description
（優先権の主張）
本出願は２０１８年１２月３日に出願された、「Ｍｅｍｏｒｙ Ｃｅｌｌ Ｗｉｔｈ Ｆｌｏａｔｉｎｇ Ｇａｔｅ，Ｃｏｕｐｌｉｎｇ Ｇａｔｅ Ａｎｄ Ｅｒａｓｅ Ｇａｔｅ，Ａｎｄ Ｍｅｔｈｏｄ Ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」と題する米国特許出願第１６／２０８，２９７号の優先権を主張する。
本出願は２０１８年１２月３日に出願された、「Ｍｅｍｏｒｙ Ｃｅｌｌ Ｗｉｔｈ Ｆｌｏａｔｉｎｇ Ｇａｔｅ，Ｃｏｕｐｌｉｎｇ Ｇａｔｅ Ａｎｄ Ｅｒａｓｅ Ｇａｔｅ，Ａｎｄ Ｍｅｔｈｏｄ Ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」と題する米国特許出願第１６／２０８，２９７号の優先権を主張する。
（発明の分野）
本発明は、不揮発性フラッシュメモリデバイスに関し、より具体的には、コア及び高電圧論理デバイスと同じチップに埋設されたフラッシュメモリのアレイに関する。
本発明は、不揮発性フラッシュメモリデバイスに関し、より具体的には、コア及び高電圧論理デバイスと同じチップに埋設されたフラッシュメモリのアレイに関する。
スプリットゲート型不揮発性メモリデバイスは、当技術分野において周知である。例えば、米国特許第７，９２７，９９４号は、スプリットゲート型不揮発性メモリセルを開示しており、チャネル領域の２つの異なる部分が、２つの異なるゲート（浮遊ゲート及び選択ゲート）によって制御される。メモリセルは、浮遊ゲートの上方にある制御ゲート及びソース領域の上方にある消去ゲートを更に含む。スプリットゲート型メモリセルは、動作電圧が比較的低いため、すなわち、基板上での電源供給をより小さく、より効率的にすることができるために有利である。スプリットゲート型メモリセルは、メモリセルサイズが拡大されて横方向に変位した２つの別個のゲートを収容し、チャネル領域の２つの別個の部分を制御するために不利である。
当該技術分野においては、単一ゲート（浮遊ゲート）のみがチャネル領域を制御する積層ゲート不揮発性メモリデバイスが周知である。制御ゲートは、浮遊ゲートの上方に形成される。チャネル領域を制御するために単一ゲートのみが使用されることを前提とすると、メモリセルをより小さいサイズに縮小することができるために、積層ゲートメモリセルが有利である。積層ゲートメモリセルは、動作電圧が比較的高いために不利である。
より小さいサイズに縮小することができ、更に比較的低い電圧を使用して動作するメモリセル設計が必要とされている。低電圧論理デバイス（コアデバイス）及び高電圧論理デバイス（ＨＶデバイス）など他の論理デバイスと同じチップにかかるメモリセルを作製する方法も必要とされている。
前述の問題及び必要性は、半導体基板と、該基板に形成された第１のソース領域及び第１のドレイン領域であって、前記基板の第１のチャネル領域は第１のソース領域と第１のドレイン領域との間に延在している、第１のソース領域及び第１のドレイン領域と、前記第１のチャネル領域の上方に配設され、該第１のチャネル領域から絶縁された浮遊ゲートであって、前記第１のチャネル領域の導電性は、前記浮遊ゲートによって単独で制御される、浮遊ゲートと、該浮遊ゲートの上方に配設され、該浮遊ゲートから絶縁された制御ゲートと、前記ソース領域の上方に配設され、該ソース領域から絶縁された消去ゲートであって、該消去ゲートは、前記浮遊ゲートの縁部に面し、前記浮遊ゲートの前記縁部から絶縁されるノッチを含む、消去ゲートと、を含むメモリデバイスによって対処される。
メモリデバイスは、半導体基板と、該基板に形成された第１のソース領域と、前記基板に形成された第１のドレイン領域及び第２のドレイン領域であって、前記基板の第１のチャネル領域は、前記第１のドレイン領域と前記第１のソース領域との間に延在し、前記基板の第２のチャネル領域は、前記第２のドレイン領域と前記第１のソース領域との間に延在する、第１のドレイン領域及び第２のドレイン領域と、前記第１のチャネル領域の上方に配設され、該第１のチャネル領域から絶縁された第１の浮遊ゲートであって、前記第１のチャネル領域の導電性は、前記第１の浮遊ゲートによって単独で制御される、第１の浮遊ゲートと、前記第２のチャネル領域の上方に配設され、該第２のチャネル領域から絶縁された第２の浮遊ゲートであって、前記第２のチャネル領域の導電性は、前記第２の浮遊ゲートによって単独で制御される、第２の浮遊ゲートと、前記第１の浮遊ゲートの上方に配設され、該第１の浮遊ゲートから絶縁された第１の制御ゲートと、前記第２の浮遊ゲートの上方に配設され、該第２の浮遊ゲートから絶縁された第２の制御ゲートと、前記第１のソース領域の上方に配設され、該第１のソース領域から絶縁された消去ゲートであって、該消去ゲートは、前記第１の浮遊ゲートの縁部に面し、前記第１の浮遊ゲートの前記縁部から絶縁される第１のノッチと、前記第２の浮遊ゲートの前記縁部に面し、前記第２の浮遊ゲートの縁部から絶縁される第２のノッチと、を含む消去ゲートと、を含む。
メモリデバイスを形成する方法は、半導体基板に第１のソース領域及び第１のドレイン領域を形成するステップであって、前記基板の第１のチャネル領域は、前記第１のソース領域と前記第１のドレイン領域との間に延在している、ステップと、前記第１のチャネル領域の上方に、該第１のチャネル領域から絶縁された浮遊ゲートを形成するステップであって、前記第１のチャネル領域の導電性は、前記浮遊ゲートによって単独で制御される、ステップと、前記浮遊ゲートの上方に、該浮遊ゲートから絶縁された制御ゲートを形成するステップと、前記ソース領域の上方に、該ソース領域から絶縁された消去ゲートを形成するステップであって、前記消去ゲートは、前記浮遊ゲートの縁部に面し、前記浮遊ゲートの前記縁部から絶縁されるノッチを含む、ステップと、を含む。
メモリデバイスを形成する方法は、半導体基板に第１のソース領域を形成するステップと、前記基板に第１のドレイン領域及び第２のドレイン領域を形成するステップであって、前記基板の第１のチャネル領域は、前記第１のドレイン領域と前記第１のソース領域との間に延在し、前記基板の第２のチャネル領域は、前記第２のドレイン領域と前記第１のソース領域との間に延在する、ステップと、前記第１のチャネル領域の上方に、該第１のチャネル領域から絶縁された第１の浮遊ゲートを形成するステップであって、前記第１のチャネル領域の導電性は、前記第１の浮遊ゲートによって単独で制御される、ステップと、前記第２のチャネル領域の上方に、該第２のチャネル領域から絶縁された第２の浮遊ゲートを形成するステップであって、前記第２のチャネル領域の導電性は、前記第２の浮遊ゲートによって単独で制御される、ステップと、前記第１の浮遊ゲートの上方に、該第１の浮遊ゲートから絶縁された第１の制御ゲートを形成するステップと、前記第２の浮遊ゲートの上方に、該第２の浮遊ゲートから絶縁された第２の制御ゲートを形成するステップと、前記第１のソース領域の上方に、該第１のソース領域から絶縁された消去ゲートを形成するステップであって、前記消去ゲートは、前記第１の浮遊ゲートの縁部に面し、前記第１の浮遊ゲートの前記縁部から絶縁される第１のノッチと、前記第２の浮遊ゲートの縁部に面し、前記第２の浮遊ゲートの前記縁部から絶縁される第２のノッチとを含む、ステップと、を含む。
半導体基板と、該基板に形成されたソース領域及びドレイン領域であって、前記基板のチャネル領域は、前記ソース領域と前記ドレイン領域との間に延在している、ソース領域及びドレイン領域と、前記チャネル領域の上方に配設され、該チャネル領域から絶縁された浮遊ゲートであって、前記チャネル領域の導電性は、前記浮遊ゲートによって単独で制御される、浮遊ゲートと、該浮遊ゲートの上方に配設され、該浮遊ゲートから絶縁された制御ゲートと、前記ソース領域の上方に配設され、該ソース領域から絶縁された消去ゲートであって、該消去ゲートは、前記浮遊ゲートの縁部に面し、前記浮遊ゲートの前記縁部から絶縁されるノッチを含む、消去ゲートと、を含むメモリデバイスを動作させる方法。この方法は、正電圧を前記消去ゲートに印加することによって、前記浮遊ゲートから電子を除去するステップを含む。
本発明の他の目的及び特徴は、明細書、特許請求の範囲、添付図面を精読することによって明らかになるであろう。
本実施形態は、改善されたメモリセル、並びに同一チップに改善されたメモリセル、低電圧論理デバイス（コアデバイス）、及び高電圧論理デバイス（ＨＶデバイス）を有するメモリアレイデバイスを同時に形成するためのプロセスである。具体的には、半導体基板１０（例えば、ｐ型基板）は、図１に示すように、メモリセルが形成されるメモリアレイエリア（メモリエリア）１４、コア論理デバイスが形成されるコアデバイスエリア（コアエリア）１６、及びＨＶ論理デバイスが形成されるＨＶデバイスエリア１８（ＨＶエリア）の３つのエリアを含む。基板１０は、３つのエリア１４、１６、及び１８にそれぞれ対応する３つの領域１０ａ、１０ｂ、１０ｃを含む。
図２Ａ～図１３Ａ（ワード線（ＷＬ）方向での基板領域１０ａのメモリエリア１４部分の断面図を含む）及び図２Ｂ～図１３Ｂ（ＷＬ方向に直交するビット線（ＢＬ）方向での基板領域１０ａのメモリエリア１４部分の断面図を含む）に、メモリセルの形成プロセスを示す。図２Ｃ～図１３Ｃ（基板領域１０ｂのコアデバイスエリア１６部分の断面図を含む）に、コアデバイスの形成プロセスを示す。図２Ｄ～図１３Ｄ（基板領域１０ｃのＨＶデバイスエリア１８部分の断面図を含む）に、ＨＶデバイスの形成プロセスを示す。
このプロセスは、基板表面に二酸化シリコン（酸化物）層２０を形成することによって始まる。酸化物層２０に窒化シリコン（窒化物）層２２を形成する。窒化物層２２に、酸化物層２４などハードマスク絶縁体を形成する。これら３層は、図２Ａ～図２Ｄに示すように、３つの基板領域１０ａ、１０ｂ、及び１０ｃの全てに形成される。フォトリソグラフィマスキングステップ（マスキングステップ）を実行して、基板１０の上方に、特に酸化物層２４の上方にフォトレジストを形成し、フォトレジストの選択的露光及びフォトレジストの一部の選択的除去を実行し、下層の材料（この場合は酸化物２４）の選択部分を露出したままにする。フォトレジストによって露出したままのエリアで異方性酸化物エッチング、窒化物エッチング、及びシリコンエッチングを実行して、酸化物２４、窒化物２２、及び酸化物２０の各層を通ってシリコン基板１０内へと延在するトレンチ２６を形成する。３つの基板領域１０ａ～１０ｃ全てにおいて、これらのトレンチ２６を形成する。結果として得られた構造体を、図３Ａ～図３Ｄ（フォトレジスト除去後）に示す。
トレンチ２６のシリコン壁に沿って酸化物のライナー層２８を形成する。構造体の上方に酸化物を形成し、続いて、合わせてＳＴＩ（シャロートレンチアイソレーション）酸化物絶縁体３０でトレンチ２６を充填し、窒化物２２上の酸化物２４を除去する酸化物化学機械研磨（ＣＭＰ）を実行する。窒化物エッチングを使用して、窒化物層２２を除去する。基板の異なるエリアに対して一連の注入を実行して（例えば、標的エロアを除く基板の全エリアをフォトレジストで被覆し、注入を実行し、他のエリアに対して繰り返す）、ＨＶエリア１８にＨＮＷＬウェル（ＨＶ ＮＭＯＳデバイスウェル）及びＨＰＷＬウェル（ＨＶ ＰＭＯＳデバイスウェル）を形成する。次いで、酸化物エッチングを使用して、酸化物層２０を除去する。ＳＴＩ酸化物積層体３０間の露出したシリコン表面に酸化物層３２（ＦＧ酸化物）を形成する。構造体の上方にポリシリコン層３４（ＦＧポリ、すなわち浮遊ゲートを形成するポリシリコン）を堆積させ、続いてポリ注入又はその場でドープされたポリ注入アニール、及びポリシリコンＣＭＰ（研磨停止部としてＳＴＩ酸化物３０を使用する）を実行する。結果として得られた構造体を、図４Ａ～図４Ｄに示す。この時点で（フォトレジストでコアエリア１６及びＨＶデバイスエリア１８を保護しながら）、メモリエリア１４でポリ層３４を更に注入することができる。ＳＴＩ酸化物３０及びＦＧポリ３４はまた、自己整合ＳＴＩプロセスを使用して形成することができ、ＦＧポリ３４は、ＳＴＩエッチング中に画定される第１のポリ層、及び従来のリソグラフィプロセスによって画定される第２のポリ層を含むことに留意されたい。
ＳＴＩ酸化物ブロック３０は、酸化物エッチングによってポリ層３４の上面の下方に窪んでいる。次いで、構造体の上方にゲート絶縁体３６を形成する。好ましくは、ゲート絶縁体３６は、酸化物、窒化物、酸化物の副層（ＯＮＯ）を有する複合絶縁体である。構造体の上方に、ポリシリコン（ＣＧポリ、すなわち、制御ゲートを形成するポリシリコン）の層３８を堆積させる。注入及びアニール、又はその場でドープされたポリを使用できることが好ましい。ＣＧポリ層３８の上方に、酸化物、窒化物、又はこれらの両方の複合体などハードマスク絶縁体（ＨＭ）４０を形成する。任意選択的に、緩衝酸化物を添加することができる。このステップを経て、酸化物３２、ポリ３４、ＯＮＯ３６、ポリ３８、及びＨＭ絶縁体４０の各層が、３つの基板領域１０ａ～１０ｃの全ての上方に形成されている。次いで、マスキングステップを使用して、メモリエリア１４の一部をフォトレジストで選択的に被覆する（コアエリア１６及びＨＶデバイスエリア１８の全ては、露出させたままである）。次いで、一連の酸化物エッチング、窒化物エッチング、及びポリエッチングを使用して、メモリエリア１４の緩衝酸化物（使用する場合）の露出部分、ＨＭ絶縁体４０、ポリ３８、ＯＮＯ３６、及びポリ３４の上部を除去し、これらの層を通って延在するトレンチ４２を形成する。コアエリア１６及びＨＶデバイスエリア１８から、緩衝酸化物（使用する場合）、ＨＭ絶縁体４０、ポリ３８、ＯＮＯ３６、及びポリ３４の上部を除去する。結果として得られた構造体を、図５Ａ～図５Ｄ（フォトレジスト除去後）に示す。
窒化物堆積及び窒化物エッチングによって、メモリエリア１４のトレンチ４２の側壁に沿って窒化物スペーサ４４を形成する。酸化物堆積及び酸化物エッチングによって、メモリエリア１４のトレンチ４２内の窒化物スペーサ４４に沿って酸化物スペーサ４６を形成する。次いで、ポリエッチングを使用して、トレンチ４２の底部（酸化物スペーサ４６の間）及びコアエリア１６／ＨＶエリア１８において露出したポリ層３４の一部を除去する。高温酸化物堆積（ＨＴＯ）、アニール、及び酸化物エッチングによって、ポリ層３４の露出側に酸化物スペーサ４８を形成する。結果として得られた構造体を、図６Ａ～図６Ｄに示す。
異なるエリアに対して一連の注入を実行して（例えば、標的エリアを除く基板の全エリアをフォトレジストで被覆し、注入を実行し、他のエリアに対して繰り返す。）、コアエリア１６にＰＷＥＬウェル及びＮＷＥＬウェルを形成する。マスキングステップを使用して、メモリエリア１４及びコアエリア１６をフォトレジストで被覆し、ＨＶエリア１８を露出したままにする。酸化物エッチングによって、ＨＶエリア１８の残りの酸化物３２を除去する。フォトレジストの除去後、（例えば、ＲＴＯ／ＨＴＯ堆積によって）基板の上方に酸化物層５０を形成する。フォトレジストの除去後、マスキングステップを使用して、メモリエリア１４のトレンチ４２を除いて、メモリエリア１４、コアエリア１６、及びＨＶエリア１８をフォトレジスト５２で被覆する。次いで、図７Ａ～図７Ｄに示すように、注入を使用して、メモリエリア１４のトレンチ４２の下の基板にソース領域５４を形成する。
次いで、酸化物エッチング（好ましくはウェットエッチング）を実行して、メモリエリア１４のトレンチ４２内の酸化物スペーサ４６及び４８、並びに酸化物層３２を除去し、ポリ層３４の側壁及び基板１０ａの表面を露出させる。次いで、フォトレジスト５２を除去し、その後、酸化物堆積及びエッチングによって、スペーサのようにトレンチ４２の側壁に沿って、かつメモリエリア１４の基板１０ａの表面に沿って酸化物５６を形成する。マスキングステップ及び酸化物エッチング／形成ステップを実行して、コアエリア１６の基板に第１のゲート酸化物５８を形成し、ＨＶエリア１８に第２のゲート酸化物６０を形成する。第２のゲート酸化物６０（酸化物層５０と酸化物層５６と酸化物層５８との組み合わせである）は、第１のゲート酸化物５８より厚い。ソース領域５４の上方の酸化物は、酸化物層５６と酸化物層５８との組み合わせである。次いで、構造体の上方にポリシリコン層６２を形成する。ポリ層６２の上方に酸化物層６４を形成する。マスキングステップ及びエッチングステップを使用して、メモリエリア１４から酸化物層６４を除去する。次いで、ポリシリコン堆積を実行して、メモリエリア１４のポリ層６２を厚くし、コアエリア１６及びＨＶエリア１８にダミーポリ層６６を形成する。結果として得られた構造体を、図８Ａ～図８Ｄに示す。
ポリシリコンＣＭＰを実行して、コアエリア１６及びＨＶエリア１８のダミーポリ層６６を除去し、トレンチ４２内のポリ層６２のブロック（ソース領域５４の上方）を除いて、メモリエリアのポリ層６２を除去する。酸化物エッチングを使用して、コアエリア１６及びＨＶエリア１８の酸化物層６４を除去する。マスキングステップを使用して、メモリエリア１４のストラップ領域７０を除いて、構造体の上方にフォトレジスト６８を形成する。ポリエッチングを使用して、ストラップ領域７０のポリブロック６２を除去する。結果として得られた構造体を、図９Ａ～図９Ｄに示す。
フォトレジスト６８の除去後、マスキングステップを実行して、ポリブロック６２間のメモリエリア１４の部分を除いて、フォトレジストで構造体を被覆する。一連のエッチングを実行して、ＨＭ絶縁体４０の露出部分、ポリ層３８、ＯＮＯ３６、及びポリ層３４を除去し、メモリエリア１４にこれらの層のメモリ積層体構造体Ｓ１及びＳ２の対（ポリブロック６２の各側面に１つの積層体）を残す。これらは、最終的に、メモリセルの対、並びに制御ゲート線及びソース線のストラッピングに使用され得るストラップ領域７０内の追加構造体７２を形成する。この結果得られた構造体を、図１０Ａ～図１０Ｄ（フォトレジスト除去後）に示す。
マスキングステップを使用して、コアエリア１６及びＨＶエリア１８の上方にフォトレジストを形成し、メモリエリア１４を露出したままにする。次いで、メモリエリア１４で注入を実行し、隣接する積層体Ｓ１／Ｓ２の対の間の基板にドレイン領域７４を形成する。フォトレジストの除去後、図１１Ａ～図１１Ｄに示すように、（例えば、ＨＴＯスペーサ堆積、アニール、及びエッチングによって）積層体Ｓ１／Ｓ２の側面に沿って酸化物スペーサ７６を形成する。次に、マスキングステップを使用して、全エリアをフォトレジスト７８で被覆し、コアエリア１６及びＨＶエリア１８の部分からフォトレジスト７８を除去して、これらのエリアを露出したままにする。次に、図１２Ａ～図１２Ｄに示すように、ポリエッチングによってポリ層６２の露出部分を除去し、コアエリア１６及びＨＶエリア１８のポリ層６２のブロックを残す。
フォトレジスト７８の除去後、一連のマスキングステップ及び注入を実行して、基板のコア領域１０ｂのポリブロック６２に隣接する基板にソース領域８０及びドレイン領域８２を形成し、基板のＨＶ領域１０ｃのポリブロック６２に隣接する基板にソース領域８４及びドレイン領域８６を形成する。ＨＶエリア１８のソース領域８４及びドレイン領域８６は、より高い電圧で動作するために、コアエリア１６のソース領域８０及びドレイン領域８２より深く基板に形成される。酸化物堆積及びエッチングによって、ポリブロック６２の側壁に沿って酸化物スペーサ８８及び９０を形成する。図１３Ａ～図１３Ｄに示すように、構造体の上方に絶縁材料（例えば、ＩＬＤ酸化物）の厚い層９２を形成する。次いで、ポストエンド処理を実行する。この処理は、絶縁体９２を貫通するホール又はトレンチを形成して、メモリセルのドレイン領域、並びに論理デバイスのソース、ドレイン、及びゲートを露出させることと、導電性材料（すなわち、任意の適切な金属）でホール又はトレンチを充填して、当該技術分野において周知である、垂直に延在している接点を形成することと、を含む。
図１４は、メモリエリア１４のメモリセルの最終構造を示す。メモリセルの対は、端から端まで形成され、各メモリセルは、ソース領域５４及びドレイン領域７４を含み、基板のチャネル領域９４がソース領域５４とドレイン領域７４との間に延在している。浮遊ゲート３４は、チャネル領域９４の上方に配設され、チャネル領域９４から絶縁される。浮遊ゲート３４は、チャネル領域９４の導電性を単独で制御する（すなわち、浮遊ゲートはチャネル領域の第１の部分の上方に配設され、チャネル領域の第１の部分の導電性を制御し、別のゲートがチャネル領域の第２の部分の上方に配設され、チャネル領域の第２の部分の導電性を制御するスプリットゲート構成と比較して、浮遊ゲート３４は、チャネル領域のすぐ上方に存在し、チャネル領域から絶縁されている唯一のゲートである）。制御ゲート３８は、浮遊ゲート３４の上方に配設され、つ浮遊ゲート３４から絶縁される。消去ゲート６２は、ソース領域５４の上方に配設され、ソース領域５４から絶縁され、浮遊ゲート３４に隣接し、浮遊ゲート３４から絶縁される。消去ゲート６２ａは、浮遊ゲート３４の縁部３４ａに面するノッチ６３を含む。各メモリセル対は、共通のソース領域５４及び消去ゲート６２ａを共有する。隣接するメモリセル対は、共通のドレイン領域７４を共有する。メモリセルのアレイは、好ましくは、メモリセルが行及び列に配置された状態で、同時に形成される。図１４に示すメモリセルの対は、列方向に延在する。メモリセルの各列は、メモリセルの列内の全ドレイン領域７４に電気的に接続するビット線（ＢＬ）を含む。メモリセルの各行は、メモリセルの行内の全消去ゲート６２ａに電気的に接続する消去ゲート線（ＥＧＬ）を含む。メモリセルの各行は、メモリセルの行内の全制御ゲート３８に電気的に接続する制御ゲート線（ＣＧＬ）を含む。メモリセルの各行は、メモリセルの行内の全ソース領域５４に電気的に接続するソース線（ＳＬ）を含む。
図１５は、コア領域１６の論理デバイスの最終構造を示す。各論理デバイスは、ソース領域８０及びドレイン領域８２を含み、基板のチャネル領域９６がソース領域５４とドレイン領域７４との間に延在している。論理ゲート６２ｂは、（チャネル領域９６の導電性を制御するために）チャネル領域９６の上方に配設され、かつチャネル領域９６から絶縁されている。
図１６は、ＨＶエリア１８の論理デバイスの最終構造を示す。各論理デバイスは、ソース領域８４及びドレイン領域８６を含み、基板のチャネル領域９８がソース領域８４とドレイン領域８６との間に延在している。論理ゲート６２ｃは、（チャネル領域９８の導電性を制御するために）チャネル領域９８の上方に配設され、かつチャネル領域９８から絶縁されている。ＨＶエリア１８の論理デバイスは、より高い電圧で動作することができる。これは、ゲート６２ｃの下方の酸化物層６０が、コアエリア１６の論理ゲート６２ｂの下のより薄い酸化物層５８と比較して厚く、ＨＶエリア１８のソース８４／ドレイン８６の接合部が、コアエリア１４のソース８０／ドレイン８２の接合部と比較して深いためである。
図１７は、選択した（ｓｅｌ）線及び非選択の（ｕｎｓ）線（「選択した」とは、標的セルが示した線に接続されていることを意味する）について消去動作、プログラム動作、及び読み出し動作を行うためのメモリエリア１４のメモリセルの非限定的な例示的な動作電圧の第１のセットを示す。消去動作は、浮遊ゲート３４から電子を除去することを含む。消去動作では、（リーキーセルを回避するために消去済みの全セルのための）プリプログラムステップと、（消去ゲート６２ａ上での高圧正電圧により、浮遊ゲート３４上の電子に、介在する絶縁体を通って消去ゲート６２ａへとトンネリングさせる）消去ステップと、（過消去された全セルのための）ソフトプログラムステップと、を含む。消去ステップは、好ましくは、別個のパルスで消去電圧を印加することによって実施される。好ましくは、ページ全体（行）、ブロック、セクタ、又はチップが同時に消去される。消去パルス間で、読み出し動作を各ビット線ＢＬで実行して、メモリセルの列から電流を読み出し、それを消去基準セルからの基準電流と比較することができる。消去パルスは、読み出し電流が、消去基準セルからの基準電流のものを超えるまで継続する。ソフトプログラミングステップはまた、読み出し動作によって分離されたパルスで適用され得る。ソフトプログラミングパルスは、メモリセルが、ソフトプログラム基準セルからの基準電流より低い読み出し電流を呈するまで継続する。
プログラム動作は、浮遊ゲート３４に電子を注入することを含む。プログラム動作の場合、ドレイン領域７４にゼロ電圧が印加され、ソース領域５４及び消去ゲート６２ａに正電圧が印加され、制御ゲート３８により高い正電圧が印加される。チャネル領域９４に沿って移動する電子は加熱され、周知のホット電子注入技術によって浮遊ゲート３４に注入される。読み出し動作は、ドレイン領域７４、制御ゲート３８、及び消去ゲート６２ａに正電圧を印加し、チャネル領域９４に沿って全ての電流のレベルを感知することを伴う。浮遊ゲート３４の電子が消去された場合、電流はチャネル領域９４に沿って流れ、それによって消去されたプログラミング状態が感知される。浮遊ゲート３４が電子でプログラムされている場合、電流はチャネル領域９４に沿ってほとんど又は全く流れず、それによってプログラム状態が感知される。
図１８は、消去動作、プログラム動作、及び読み出し動作を行うためのメモリエリアのメモリセルの非限定的な例示的な動作電圧の第２のセットを示す。図１７の電圧に対する図１８の電圧の１つの著しい違いは、消去ステップ中に負電圧が制御ゲート３８線に印加されることであり、これにより、当該ステップ中の消去ゲート６２ａでのより低い正電圧が可能になる。
本実施形態は、多くの利点をもたらす。メモリセルは、チャネル領域全体の上方の浮遊ゲートゲート、浮遊ゲートの上方の制御ゲート、及びソース領域の上方の消去ゲートの３つのゲートのみを有し、２つのメモリセル間で単一の消去ゲート６２ａ及びソース領域５４を共有する。この構成により、スプリットゲート型メモリセル構成と比較して、メモリセルのサイズを効果的に縮小することができる。別個の消去ゲート６２ａを含めることにより、専用消去ゲートを有さない、従来の積層ゲートメモリセル構成と比較して、メモリセルの消去に必要な電圧を低減し、より小型かつ低電圧の動作電圧電源を可能にする。消去中に制御ゲート３８で負電圧を使用することにより、より低い消去電圧が更に可能になる。浮遊ゲート３４の縁部３４ａに面する消去ゲート６２ａのノッチ６３は、浮遊ゲートと消去ゲートとの間のトンネリング効率を向上させる。従来技術で使用されるより浅い基板のウェル領域は、より低い消去電圧のおかげで実現可能となる。単一のポリ層６２を使用してメモリエリア１４の消去ゲート６２ａ、コアエリア１６の論理ゲート６２ｂ、ＨＶエリア１８の論理ゲート６２ｃを形成して、メモリデバイスの製造コスト及び複雑性を低減する。
本発明は、上述の、及び本明細書に例証の実施形態（複数可）に限定されないことが理解されるべきである。例えば、本明細書で本発明又は実施形態に言及することは、任意の請求項又は請求項の用語の範囲を限定することを意図しておらず、その代わり、単に、１つ以上の最終的な請求項によって網羅され得る１つ以上の特徴に言及するものである。上記で説明した材料、プロセス、及び数値の実施例は、単に例示的なものであり、特許請求の範囲を限定するものとみなされるべきではない。更に、全ての方法のステップを例示した、又は特許請求した順序で実施する必要はなく、むしろ、本明細書に記載のようにメモリセル及び論理デバイスを適切に形成することができる任意の順序で実施する。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。
本明細書で使用される場合、「の上方に（over）」及び「に（on）」という用語は両方とも、「に直接」（中間材料、要素、又は間隙がそれらの間に配設されない）、及び「の上に間接的に」（中間材料、要素、又は間隙がそれらの間に配設される）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設される）を含み、「に取り付けられた」は、「に直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されない）、及び「に間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設される）を含み、「電気的に結合された」は、「に直接電気的に結合された」（要素を一緒に電気的に接続する中間材料又は要素がそれらの間にない）、及び「に間接的に電気的に結合された」（要素を一緒に電気的に接続する中間材料又は要素がそれらの間にある）を含む。例えば、要素を「基板の上方に」形成することは、その要素を基板に直接、中間材料／要素をそれらの間に何ら伴わずに、形成すること、及びその要素を基板に間接的に、１つ以上の中間材料／要素をそれらの間に伴って、形成することを含み得る。
Claims (6)
- メモリデバイスであって、
半導体基板と、
該基板に形成された第１のソース領域及び第１のドレイン領域であって、前記基板の第１のチャネル領域は、前記第１のソース領域と前記第１のドレイン領域との間に延在している、第１のソース領域及び第１のドレイン領域と、
前記第１のチャネル領域の上方に配設され、該第１のチャネル領域から絶縁された浮遊ゲートであって、前記第１のチャネル領域の導電性は、前記浮遊ゲートによって単独で制御される、浮遊ゲートと、
前記浮遊ゲートの上方に配設され、該浮遊ゲートから絶縁された制御ゲートと、
前記ソース領域の上方に配設され、該ソース領域から絶縁された消去ゲートであって、該消去ゲートは、前記浮遊ゲートの縁部に面し、前記浮遊ゲートの前記縁部から絶縁されるノッチを含む、消去ゲートと、
前記基板に形成された第２のソース領域及び第２のドレイン領域であって、前記基板の第２のチャネル領域は、前記第２のソース領域と前記第２のドレイン領域との間に延在している、第２のソース領域及び第２のドレイン領域と、
前記第２のチャネル領域の上方に配設され、該第２のチャネル領域から絶縁された第１の論理ゲートであって、該第１の論理ゲートは、前記第２のチャネル領域の導電性を制御する、第１の論理ゲートと、
前記基板に形成された第３のソース領域及び第３のドレイン領域であって、前記基板の第３のチャネル領域は、前記第３のソース領域と前記第３のドレイン領域との間に延在している、第３のソース領域及び第３のドレイン領域と、
前記第３のチャネル領域の上方に配設され、該第３のチャネル領域から絶縁された第２の論理ゲートであって、該第２の論理ゲートは、前記第３のチャネル領域の導電性を制御する、第２の論理ゲートと、を備え、
前記第１の論理ゲートは、第１の厚さを有する第１の絶縁体によって前記第２のチャネル領域から絶縁され、
前記第２の論理ゲートは、前記第１の厚さより大きい第２の厚さを有する第２の絶縁体によって前記第３のチャネル領域から絶縁され、
前記第３のソース領域は、前記基板の表面に対して、前記第２のソース領域より深く前記基板内に延在し、
前記第３のドレイン領域は、前記基板の前記表面に対して、前記第２のドレイン領域より深く前記基板内に延在するメモリデバイス。 - メモリデバイスであって、
半導体基板と、
該基板に形成された第１のソース領域と、
前記基板に形成された第１のドレイン領域及び第２のドレイン領域であって、前記基板の第１のチャネル領域は、前記第１のドレイン領域と前記第１のソース領域との間に延在し、前記基板の第２のチャネル領域は、前記第２のドレイン領域と前記第１のソース領域との間に延在する、第１のドレイン領域及び第２のドレイン領域と、
前記第１のチャネル領域の上方に配設され、該第１のチャネル領域から絶縁された第１の浮遊ゲートであって、前記第１のチャネル領域の導電性は、前記第１の浮遊ゲートによって単独で制御される、第１の浮遊ゲートと、
前記第２のチャネル領域の上方に配設され、該第２のチャネル領域から絶縁された第２の浮遊ゲートであって、前記第２のチャネル領域の導電性は、前記第２の浮遊ゲートによって単独で制御される、第２の浮遊ゲートと、
前記第１の浮遊ゲートの上方に配設され、該第１の浮遊ゲートから絶縁された第１の制御ゲートと、
前記第２の浮遊ゲートの上方に配設され、該第２の浮遊ゲートから絶縁された第２の制御ゲートと、
前記第１のソース領域の上方に配設され、該第１のソース領域から絶縁された消去ゲートであって、該消去ゲートは、前記第１の浮遊ゲートの縁部に面し、前記第１の浮遊ゲートの前記縁部から絶縁される第１のノッチと、前記第２の浮遊ゲートの縁部に面し、前記第２の浮遊ゲートの前記縁部から絶縁される第２のノッチとを含む消去ゲートと、
前記基板に形成された第２のソース領域及び第３のドレイン領域であって、前記基板の第３のチャネル領域は、前記第２のソース領域と前記第３のドレイン領域との間に延在している、第２のソース領域及び第３のドレイン領域と、
前記第３のチャネル領域の上方に配設され、該第３のチャネル領域から絶縁され、前記第３のチャネル領域の導電性を制御する第１の論理ゲートと、
前記基板に形成された第３のソース領域及び第４のドレイン領域であって、前記基板の第４のチャネル領域は、前記第３のソース領域と前記第４のドレイン領域との間に延在している、第３のソース領域及び第４のドレイン領域と、
前記第４のチャネル領域の上方に配設され、該第４のチャネル領域から絶縁され、前記第４のチャネル領域の導電性を制御する第２の論理ゲートと、を備え、
前記第１の論理ゲートは、第１の厚さを有する第１の絶縁体によって前記第３のチャネル領域から絶縁され、
前記第２の論理ゲートは、前記第１の厚さより大きい第２の厚さを有する第２の絶縁体によって前記第４のチャネル領域から絶縁され、
前記第３のソース領域は、前記基板の表面に対して、前記第２のソース領域より深く前記基板内に延在し、
前記第４のドレイン領域は、前記基板の前記表面に対して、前記第３のドレイン領域より深く前記基板内に延在するメモリデバイス。 - メモリデバイスを形成する方法であって、
半導体基板に第１のソース領域及び第１のドレイン領域を形成するステップであって、前記基板の第１のチャネル領域は、前記第１のソース領域と前記第１のドレイン領域との間に延在している、ステップと、
前記第１のチャネル領域の上方に、該第１のチャネル領域から絶縁された浮遊ゲートを形成するステップであって、前記第１のチャネル領域の導電性は、前記浮遊ゲートによって単独で制御される、ステップと、
前記浮遊ゲートの上方に、前記浮遊ゲートから絶縁された制御ゲートを形成するステップと、
前記ソース領域の上方に、前記ソース領域から絶縁された消去ゲートを形成するステップであって、前記消去ゲートは、前記浮遊ゲートの縁部に面し、前記浮遊ゲートの前記縁部から絶縁されるノッチを含む、ステップと、
前記基板に第２のソース領域及び第２のドレイン領域を形成するステップであって、前記基板の第２のチャネル領域は、前記第２のソース領域と前記第２のドレイン領域との間に延在している、ステップと、
前記第２のチャネル領域の上方に、前記第２のチャネル領域から絶縁された第１の論理ゲートを形成するステップであって、前記第１の論理ゲートは、前記第２のチャネル領域の導電性を制御する、ステップと、
前記基板に第３のソース領域及び第３のドレイン領域を形成するステップであって、前記基板の第３のチャネル領域は、前記第３のソース領域と前記第３のドレイン領域との間に延在している、ステップと、
前記第３のチャネル領域の上方に、前記第３のチャネル領域から絶縁された第２の論理ゲートを形成するステップであって、前記第２の論理ゲートは、前記第３のチャネル領域の導電性を制御する、ステップと、を含み、
前記第１の論理ゲートは、第１の厚さを有する第１の絶縁体によって前記第２のチャネル領域から絶縁され、
前記第２の論理ゲートは、前記第１の厚さより大きい第２の厚さを有する第２の絶縁体によって前記第３のチャネル領域から絶縁され、
前記第３のソース領域は、前記基板の表面に対して、前記第２のソース領域より深く前記基板内に延在し、
前記第３のドレイン領域は、前記基板の前記表面に対して、前記第２のドレイン領域より深く前記基板内に延在する、方法。 - 前記消去ゲート、前記第１の論理ゲート、及び前記第２の論理ゲートを形成するステップは、
前記基板の上方にポリシリコン層を形成するステップと、
前記ポリシリコン層をエッチングして、前記ポリシリコン層の別個の第１のブロック、第２のブロック、及び第３のブロックを形成するステップとを含み、前記第１のブロックは前記消去ゲートであり、前記第２のブロックは前記第１の論理ゲートであり、前記第３のブロックは前記第２の論理ゲートである、請求項３に記載の方法。 - メモリデバイスを形成する方法であって、
半導体基板に第１のソース領域を形成するステップと、
前記基板に第１のドレイン領域及び第２のドレイン領域を形成するステップであって、前記基板の第１のチャネル領域は、前記第１のドレイン領域と前記第１のソース領域との間に延在し、前記基板の第２のチャネル領域は、前記第２のドレイン領域と前記第１のソース領域との間に延在する、ステップと、
前記第１のチャネル領域の上方に、該第１のチャネル領域から絶縁された第１の浮遊ゲートを形成するステップであって、前記第１のチャネル領域の導電性は、前記第１の浮遊ゲートによって単独で制御される、ステップと、
前記第２のチャネル領域の上方に、該第２のチャネル領域から絶縁された第２の浮遊ゲートを形成するステップであって、前記第２のチャネル領域の導電性は、前記第２の浮遊ゲートによって単独で制御される、ステップと、
前記第１の浮遊ゲートの上方に、該第１の浮遊ゲートから絶縁された第１の制御ゲートを形成するステップと、
前記第２の浮遊ゲートの上方に、該第２の浮遊ゲートから絶縁された第２の制御ゲートを形成するステップと、
前記第１のソース領域の上方に、該第１のソース領域から絶縁された消去ゲートを形成するステップであって、前記消去ゲートは、前記第１の浮遊ゲートの縁部に面し、前記第１の浮遊ゲートの前記縁部から絶縁される第１のノッチと、前記第２の浮遊ゲートの縁部に面し、前記第２の浮遊ゲートの前記縁部から絶縁される第２のノッチとを含む、ステップと、
前記基板に第２のソース領域及び第３のドレイン領域を形成するステップであって、前記基板の第３のチャネル領域は、前記第２のソース領域と前記第３のドレイン領域との間に延在している、ステップと、
前記第３のチャネル領域の上方に、該第３のチャネル領域から絶縁された第１の論理ゲートを形成するステップであって、前記第１の論理ゲートは、前記第３のチャネル領域の導電性を制御する、ステップと、
前記基板に第３のソース領域及び第４のドレイン領域を形成するステップであって、前記基板の第４のチャネル領域は、前記第３のソース領域と前記第４のドレイン領域との間に延在している、ステップと、
前記第４のチャネル領域の上方に、該第４のチャネル領域から絶縁された第２の論理ゲートを形成するステップであって、前記第２の論理ゲートは、前記第４のチャネル領域の導電性を制御する、ステップと、を含み、
前記第１の論理ゲートは、第１の厚さを有する第１の絶縁体によって前記第３のチャネル領域から絶縁され、
前記第２の論理ゲートは、前記第１の厚さより大きい第２の厚さを有する第２の絶縁体によって前記第４のチャネル領域から絶縁され、
前記第３のソース領域は、前記基板の表面に対して、前記第２のソース領域より深く前記基板内に延在し、
前記第４のドレイン領域は、前記基板の前記表面に対して、前記第３のドレイン領域より深く前記基板内に延在する、方法。 - 前記消去ゲート、前記第１の論理ゲート、及び前記第２の論理ゲートを形成するステップは、
前記基板の上方にポリシリコン層を形成するステップと、
前記ポリシリコン層をエッチングして、前記ポリシリコン層の別個の第１のブロック、第２のブロック、及び第３のブロックを形成するステップとを含み、前記第１のブロックは前記消去ゲートであり、前記第２のブロックは前記第１の論理ゲートであり、前記第３のブロックは前記第２の論理ゲートである、請求項５に記載の方法。
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