KR20180132950A - 분리형-게이트, 트윈-비트 비휘발성 메모리 셀 - Google Patents
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- 239000000758 substrate Substances 0.000 claims abstract description 59
- 239000000463 material Substances 0.000 claims abstract description 28
- 239000004065 semiconductor Substances 0.000 claims abstract description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 110
- 229920005591 polysilicon Polymers 0.000 claims description 110
- 238000000034 method Methods 0.000 claims description 39
- 238000002955 isolation Methods 0.000 claims description 31
- 230000008878 coupling Effects 0.000 claims description 29
- 238000010168 coupling process Methods 0.000 claims description 29
- 238000005859 coupling reaction Methods 0.000 claims description 29
- 125000006850 spacer group Chemical group 0.000 claims description 13
- 238000005137 deposition process Methods 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 6
- 239000012212 insulator Substances 0.000 claims description 3
- 238000009413 insulation Methods 0.000 claims 3
- 239000011810 insulating material Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 81
- 229920002120 photoresistant polymer Polymers 0.000 description 33
- 150000004767 nitrides Chemical class 0.000 description 11
- 230000000873 masking effect Effects 0.000 description 10
- 238000005530 etching Methods 0.000 description 9
- 239000011248 coating agent Substances 0.000 description 7
- 238000000576 coating method Methods 0.000 description 7
- 238000000151 deposition Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 230000008021 deposition Effects 0.000 description 5
- 239000007943 implant Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000012552 review Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H01L21/28273—
-
- H01L27/11521—
-
- H01L27/11524—
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
제1 전도성 타입의 반도체 재료의 기판, 기판에서 이격되어 있고 제1 전도성 타입과는 상이한 제2 전도성 타입을 갖고 기판의 연속적인 채널 영역이 사이에 연장되는 제1 영역 및 제2 영역을 포함하는 메모리 디바이스가 개시된다. 제1 플로팅 게이트가 제1 영역에 인접한 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연된다. 제2 플로팅 게이트가 제2 영역에 인접한 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연된다. 워드 라인 게이트가 제1 채널 영역 부분과 제2 채널 영역 부분 사이의 채널 영역의 제3 부분 위에 배치되면서 그로부터 절연된다. 제1 소거 게이트가 제1 영역 위에 배치되면서 그로부터 절연된다. 제2 소거 게이트가 제2 영역 위에 배치되면서 그로부터 절연된다.
Description
관련 출원
본 출원은 2016년 4월 29일자로 출원된 중국 특허 출원 제201610285454.7호의 이익을 주장한다.
기술분야
본 발명은 비휘발성 메모리 어레이들에 관한 것이다.
분리형 게이트 비휘발성 플래시 메모리 셀들은 주지되어 있다. 예를 들어, 미국 특허 제6,747,310호에는 소스 영역과 드레인 영역 - 채널 영역이 이들 사이에 한정됨 -, 채널 영역들 중 일부분 위의 선택 게이트, 채널 영역 중 다른 부분 위의 플로팅 게이트, 및 소스 영역 위의 소거 게이트를 갖는 그러한 메모리 셀들이 개시되어 있다. 메모리 셀들은 공통 소스 영역 및 공통 소거 게이트를 공유하는 쌍들로 형성되는데, 각각의 메모리 셀은 기판에서 소스 영역과 드레인 영역 사이에 연장되는 자기 자신의 채널 영역을 갖는다(즉, 메모리 셀들의 각각의 쌍에 대해 2개의 분리된 채널 영역들이 있다). 주어진 컬럼(column)에서의 메모리 셀들에 대한 모든 제어 게이트들을 접속시키는 라인들은 수직으로 이어진다. 소거 게이트들 및 선택 게이트들을 접속시키는 라인들과 소스 라인들에 대해서도 동일하다. 메모리 셀들의 각각의 로우(row)에 대한 드레인 영역들을 접속시키는 비트 라인들은 수평으로 이어진다.
각각의 메모리 셀은 (플로팅 게이트의 프로그래밍 상태에 기초하여) 단일 비트의 정보를 저장한다. 각각의 셀에 대한 전극들(소스, 드레인, 선택 게이트, 제어 게이트, 및 소거 게이트)의 개수, 및 메모리 셀들의 각각의 쌍에 대한 2개의 분리된 채널 영역들이 주어지면, 이들 전극들에 접속된 모든 다양한 라인들을 사용하여 아키텍처 및 어레이 레이아웃을 구성 및 형성하는 것은, 특히 임계 치수들이 계속해서 축소하게 됨에 따라, 구현하기에는 과도하게 복잡하고 어려울 수 있다.
한 가지 해법은 소스 영역을 제거하고, 양측 메모리 셀들 모두가 단일의 연속적인 채널 영역 및 공통 워드 라인 게이트를 공유하게 하는 것이며, 미국 특허 제8,780,625호에 개시되어 있다. 그러나, 이러한 구성에서는, 무엇보다도, 그것이 소거 게이트들이 없기 때문에 성능 제한이 있다.
전술된 문제들 및 필요성들은, 제1 전도성 타입의 반도체 재료의 기판, 기판에서 이격되어 있고 제1 전도성 타입과는 상이한 제2 전도성 타입을 갖고 기판의 연속적인 채널 영역이 사이에 연장되는 제1 영역 및 제2 영역, 제1 영역에 인접한 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 제1 플로팅 게이트, 제2 영역에 인접한 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 제2 플로팅 게이트, 제1 채널 영역 부분과 제2 채널 영역 부분 사이의 채널 영역의 제3 부분 위에 배치되면서 그로부터 절연되는 워드 라인 게이트, 제1 영역 위에 배치되면서 그로부터 절연되는 제1 소거 게이트, 및 제2 영역 위에 배치되면서 그로부터 절연되는 제2 소거 게이트를 포함하는 메모리 디바이스에 의해 다루어진다.
비휘발성 메모리 셀들의 쌍을 형성하는 방법은, 반도체 기판 상에 제1 절연 층을 형성하는 단계, 제1 폴리실리콘 증착 공정에서 제1 절연 층 상에 제1 폴리실리콘 층을 형성하는 단계, 제1 폴리실리콘 층 상에 이격된 제1 및 제2 절연 블록들을 형성하는 단계 - 제1 절연 블록은 제2 절연 블록과 대면하는 제1 측면 및 제2 절연 블록으로부터 멀어지게 향하는 제2 측면을 갖고, 제2 절연 블록은 제1 절연 블록과 대면하는 제1 측면 및 제1 절연 블록으로부터 멀어지게 향하는 제2 측면을 가짐 -, 제1 폴리실리콘 층의 부분들을 제1 및 제2 절연 블록들 밑에 그리고 제1 및 제2 절연 블록들의 제2 측면들에 인접하게 배치한 상태로 유지하면서 제1 절연 블록과 제2 절연 블록 사이에 배치된 제1 폴리실리콘 층의 일부분을 제거하는 단계, 제1 폴리실리콘 층의 폴리실리콘 블록들의 쌍을 각각 제1 및 제2 절연 블록들 중 하나의 절연 블록 아래에 배치한 상태로 유지하면서 제1 및 제2 절연 블록들의 제2 측면들에 인접한 제1 폴리실리콘 층의 부분들을 제거하는 단계, 기판에 그리고 제1 절연 블록의 제2 측면에 인접하게 제1 드레인 영역을 형성하는 단계, 기판에 그리고 제2 절연 블록의 제2 측면에 인접하게 제2 드레인 영역을 형성하는 단계, 제2 폴리실리콘 증착 공정에서 기판, 및 제1 및 제2 절연 블록들 위에 제2 폴리실리콘 층을 형성하는 단계, 및 제2 폴리실리콘 층의 제1 폴리실리콘 블록, 제2 폴리실리콘 블록, 및 제3 폴리실리콘 블록을 유지하면서 제2 폴리실리콘 층의 부분들을 제거하는 단계를 포함한다. 제1 폴리실리콘 블록은 제1 절연 블록과 제2 절연 블록 사이에 배치되고, 제2 폴리실리콘 블록은 제1 드레인 영역 위에 배치되고, 제3 폴리실리콘 블록은 제2 드레인 영역 위에 배치된다. 기판은 제1 드레인 영역과 제2 드레인 영역 사이에서 연장되는 연속적인 채널 영역을 포함한다.
비휘발성 메모리 셀들의 쌍을 형성하는 방법은, 반도체 기판 상에 제1 절연 층을 형성하는 단계, 제1 폴리실리콘 증착 공정에서 제1 절연 층 상에 제1 폴리실리콘 층을 형성하는 단계, 제1 폴리실리콘 층 상에 절연 층 스택을 형성하는 단계, 절연 층 스택 상에 제2 폴리실리콘 층을 형성하는 단계, 제2 폴리실리콘 층 상에 이격된 제1 및 제2 절연 블록들을 형성하는 단계 - 제1 절연 블록은 제2 절연 블록과 대면하는 제1 측면 및 제2 절연 블록으로부터 멀어지게 향하는 제2 측면을 갖고, 제2 절연 블록은 제1 절연 블록과 대면하는 제1 측면 및 제1 절연 블록으로부터 멀어지게 향하는 제2 측면을 가짐 -, 제1 폴리실리콘 층의 폴리실리콘 블록들의 쌍을 각각 제1 및 제2 절연 블록들 중 하나의 절연 블록 아래에 배치한 상태로 유지하면서 제1 절연 블록과 제2 절연 블록 사이에 그리고 제1 및 제2 절연 블록들의 제2 측면들에 인접하게 배치된 제2 폴리실리콘 층, 절연 층 스택, 및 제1 폴리실리콘 층의 부분들을 제거하는 단계, 기판에 그리고 제1 절연 블록의 제2 측면에 인접하게 제1 드레인 영역을 형성하는 단계, 기판에 그리고 제2 절연 블록의 제2 측면에 인접하게 제2 드레인 영역을 형성하는 단계, 제2 폴리실리콘 증착 공정에서 기판 및 제1 및 제2 절연 블록들 위에 제3 폴리실리콘 층을 형성하는 단계, 및 제3 폴리실리콘 층의 제1 폴리실리콘 블록, 제2 폴리실리콘 블록, 및 제3 폴리실리콘 블록을 유지하면서 제3 폴리실리콘 층의 부분들을 제거하는 단계를 포함한다. 제1 폴리실리콘 블록은 제1 절연 블록과 제2 절연 블록 사이에 배치되고, 제2 폴리실리콘 블록은 제1 드레인 영역 위에 배치되고, 제3 폴리실리콘 블록은 제2 드레인 영역 위에 배치된다. 기판은 제1 드레인 영역과 제2 드레인 영역 사이에서 연장되는 연속적인 채널 영역을 포함한다.
제1 전도성 타입의 반도체 재료의 기판, 기판에서 이격되어 있고 제1 전도성 타입과는 상이한 제2 전도성 타입을 갖고 기판의 연속적인 채널 영역이 사이에 연장되는 제1 영역 및 제2 영역, 제1 영역에 인접한 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 제1 플로팅 게이트, 제2 영역에 인접한 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 제2 플로팅 게이트, 제1 채널 영역 부분과 제2 채널 영역 부분 사이의 채널 영역의 제3 부분 위에 배치되면서 그로부터 절연되는 워드 라인 게이트, 제1 영역 위에 배치되면서 그로부터 절연되는 제1 소거 게이트, 제2 영역 위에 배치되면서 그로부터 절연되는 제2 소거 게이트, 제1 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제1 커플링 게이트, 및 제2 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제2 커플링 게이트를 포함하는 메모리 디바이스를 동작시키는 방법이 제공된다. 본 방법은, 제1 소거 게이트에 포지티브 전압을, 제2 소거 게이트에 0 전압을, 워드 라인 게이트에 포지티브 전압을, 제1 커플링 게이트에 포지티브 전압을, 제2 커플링 게이트에 포지티브 전압을, 제1 영역에 포지티브 전압을, 그리고 제2 영역에 전류를 인가함으로써 제1 플로팅 게이트를 프로그래밍하는 단계, 제1 및 제2 소거 게이트들, 제1 커플링 게이트, 및 제1 영역에 0 전압을, 워드 라인 게이트에 포지티브 전압을, 제2 커플링 게이트에 포지티브 전압을, 그리고 제2 영역에 포지티브 전압을 인가함으로써 제1 플로팅 게이트를 판독하는 단계, 및 제1 소거 게이트에 포지티브 전압을 그리고 제1 커플링 게이트에 네거티브 전압을 인가함으로써 제1 플로팅 게이트를 소거하는 단계를 포함한다.
제1 전도성 타입의 반도체 재료의 기판, 기판에서 이격되어 있고 제1 전도성 타입과는 상이한 제2 전도성 타입을 갖고 기판의 연속적인 채널 영역이 사이에 연장되는 제1 영역 및 제2 영역, 제1 영역에 인접한 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 제1 플로팅 게이트, 제2 영역에 인접한 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 제2 플로팅 게이트, 제1 채널 영역 부분과 제2 채널 영역 부분 사이의 채널 영역의 제3 부분 위에 배치되면서 그로부터 절연되는 워드 라인 게이트, 제1 영역 위에 배치되면서 그로부터 절연되는 제1 소거 게이트, 및 제2 영역 위에 배치되면서 그로부터 절연되는 제2 소거 게이트를 포함하는 메모리 디바이스를 동작시키는 방법이 제공된다. 본 방법은, 제1 소거 게이트에 포지티브 전압을, 제2 소거 게이트에 0 전압을, 워드 라인 게이트에 포지티브 전압을, 제1 영역에 포지티브 전압을, 그리고 제2 영역에 전류를 인가함으로써 제1 플로팅 게이트를 프로그래밍하는 단계, 제1 소거 게이트 및 제1 영역에 0 전압을, 제2 소거 게이트에 포지티브 전압을, 워드 라인 게이트에 포지티브 전압을, 그리고 제2 영역에 포지티브 전압을 인가함으로써 제1 플로팅 게이트를 판독하는 단계, 및 제1 소거 게이트에 포지티브 전압을 인가함으로써 제1 플로팅 게이트를 소거하는 단계를 포함한다.
본 발명의 다른 목적들 및 특징들은 명세서, 청구범위, 및 첨부된 도면의 검토에 의해 명백해질 것이다.
도 1a 내지 도 1h는 본 발명의 2-비트 메모리 셀을 형성하는 데 있어서의 단계들을 도시한 측단면도들이다.
도 2는 본 발명의 2-비트 메모리 셀의 대안의 실시예를 도시한 측단면도이다.
도 3a 내지 도 3c는 본 발명의 2-비트 메모리 셀의 대안의 실시예를 형성함에 있어서의 단계들을 도시한 측단면도들이다.
도 4a 내지 도 4d는 본 발명의 2-비트 메모리 셀의 대안의 실시예를 형성함에 있어서의 단계들을 도시한 측단면도들이다.
도 5a 내지 도 5d는 본 발명의 2-비트 메모리 셀의 대안의 실시예를 형성함에 있어서의 단계들을 도시한 측단면도들이다.
도 6a 내지 도 6d는 본 발명의 2-비트 메모리 셀의 대안의 실시예를 형성함에 있어서의 단계들을 도시한 측단면도들이다.
도 7은 본 발명의 2-비트 메모리 셀의 대안의 실시예를 도시한 측단면도이다.
도 8은 본 발명의 2-비트 메모리 셀들의 어레이를 동작시키는 데 사용되는 제어 회로부를 도시한 평면도이다.
도 2는 본 발명의 2-비트 메모리 셀의 대안의 실시예를 도시한 측단면도이다.
도 3a 내지 도 3c는 본 발명의 2-비트 메모리 셀의 대안의 실시예를 형성함에 있어서의 단계들을 도시한 측단면도들이다.
도 4a 내지 도 4d는 본 발명의 2-비트 메모리 셀의 대안의 실시예를 형성함에 있어서의 단계들을 도시한 측단면도들이다.
도 5a 내지 도 5d는 본 발명의 2-비트 메모리 셀의 대안의 실시예를 형성함에 있어서의 단계들을 도시한 측단면도들이다.
도 6a 내지 도 6d는 본 발명의 2-비트 메모리 셀의 대안의 실시예를 형성함에 있어서의 단계들을 도시한 측단면도들이다.
도 7은 본 발명의 2-비트 메모리 셀의 대안의 실시예를 도시한 측단면도이다.
도 8은 본 발명의 2-비트 메모리 셀들의 어레이를 동작시키는 데 사용되는 제어 회로부를 도시한 평면도이다.
본 발명은 분리형-게이트, 2-비트 메모리 셀 설계의 메모리 셀 설계, 아키텍처 및 제조 방법이다. 도 1a 내지 도 1h를 참조하면, 2-비트 메모리 셀을 제조하기 위한 공정에서의 단계들의 단면도들이 도시되어 있다(도면에는 단일의 2-비트 메모리 셀의 형성만이 도시되어 있지만, 그러한 메모리 셀들의 어레이가 동시에 형성된다는 것을 이해해야 한다). 공정은 P 타입 단결정 실리콘의 기판(10) 상에 실리콘 이산화물(산화물)의 층(12)을 형성함으로써 시작된다. 그 후, 폴리실리콘(또는 비결정성 실리콘)의 층(14)이 실리콘 이산화물의 층(12) 상에 형성된다. 이어서, 절연 스택(11)(ONO, oxide-nitride-oxide)이 층(14) 상에 형성되고, 폴리실리콘(또는 비결정성 실리콘)의 층(13)이 층(11) 상에 형성된다. 도 1a에 도시된 바와 같이, 다른 절연 층(16)(예컨대, 실리콘 질화물 - "질화물")이 폴리 층(13) 상에 형성된다.
포토레지스트 재료(도시되지 않음)가 구조물 상에 코팅되고, 포토리소그래피 마스킹 단계가 수행되어, 포토레지스트 재료의 선택된 부분들을 노출시킨다. 포토레지스트는 포토레지스트의 부분들이 제거되도록 현상된다. 남아 있는 포토레지스트를 마스크로서 사용하여, 구조물이 에칭된다. 구체적으로, (포토레지스트가 제거된 이후) 도 1b에 도시된 바와 같이, 질화물 층(16), 폴리 층(13) 및 절연 층 스택(11)이 (에칭 정지부로서 폴리 층(14)을 사용하여) 이방성으로 에칭되어, 질화물 블록들(16)과 폴리 블록들(13)의 쌍들을 남긴다. 질화물 블록들(16)과 폴리 블록들(13) 사이의 공간은 본 명세서에서 "내부 영역"으로 지칭되고, 질화물 블록들(16)과 폴리 블록들(13)의 쌍의 외부의 공간들은 본 명세서에서 "외부 영역들"로 지칭된다. 포토레지스트 재료(18)가 구조물 상에 코팅되고, 마스킹 및 현상 단계들을 이용하여 패턴화되어, 외부 영역들을 커버하지만 내부 영역을 노출된 상태로 남긴다. 이어서, 이방성 폴리 에칭을 이용하여, 내부 영역의 폴리 층(14)의 부분을 제거한다. 도 1c에 도시된 바와 같이, WLVT 주입을 이용하여 내부 영역에 기판을 주입한다.
포토레지스트(18)의 제거 이후, 이어서, 스페이서들(20)이 구조물의 측면들 상에 형성된다. 스페이서들의 형성은 본 기술 분야에 주지되어 있고, 구조물의 윤곽 위에 재료를 증착시키고, 뒤이어 이방성 에칭 공정이 이어지는 것을 수반하는데, 이에 의해 재료가 구조물의 수평 표면들로부터 제거되는 한편, 재료는 구조물의 (둥근 상부 표면을 갖는) 수직 배향 표면들 상에 크게 변형되지 않은 상태로 남아 있게 된다. 스페이서들(20)은 산화물 또는 산화물-질화물일 수 있다. 생성된 구조물이 도 1d에 도시되어 있다. 포토레지스트 재료(22)가 구조물 상에 코팅되고, 마스킹 및 현상 단계들을 이용하여 패턴화되어, 내부 영역을 커버하지만 외부 영역들을 노출된 상태로 남긴다. 이어서, 폴리 에칭을 이용하여, 외부 영역들의 폴리 층(14)의 노출된 부분들을 제거한다. 이어서, 도 1e에 도시된 바와 같이, 주입 공정(예컨대, 주입 및 어닐링)이 수행되어, 외부 영역들의 기판에 드레인 영역들(비트 라인들 - BL)(24)을 형성한다.
포토레지스트(22)의 제거 이후, 구조물들의 측면들 및 상단을 따르는 산화물 층(26)을 포함한 산화물 층이 구조물 위에 형성된다. 포토레지스트 코팅 및 포토리소그래피 마스킹 단계를 이용하여, 내부 영역을 제외한 구조물을 포토레지스트로 커버한다. 이어서, 산화물 이방성 에칭(예컨대, 건식 이방성 에칭)를 이용하여, 기판(10) 위의 산화물을 제거한다. 도 1f에 도시된 바와 같이, 포토레지스트의 제거 이후, 산화물 층(15)이 내부 영역의 구조물 위에서 성장되는데, 이는 외부 영역들의 기판(10) 위의 산화물 층(12)을 두껍게 한다. 폴리실리콘 증착 및 에칭백을 이용하여, 내부 및 외부 영역들에 폴리실리콘의 층을 형성한다. 포토레지스트 코팅 및 포토리소그래피 마스킹, 및 폴리실리콘 에칭을 이용하여, 외부 영역들의 폴리실리콘 층의 외부 에지들을 한정한다. (포토레지스트 제거 후의) 생성된 구조물이 도 1g에 도시되어 있는데, 이는 내부 영역의 폴리 블록(28) 및 외부 영역들의 폴리 블록들(30)이 된다.
선택적으로, 폴리 블록(28)은 다음과 같이 개선된 전도도를 위해 금속 블록으로 대체될 수 있다. 포토레지스트 코팅 및 마스킹 공정을 이용하여, 내부 영역을 제외한 구조물을 포토레지스트로 커버한다. 폴리 및 산화물 에칭들을 이용하여, 내부 영역으로부터 폴리 블록(28) 및 산화물 층들(15, 26)을 제거한다. 절연 층(32)이 내부 영역의 노출된 구조물 측벽들 및 기판 상에 형성된다. 층(32)은 바람직하게는 하이-K 재료이다(즉, HfO2, ZrO2, TiO2 등과 같은 산화물의 것보다 더 큰 유전 상수 K를 가짐). 이어서, 금속 증착 및 에칭백을 이용하여, 내부 영역에(즉, 하이-K 절연 층(32) 상에 그리고 그 옆에) 금속 재료의 블록(34)을 형성한다. 바람직하게는, CMP를 이용하여, 상단 표면들을 평탄화시킨다. (포토레지스트 제거 후의) 생성된 구조물이 도 1h에 도시되어 있다. 본 명세서의 모든 실시예들에 대해, 플로팅 게이트들(14) 사이의 폴리 블록(이는 워드 라인 게이트임)은 폴리 블록으로서 남아 있을 수 있거나, 또는 전술된 바와 같은 하이-K 재료로 절연되는 금속 블록에 의해 대체될 수 있다는 것에 유의해야 한다.
최종 2-비트 메모리 셀 구조물이 도 2에 도시되어 있는데, 여기서 연속 채널 영역(36)이 2-비트 라인(드레인) 영역들(24A, 24B) 사이의 기판에 한정된다. 제1 플로팅 게이트(14A)가 (그의 전도도를 제어하기 위해) 채널 영역(36)의 제1 부분 위에 배치되면서 그로부터 절연된다. 제1 커플링 게이트(13A)가 (플로팅 게이트(14A) 상에서의 전압을 커플링시키기 위해) 제1 플로팅 게이트(14A) 위에 배치되면서 그로부터 절연된다. 워드 라인 게이트(34)가 (그의 전도도를 제어하기 위해) 채널 영역(36)의 제2 부분 위에 배치되면서 그로부터 절연된다. 제2 플로팅 게이트(14B)가 (그의 전도도를 제어하기 위해) 채널 영역(36)의 제3 부분 위에 배치되면서 그로부터 절연된다. 제2 커플링 게이트(13B)가 (플로팅 게이트(14B) 상에서의 전압을 커플링시키기 위해) 제2 플로팅 게이트(14B) 위에 배치되면서 그로부터 절연된다. 제1 소거 게이트(30A)가 제1 드레인 영역(24A) 위에 배치되면서 그로부터 절연되고, 제1 플로팅 게이트(14A)에 인접하게 배치되면서 그로부터 절연된다. 제2 소거 게이트(30B)가 제2 드레인 영역(24B) 위에 배치되면서 그로부터 절연되고, 제2 플로팅 게이트(14B)에 인접하게 배치되면서 그로부터 절연된다. 전자들로 플로팅 게이트(14A)를 프로그래밍하는 것은 제1 비트(즉, 비트 1)를 저장하고, 전자들로 플로팅 게이트(14B)를 프로그래밍하는 것은 제2 비트(즉, 비트 2)를 저장한다.
하기의 표 1은 2-비트 메모리 셀의 프로그래밍, 판독, 및 소거 동작들을 위한 예시적인 동작 전압들을 예시한다.
[표 1]
플로팅 게이트(14A)를 프로그래밍하기 위해, 전압 4.5 V가 소거 게이트(30A)에 인가되고 전압 10.5 V가 커플링 게이트(13A)에 인가되는데, 이들은 플로팅 게이트(14A)에 용량성으로 커플링된다. 1 V의 전압이 워드 라인 게이트(34)에 인가되는데, 이는 하부 채널 부분을 턴온시킨다. 전압 4.5 V가 커플링 게이트(13B)에 인가되는데, 이는 플로팅 게이트(14B)에 용량성으로 커플링되어 하부 채널 부분을 턴온시킨다. 전압 4.5 V가 비트 라인(24A)에 인가되고, -1 uA가 비트 라인(24B) 상에 인가된다. 전자들은 비트 라인(24B)으로부터 비트 라인(24A)을 향해 이동하고, 소거 게이트(30A)에 의해 그에 용량성으로 커플링된 포지티브 전압 때문에 그들 자신을 플로팅 게이트(14A) 상으로 주입한다. 플로팅 게이트(14B)가 유사하게 프로그래밍된다.
플로팅 게이트들(14A, 14B)을 소거하기 위해, 8.5 볼트의 전압이 소거 게이트들(30A, 30B)에 인가되고, -7 V의 네거티브 전압이 커플링 게이트(13A, 13B)에 인가되는데, 이는 전자들이 플로팅 게이트들(14)로부터 절연부를 통해 소거 게이트들(30)로 터널링하게 한다.
플로팅 게이트(14A)를 판독하기 위해, Vcc가 워드 라인(34)에 인가되는데, 이는 하부 채널 부분을 턴온시킨다. 1 V의 전압이 비트 라인(24B)에 인가되고, 0 볼트가 비트 라인(24A)에 인가된다. 4.5 V 전압이 커플링 게이트(13B)에 인가되는데, 이는 플로팅 게이트(14B)에 용량성으로 커플링된다(하부 채널 영역 부분을 턴온시킴). 전류는 플로팅 게이트(14A)가 소거되는 경우에는 채널을 통해 흐를 것이고(즉, 소거 상태는 플로팅 게이트(14A) 상에 포지티브 전압을 가질 것이고, 그에 따라, 하부 채널 영역 부분이 턴온됨), 전류는 플로팅 게이트(14A)가 프로그래밍되는 경우에는 채널을 통해 흐르지 않을 것이다(즉, 하부 채널 영역 부분을 턴온시키는 것을 방지하기에 충분한 전자들로 프로그래밍됨). 플로팅 게이트(14B)가 유사하게 판독된다.
도 3a 내지 도 3c는 도 1d의 구조물로 시작되는 2-비트 메모리 셀을 형성하기 위한 대안의 실시예를 도시한다. 희생 산화물 스페이서(25)가 형성된다. 포토레지스트 코팅 및 포토리소그래피 마스킹 단계를 이용하여, 내부 영역을 포토레지스트(22)로 커버한다. 이어서, 폴리 에칭을 이용하여, 외부 영역들의 폴리 층(14)의 노출된 부분들을 제거한다. 이어서, 주입 공정(예컨대, 주입 및 어닐링)이 수행되어, 외부 영역들의 기판에 드레인 영역들(비트 라인들 - BL)(24)을 형성한다. 그 후, 도 3a에 도시된 바와 같이, 산화물 습식 에칭이 수행되어, 외부 영역들의 스페이서(25)를 제거한다. 포토레지스트(22)의 제거 후, 산화물 층(26)이 단차형 윤곽(26a)을 포함하도록 산화물(26)이 형성된다. 포토레지스트 코팅 및 포토리소그래피 마스킹 단계를 이용하여, 내부 영역을 제외한 구조물을 포토레지스트로 커버한다. 이어서, 산화물 이방성 에칭을 이용하여, 기판(10) 위의 산화물을 제거한다. 도 3b에 도시된 바와 같이, 포토레지스트의 제거 후, 산화물 층(15)이 내부 영역의 구조물 위에서 성장되는데, 이는 외부 영역들의 기판(10) 위의 산화물 층(12)을 두껍게 한다. 도 1g 및 도 1h와 관련하여 전술된 나머지 프로세싱 단계들이 수행되어, 도 3c에 도시된 구조물을 생성하게 된다. 소거 게이트들(30)은 향상된 소거 동작 성능을 위해 플로팅 게이트(14)의 코너와 대면하는 노치(31)를 갖는다.
도 4a 내지 도 4d는, 도 4a에 도시된 바와 같이, 도 1b의 구조물로 시작되는 2-비트 메모리 셀을 형성하기 위한 다른 실시예를 도시한다. 폴리 에칭을 이용하여, 내부 영역만이 아니라 내부 및 외부 영역들의 노출된 폴리 층(14) 부분들을 제거하여, 폴리 블록들(14)을 남긴다. 도 4b에 도시된 바와 같이, 스페이서들(42)(예컨대, 산화물 또는 산화물-질화물)이 구조물의 측면들을 따라서 형성되고, WLVT 주입을 이용하여, 내부 영역에 기판을 주입한다. 포토레지스트(44)가 형성되어 내부 영역을 커버하고, 외부 영역들과 대면하는 스페이서들(42)이 제거된다. 이어서, 도 4c에 도시된 바와 같이, 주입을 이용하여, 드레인 영역들(46)을 형성한다.
포토레지스트(44)의 제거 후, 구조물 상에 산화물(48)이 형성되는데, 이는 기판 상의 산화물 층(12)의 노출된 부분들을 제거한다. 포토레지스트 코팅 및 포토리소그래피 마스킹 공정을 이용하여, 내부 영역을 개방하지만, 외부 영역들을 포토레지스트에 의해 커버된 상태로 남긴다. 이어서, 산화물 이방성 에칭을 이용하여, 내부 영역의 기판(10) 위의 산화물(12)을 제거한다. 포토레지스트의 제거 후, 산화물 층(50)이 내부 영역에서 (예컨대, 열 산화에 의해) 성장되는데, 이는 외부 영역들의 기판(10) 위의 산화물 층(12)을 두껍게 한다. 폴리실리콘 증착 및 에칭백 또는 CMP를 이용하여, 내부 및 외부 영역들에 폴리실리콘의 층을 형성한다. 포토레지스트 코팅 및 포토리소그래피 마스킹, 및 폴리실리콘 에칭을 이용하여, 외부 영역들의 폴리실리콘 층의 외부 에지들을 한정한다. (포토레지스트 제거 후의) 생성된 구조물이 도 4d에 도시되어 있는데, 이는 내부 영역의 폴리 블록(52) 및 외부 영역들의 폴리 블록들(54)이 된다. 선택적으로, 내부 영역의 폴리 블록(52) 및 산화물(48, 50)이 전술된 바와 같은 하이-K 절연체 및 금속 블록으로 대체될 수 있다. 이러한 실시예의 이점들은, 플로팅 게이트 폴리 블록들(14)이 단일 폴리 에칭으로 한정되고, 플로팅 게이트와, 일 측면 상에서의 워드 라인 게이트(52) 그리고 타 측면 상에서의 소거 게이트(54) 사이의 절연부가 독립적으로 (즉, 플로팅 게이트의 일 측면 상에만 스페이서(42)를 포함시킴으로써) 가변될 수 있다는 것을 포함한다.
도 5a 내지 도 5d는 도 1a의 구조물로 시작되는 2-비트 메모리 셀을 형성하기 위한 다른 실시예를 도시한다. 포토리소그래피 및 질화물 에칭 공정을 이용하여, 질화물 층(16)에 트렌치(76)를 형성한다. 도 5a에 도시된 바와 같이, 산화물 스페이서들(78)이 산화물 증착 및 에칭에 의해 트렌치 측벽들 상에 형성된다. 폴리 에칭이 수행되어, 트렌치(76)의 폴리 층(14)의 노출된 부분을 제거한다. WLVT 주입을 이용하여, 트렌치(76) 아래에 기판을 주입한다. 도 5b에 도시된 바와 같이, 산화물 증착 및 에칭을 이용하여, 폴리 층(14)의 노출된 측면들을 따라서 스페이서들(80)을 형성한다. 질화물 에칭을 이용하여 질화물 층(16)을 제거한다. 폴리 에칭을 이용하여, 폴리 층(14)의 노출된 부분들을 제거한다. (포토레지스트 제거 후의) 도 5c에 도시된 바와 같이, 포토레지스트가 구조물 상에 코팅되고, 트렌치(76)를 제외하고서 선택적으로 제거되며, 주입 공정을 이용하여, 드레인 영역들(82)을 형성한다. 산화물 층(84)이 폴리 층(14)의 노출된 단부들 및 트렌치(76)의 노출된 기판(예컨대, 열 산화물) 상에 형성된다. 도 5d에 도시된 바와 같이, 폴리 증착 및 에칭이 수행되어, 트렌치(76)에 폴리 블록(워드 라인 게이트)(86)을, 그리고 플로팅 게이트 블록들(14)의 외부 측면들을 따라서 폴리 블록들(소거 게이트들)(88)을 형성한다.
도 6a 내지 도 6d는 도 5a 내지 도 5d의 공정의 대안의 실시예를 도시하는데, 여기서 도 6a에 도시된 바와 같이, 스페이서들(78)이 형성되기 전, 폴리 경사 에칭이 수행되어, 폴리 층(14)의 상부 표면이 질화물 층(16)으로부터 멀어지게 연장됨에 따라 하향 경사지게 한다. 도 6b에 도시된 바와 같이, ONO 층(11)이 구조물 위에 형성되고, 폴리 층(13)이 폴리 증착 및 에칭백에 의해 ONO 층 상에 형성된다. 이어서, 도 6c에 도시된 바와 같이, 스페이서들(78)이 폴리 층(13) 상에 형성된다. 이어서, 도 5b 내지 도 5d와 관련하여 전술된 나머지 프로세싱 단계들이 수행되어, 도 6d에 도시된 바와 같이, 상향 경사 표면을 갖는 각각의 플로팅 게이트가 소거 게이트의 노치와 대면하는 보다 날카로운 에지로 종단된다.
도 7은 도 1h의 2-비트 메모리 셀에 대한 대안의 실시예를 도시하는데, 여기서 메모리 셀은 커플링 게이트를 포함하지 않는다. 도 7의 메모리 셀의 형성은, 질화물 층(16)의 형성 전에 ONO 층(11) 및 제2 폴리 층(13)의 형성을 생략하는 것(도 1a 참조)을 제외하면, 도 1a 내지 도 1h와 관련하여 개시된 것과 유사하다. 도 7의 2-비트 메모리 셀에 대한 동작 전압들이 하기의 표 2에 예시되어 있다.
[표 2]
(도 8에 도시된 바와 같이) 바람직하게는 (필수적으로가 아님) 동일한 기판(10) 상에 형성된 제어 회로부(96)는 표 1 또는 표 2의 전압들을 인가함으로써 본 명세서에 기술된 2-비트 메모리 셀들의 어레이(98)를 프로그래밍, 판독, 및 소거하도록 구성된다.
본 발명은 전술되고 본 명세서에 예시된 실시예(들)로 제한되는 것이 아니라, 첨부된 청구범위의 범주에 있는 임의의 그리고 모든 변형들을 포괄한다는 것이 이해될 것이다. 예를 들어, 본 명세서에서 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범주를 제한하도록 의도되는 것이 아니라, 대신에, 청구항들 중 하나 이상에 의해 커버될 수 있는 하나 이상의 특징들에 대해 언급하는 것일 뿐이다. 전술된 재료들, 공정들, 및 수치 예들은 단지 예시적일 뿐이며, 청구범위를 제한하는 것으로 간주되어서는 안 된다. 또한, 청구범위 및 명세서로부터 자명한 바와 같이, 모든 방법 단계들이 도시되거나 청구되는 정확한 순서로 수행되어야 하는 것이 아니라, 보다 정확히 말해서, 본 발명의 메모리 셀 어레이의 적절한 형성을 허용하는 임의의 순서로 수행되면 된다. 마지막으로, 재료의 단일 층들이 그러한 또는 유사한 재료들의 다수의 층들로서 형성될 수 있고, 그 역도 성립한다.
본 명세서에 사용된 바와 같이, 용어들 "~ 위에" 및 "~ 상에" 양측 모두는 포괄적으로 "~ 상에 직접적으로"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)와 "~ 상에 간접적으로"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)를 포함한다는 것에 주의하여야 한다. 마찬가지로, "인접한"이라는 용어는 "직접적으로 인접한"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)과 "간접적으로 인접한"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함하고, "~에 실장되는"이라는 용어는 "~에 직접적으로 실장되는"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)과 "~에 간접적으로 실장되는"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함하고, 그리고 "전기적으로 커플링되는"이라는 용어는 "~에 전기적으로 직접적으로 커플링되는"(사이에 요소들을 전기적으로 함께 접속시키는 어떠한 중간의 재료들 또는 요소들도 없음)과 "~에 전기적으로 간접적으로 커플링되는"(사이에 요소들을 전기적으로 함께 접속시키는 중간의 재료들 또는 요소들이 있음)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간의 재료들/요소들도 사이에 두지 않고 기판 상에 직접적으로 요소를 형성하는 것뿐만 아니라 하나 이상의 중간의 재료들/요소들을 사이에 두어 기판 상에 간접적으로 요소를 형성하는 것을 포함할 수 있다.
Claims (19)
- 메모리 디바이스로서,
제1 전도성 타입의 반도체 재료의 기판;
상기 기판에서 이격되어 있고 상기 제1 전도성 타입과는 상이한 제2 전도성 타입을 갖고 상기 기판의 연속적인 채널 영역이 사이에 연장되는 제1 영역 및 제2 영역;
상기 제1 영역에 인접한 상기 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 제1 플로팅 게이트;
상기 제2 영역에 인접한 상기 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 제2 플로팅 게이트;
상기 제1 채널 영역 부분과 상기 제2 채널 영역 부분 사이에 있는 상기 채널 영역의 제3 부분 위에 배치되면서 그로부터 절연되는 워드 라인 게이트;
상기 제1 영역 위에 배치되면서 그로부터 절연되는 제1 소거 게이트; 및
상기 제2 영역 위에 배치되면서 그로부터 절연되는 제2 소거 게이트를 포함하는, 메모리 디바이스. - 청구항 1에 있어서,
상기 제1 플로팅 게이트는 부분적으로 상기 제1 영역 위에 배치되면서 그로부터 절연되고, 상기 제2 플로팅 게이트는 부분적으로 상기 제2 영역 위에 배치되면서 그로부터 절연되는, 메모리 디바이스. - 청구항 1에 있어서,
상기 제1 소거 게이트는 상기 제1 플로팅 게이트의 에지와 대면하는 노치를 포함하고, 상기 제2 소거 게이트는 상기 제2 플로팅 게이트의 에지와 대면하는 노치를 포함하는, 메모리 디바이스. - 청구항 1에 있어서,
상기 워드 라인 게이트는 제1 절연부에 의해 상기 제1 플로팅으로부터 절연되고, 상기 제1 플로팅 게이트는 제2 절연부에 의해 상기 제1 소거 게이트로부터 절연되고, 상기 제1 절연부는 상기 제2 절연부보다 더 두껍고;
상기 워드 라인 게이트는 제3 절연부에 의해 상기 제2 플로팅으로부터 절연되고, 상기 제2 플로팅 게이트는 제4 절연부에 의해 상기 제2 소거 게이트로부터 절연되고, 상기 제3 절연부는 상기 제4 절연부보다 더 두꺼운, 메모리 디바이스. - 청구항 1에 있어서,
상기 제1 플로팅 게이트는 상기 제1 소거 게이트로부터 멀리 연장됨에 따라 하향 경사지는 제1 상부 표면을 포함하고;
상기 제2 플로팅 게이트는 상기 제2 소거 게이트로부터 멀리 연장됨에 따라 하향 경사지는 제2 상부 표면을 포함하는, 메모리 디바이스. - 청구항 1에 있어서,
상기 제1 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제1 커플링 게이트; 및
상기 제2 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제2 커플링 게이트를 추가로 포함하는, 메모리 디바이스. - 청구항 6에 있어서,
제어 회로부를 추가로 포함하고,
상기 제어 회로부는,
상기 제1 소거 게이트에 포지티브 전압을 인가하고, 상기 제2 소거 게이트에 0 전압을 인가하고, 상기 워드 라인 게이트에 포지티브 전압을 인가하고, 상기 제1 커플링 게이트에 포지티브 전압을 인가하고, 상기 제2 커플링 게이트에 포지티브 전압을 인가하고, 상기 제1 영역에 포지티브 전압을 인가하고, 그리고 상기 제2 영역에 전류를 인가함으로써 상기 제1 플로팅 게이트를 프로그래밍하고;
상기 제1 및 제2 소거 게이트들, 상기 제1 커플링 게이트, 및 상기 제1 영역에 0 전압을 인가하고, 상기 워드 라인 게이트에 포지티브 전압을 인가하고, 상기 제2 커플링 게이트에 포지티브 전압을 인가하고, 그리고 상기 제2 영역에 포지티브 전압을 인가함으로써 상기 제1 플로팅 게이트를 판독하며; 그리고
상기 제1 소거 게이트에 포지티브 전압을 인가하고, 상기 제1 커플링 게이트에 네거티브 전압을 인가함으로써 상기 제1 플로팅 게이트를 소거하도록 구성된, 메모리 디바이스. - 청구항 1에 있어서,
제어 회로부를 추가로 포함하고,
상기 제어 회로부는,
상기 제1 소거 게이트에 포지티브 전압을 인가하고, 상기 제2 소거 게이트에 0 전압을 인가하고, 상기 워드 라인 게이트에 포지티브 전압을 인가하고, 상기 제1 영역에 포지티브 전압을 인가하고, 그리고 상기 제2 영역에 전류를 인가함으로써 상기 제1 플로팅 게이트를 프로그래밍하고;
상기 제1 소거 게이트, 및 상기 제1 영역에 0 전압을 인가하고, 상기 제2 소거 게이트에 포지티브 전압을 인가하고, 상기 워드 라인 게이트에 포지티브 전압을 인가하고, 그리고 상기 제2 영역에 포지티브 전압을 인가함으로써 상기 제1 플로팅 게이트를 판독하며; 그리고
상기 제1 소거 게이트에 포지티브 전압을 인가함으로써 상기 제1 플로팅 게이트를 소거하도록 구성된, 메모리 디바이스. - 비휘발성 메모리 셀들의 쌍을 형성하는 방법으로서,
반도체 기판 상에 제1 절연 층을 형성하는 단계;
제1 폴리실리콘 증착 공정에서 상기 제1 절연 층 상에 제1 폴리실리콘 층을 형성하는 단계;
상기 제1 폴리실리콘 층 상에 이격된 제1 및 제2 절연 블록들을 형성하는 단계 - 상기 제1 절연 블록은 상기 제2 절연 블록과 대면하는 제1 측면 및 상기 제2 절연 블록으로부터 멀어지게 향하는 제2 측면을 갖고, 상기 제2 절연 블록은 상기 제1 절연 블록과 대면하는 제1 측면 및 상기 제1 절연 블록으로부터 멀어지게 향하는 제2 측면을 가짐 -;
상기 제1 폴리실리콘 층의 부분들을 상기 제1 및 제2 절연 블록들 밑에 그리고 상기 제1 및 제2 절연 블록들의 제2 측면들에 인접하게 배치한 상태로 유지하면서 상기 제1 절연 블록과 상기 제2 절연 블록 사이에 배치된 상기 제1 폴리실리콘 층의 일부분을 제거하는 단계;
상기 제1 폴리실리콘 층의 폴리실리콘 블록들의 쌍을 각각 상기 제1 및 제2 절연 블록들 중 하나의 절연 블록 아래에 배치한 상태로 유지하면서 상기 제1 및 제2 절연 블록들의 제2 측면들에 인접한 상기 제1 폴리실리콘 층의 부분들을 제거하는 단계;
상기 기판에 그리고 상기 제1 절연 블록의 제2 측면에 인접하게 제1 드레인 영역을 형성하는 단계;
상기 기판에 그리고 상기 제2 절연 블록의 제2 측면에 인접하게 제2 드레인 영역을 형성하는 단계;
제2 폴리실리콘 증착 공정에서 상기 기판, 및 상기 제1 및 제2 절연 블록들 위에 제2 폴리실리콘 층을 형성하는 단계; 및
상기 제2 폴리실리콘 층의 제1 폴리실리콘 블록, 제2 폴리실리콘 블록, 및 제3 폴리실리콘 블록을 유지하면서 상기 제2 폴리실리콘 층의 부분들을 제거하는 단계
- 상기 제1 폴리실리콘 블록은 상기 제1 절연 블록과 상기 제2 절연 블록 사이에 배치되고,
상기 제2 폴리실리콘 블록은 상기 제1 드레인 영역 위에 배치되고, 그리고
상기 제3 폴리실리콘 블록은 상기 제2 드레인 영역 위에 배치됨 - 를 포함하고,
상기 기판은 상기 제1 드레인 영역과 상기 제2 드레인 영역 사이에서 연장되는 연속적인 채널 영역을 포함하는, 비휘발성 메모리 셀들의 쌍을 형성하는 방법. - 청구항 9에 있어서,
상기 폴리실리콘 블록들의 쌍 중 하나의 폴리실리콘 블록은 부분적으로 상기 제1 드레인 영역 위에 배치되면서 그로부터 절연되고, 상기 폴리실리콘 블록들의 쌍 중 다른 하나의 폴리실리콘 블록은 부분적으로 상기 제2 드레인 영역 위에 배치되면서 그로부터 절연되는, 비휘발성 메모리 셀들의 쌍을 형성하는 방법. - 청구항 9에 있어서,
상기 제2 폴리실리콘 블록은 상기 제1 플로팅 게이트의 에지와 대면하는 노치를 포함하고, 상기 제2 소거 게이트는 상기 제2 플로팅 게이트의 에지와 대면하는 노치를 포함하는, 비휘발성 메모리 셀들의 쌍을 형성하는 방법. - 청구항 9에 있어서,
상기 폴리실리콘 블록들의 쌍 중 하나의 폴리실리콘 블록 위에 배치되면서 그로부터 절연되는 제4 폴리실리콘 블록을 상기 제1 절연 블록 아래에 형성하는 단계; 및
상기 폴리실리콘 블록들의 쌍 중 다른 하나의 폴리실리콘 블록 위에 배치되면서 그로부터 절연되는 제5 폴리실리콘 블록을 상기 제2 절연 블록 아래에 형성하는 단계를 추가로 포함하는, 비휘발성 메모리 셀들의 쌍을 형성하는 방법. - 청구항 9에 있어서,
상기 제1 폴리실리콘 블록을 제거하는 단계;
상기 제1 절연 블록과 상기 제2 절연 블록 사이에 금속 블록을 형성하는 단계; 및
상기 금속 블록과 상기 기판 사이에 그리고 상기 금속 블록과 상기 제1 및 제2 절연 블록들 사이에 하이(high)-K 절연 재료의 층을 형성하는 단계를 추가로 포함하는, 비휘발성 메모리 셀들의 쌍을 형성하는 방법. - 청구항 9에 있어서,
상기 제1 및 제2 절연 블록들은 스페이서들인, 비휘발성 메모리 셀들의 쌍을 형성하는 방법. - 청구항 9에 있어서,
상기 제1 및 제2 절연 블록들을 형성하는 단계 이전에,
상기 제1 폴리실리콘 층의 상부 표면에 대해 폴리 경사 에칭을 수행하여, 상기 상부 표면이 하향 경사 부분들을 포함하게 하는 단계 - 상기 제1 및 제2 절연 블록들은 상기 경사 부분들 상에 형성됨 - 를 추가로 포함하는, 비휘발성 메모리 셀들의 쌍을 형성하는 방법. - 비휘발성 메모리 셀들의 쌍을 형성하는 방법으로서,
반도체 기판 상에 제1 절연 층을 형성하는 단계;
제1 폴리실리콘 증착 공정에서 상기 제1 절연 층 상에 제1 폴리실리콘 층을 형성하는 단계;
상기 제1 폴리실리콘 층 상에 절연 층 스택을 형성하는 단계;
상기 절연 층 스택 상에 제2 폴리실리콘 층을 형성하는 단계;
상기 제2 폴리실리콘 층 상에 이격된 제1 및 제2 절연 블록들을 형성하는 단계 - 상기 제1 절연 블록은 상기 제2 절연 블록과 대면하는 제1 측면 및 상기 제2 절연 블록으로부터 멀어지게 향하는 제2 측면을 갖고, 상기 제2 절연 블록은 상기 제1 절연 블록과 대면하는 제1 측면 및 상기 제1 절연 블록으로부터 멀어지게 향하는 제2 측면을 가짐 -;
상기 제1 폴리실리콘 층의 폴리실리콘 블록들의 쌍을 각각 상기 제1 및 제2 절연 블록들 중 하나의 절연 블록 아래에 배치한 상태로 유지하면서 상기 제1 절연 블록과 상기 제2 절연 블록 사이에 그리고 상기 제1 및 제2 절연 블록들의 제2 측면들에 인접하게 배치된 상기 제2 폴리실리콘 층, 상기 절연 층 스택, 및 상기 제1 폴리실리콘 층의 부분들을 제거하는 단계;
상기 기판에 그리고 상기 제1 절연 블록의 제2 측면에 인접하게 제1 드레인 영역을 형성하는 단계;
상기 기판에 그리고 상기 제2 절연 블록의 제2 측면에 인접하게 제2 드레인 영역을 형성하는 단계;
제2 폴리실리콘 증착 공정에서 상기 기판, 및 상기 제1 및 제2 절연 블록들 위에 제3 폴리실리콘 층을 형성하는 단계; 및
상기 제3 폴리실리콘 층의 제1 폴리실리콘 블록, 제2 폴리실리콘 블록, 및 제3 폴리실리콘 블록을 유지하면서 상기 제3 폴리실리콘 층의 부분들을 제거하는 단계
- 상기 제1 폴리실리콘 블록은 상기 제1 절연 블록과 상기 제2 절연 블록 사이에 배치되고,
상기 제2 폴리실리콘 블록은 상기 제1 드레인 영역 위에 배치되고, 그리고
상기 제3 폴리실리콘 블록은 상기 제2 드레인 영역 위에 배치됨 - 를 포함하고,
상기 기판은 상기 제1 드레인 영역과 상기 제2 드레인 영역 사이에서 연장되는 연속적인 채널 영역을 포함하는, 비휘발성 메모리 셀들의 쌍을 형성하는 방법. - 청구항 16에 있어서,
상기 제1 폴리실리콘 블록과 상기 폴리실리콘 블록들의 쌍 사이에 제1 절연부를 형성하는 단계;
상기 제2 폴리실리콘 블록과 상기 폴리실리콘 블록들의 쌍 중 하나의 폴리실리콘 블록 사이에 제2 절연부를 형성하는 단계; 및
상기 제3 폴리실리콘 블록과 상기 폴리실리콘 블록들의 쌍 중 다른 하나의 폴리실리콘 블록 사이에 제3 절연부를 형성하는 단계를 추가로 포함하고,
상기 제1 절연부는 상기 제2 절연부 및 상기 제3 절연부보다 더 두꺼운, 비휘발성 메모리 셀들의 쌍을 형성하는 방법. - 메모리 디바이스를 동작시키는 방법으로서,
상기 메모리 디바이스는, 제1 전도성 타입의 반도체 재료의 기판, 상기 기판에서 이격되어 있고 상기 제1 전도성 타입과는 상이한 제2 전도성 타입을 갖고 상기 기판의 연속적인 채널 영역이 사이에 연장되는 제1 영역 및 제2 영역, 상기 제1 영역에 인접한 상기 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 제1 플로팅 게이트, 상기 제2 영역에 인접한 상기 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 제2 플로팅 게이트, 상기 제1 채널 영역 부분과 상기 제2 채널 영역 부분 사이의 상기 채널 영역의 제3 부분 위에 배치되면서 그로부터 절연되는 워드 라인 게이트, 상기 제1 영역 위에 배치되면서 그로부터 절연되는 제1 소거 게이트, 상기 제2 영역 위에 배치되면서 그로부터 절연되는 제2 소거 게이트, 상기 제1 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제1 커플링 게이트, 및 상기 제2 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제2 커플링 게이트를 포함하고,
상기 방법은,
상기 제1 소거 게이트에 포지티브 전압을 인가하고, 상기 제2 소거 게이트에 0 전압을 인가하고, 상기 워드 라인 게이트에 포지티브 전압을 인가하고, 상기 제1 커플링 게이트에 포지티브 전압을 인가하고, 상기 제2 커플링 게이트에 포지티브 전압을 인가하고, 상기 제1 영역에 포지티브 전압을 인가하고, 그리고 상기 제2 영역에 전류를 인가함으로써 상기 제1 플로팅 게이트를 프로그래밍하는 단계;
상기 제1 및 제2 소거 게이트들, 상기 제1 커플링 게이트, 및 상기 제1 영역에 0 전압을 인가하고, 상기 워드 라인 게이트에 포지티브 전압을 인가하고, 상기 제2 커플링 게이트에 포지티브 전압을 인가하고, 그리고 상기 제2 영역에 포지티브 전압을 인가함으로써 상기 제1 플로팅 게이트를 판독하는 단계; 및
상기 제1 소거 게이트에 포지티브 전압을 인가하고, 상기 제1 커플링 게이트에 네거티브 전압을 인가함으로써 상기 제1 플로팅 게이트를 소거하는 단계를 포함하는, 메모리 디바이스를 동작시키는 방법. - 메모리 디바이스를 동작시키는 방법으로서,
상기 메모리 디바이스는, 제1 전도성 타입의 반도체 재료의 기판, 상기 기판에서 이격되어 있고 상기 제1 전도성 타입과는 상이한 제2 전도성 타입을 갖고 상기 기판의 연속적인 채널 영역이 사이에 연장되는 제1 영역 및 제2 영역, 상기 제1 영역에 인접한 상기 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 제1 플로팅 게이트, 상기 제2 영역에 인접한 상기 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 제2 플로팅 게이트, 상기 제1 채널 영역 부분과 상기 제2 채널 영역 부분 사이의 상기 채널 영역의 제3 부분 위에 배치되면서 그로부터 절연되는 워드 라인 게이트, 상기 제1 영역 위에 배치되면서 그로부터 절연되는 제1 소거 게이트, 및 상기 제2 영역 위에 배치되면서 그로부터 절연되는 제2 소거 게이트를 포함하고,
상기 방법은,
상기 제1 소거 게이트에 포지티브 전압을 인가하고, 상기 제2 소거 게이트에 0 전압을 인가하고, 상기 워드 라인 게이트에 포지티브 전압을 인가하고, 상기 제1 영역에 포지티브 전압을 인가하고, 그리고 상기 제2 영역에 전류를 인가함으로써 상기 제1 플로팅 게이트를 프로그래밍하는 단계;
상기 제1 소거 게이트 및 상기 제1 영역에 0 전압을 인가하고, 상기 제2 소거 게이트에 포지티브 전압을 인가하고, 상기 워드 라인 게이트에 포지티브 전압을 인가하고, 그리고 상기 제2 영역에 포지티브 전압을 인가함으로써 상기 제1 플로팅 게이트를 판독하는 단계; 및
상기 제1 소거 게이트에 포지티브 전압을 인가함으로써 상기 제1 플로팅 게이트를 소거하는 단계를 포함하는, 메모리 디바이스를 동작시키는 방법.
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610285454.7A CN107342288B (zh) | 2016-04-29 | 2016-04-29 | 分裂栅型双位非易失性存储器单元 |
| CN201610285454.7 | 2016-04-29 | ||
| US15/476,663 | 2017-03-31 | ||
| US15/476,663 US9972632B2 (en) | 2016-04-29 | 2017-03-31 | Split-gate, twin-bit non-volatile memory cell |
| PCT/US2017/025683 WO2017189179A1 (en) | 2016-04-29 | 2017-04-03 | Split-gate, twin-bit non-volatile memory cell |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20180132950A true KR20180132950A (ko) | 2018-12-12 |
| KR101992590B1 KR101992590B1 (ko) | 2019-06-24 |
Family
ID=60159057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020187034585A KR101992590B1 (ko) | 2016-04-29 | 2017-04-03 | 분리형-게이트, 트윈-비트 비휘발성 메모리 셀 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US9972632B2 (ko) |
| EP (2) | EP3449486B1 (ko) |
| JP (1) | JP6656412B2 (ko) |
| KR (1) | KR101992590B1 (ko) |
| CN (1) | CN107342288B (ko) |
| TW (1) | TWI632669B (ko) |
| WO (1) | WO2017189179A1 (ko) |
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- 2017-03-31 US US15/476,663 patent/US9972632B2/en active Active
- 2017-04-03 KR KR1020187034585A patent/KR101992590B1/ko active IP Right Grant
- 2017-04-03 WO PCT/US2017/025683 patent/WO2017189179A1/en active Application Filing
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- 2017-04-03 JP JP2018555757A patent/JP6656412B2/ja active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| EP3449486B1 (en) | 2022-01-26 |
| EP3982394A1 (en) | 2022-04-13 |
| US9972632B2 (en) | 2018-05-15 |
| JP2019515495A (ja) | 2019-06-06 |
| US20170317093A1 (en) | 2017-11-02 |
| CN107342288B (zh) | 2020-08-04 |
| EP3982394B1 (en) | 2024-02-14 |
| KR101992590B1 (ko) | 2019-06-24 |
| US20180226421A1 (en) | 2018-08-09 |
| EP3449486A1 (en) | 2019-03-06 |
| WO2017189179A1 (en) | 2017-11-02 |
| TWI632669B (zh) | 2018-08-11 |
| CN107342288A (zh) | 2017-11-10 |
| JP6656412B2 (ja) | 2020-03-04 |
| EP3449486A4 (en) | 2020-04-15 |
| US10056398B1 (en) | 2018-08-21 |
| TW201740543A (zh) | 2017-11-16 |
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