CN102956643A - 制造非易失浮栅存储单元的方法和由此制造的存储单元 - Google Patents

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Abstract

本发明涉及制造非易失浮栅存储单元的方法和由此制造的存储单元。一种非易失存储单元具有带有顶表面的、第一导电型的单晶基板。第二导电型的第一区域在该基板中是沿着该顶表面的。第二导电型的第二区域在该基板中是沿着该顶表面的，与第一区域隔开。沟道区域是第一区域和第二区域。字线栅紧邻第一区域地位于沟道区域的第一部分之上。字线栅被第一绝缘层从沟道区域隔开。浮栅位于沟道区域的另一部分之上。耦合栅位于浮栅的上表面之上并且被第三绝缘层从那里绝缘。擦除栅邻近于浮栅的第二侧壁定位。擦除栅位于第二区域之上并且被从那里绝缘。

Description

制造非易失浮栅存储单元的方法和由此制造的存储单元
技术领域
本发明涉及一种制造非易失存储单元的自对准方法，该非易失存储单元具有浮栅和分离擦除栅，并且更加具体地其中该浮栅具有增强的边缘以促进擦除操作。
背景技术
具有用于在其上存储电荷的浮栅的非易失存储单元在本技术领域中是众所周知的。参考图1，其中示出现有技术的非易失存储单元10的截面视图。存储单元10包括具有第一导电型诸如P型的单晶基板12。具有第二导电型诸如N型的第一区域14在基板12的表面处或者靠近此处。也具有第二导电型的第二区域16与第一区域14隔开。沟道区域18在第一区域14和第二区域16之间。由多晶硅制成的字线20位于沟道区域18的第一部分之上。字线20被氧化硅（二氧化硅）层22从沟道区域18隔开。浮栅24紧邻并且与字线20隔开，浮栅24也由多晶硅制成，并且位于沟道区域18的另一部分之上。浮栅24被通常也是氧化硅（二氧化硅）的另一绝缘层30从沟道区域18分离。也由多晶硅制成的耦合栅26位于浮栅24之上并且被另一绝缘层32从那里绝缘。也由多晶硅制成的擦除栅28在浮栅24的另一侧上，并且被从那里隔开。擦除栅28位于第二区域16之上并且被从那里绝缘。擦除栅28也紧邻耦合栅26但是与耦合栅26隔开并且紧邻耦合栅26的另一侧。擦除栅28具有在浮栅24之上的微小悬突。在存储单元10的操作中，在浮栅24上存储的电荷（或者在浮栅24上不存在电荷）控制电流在第一区域14和第二区域16之间的流动。在浮栅24在其上具有电荷的情况下，浮栅24被编程。在浮栅24在其上不具有电荷的情况下，浮栅24被擦除。在USP 7，868，375中和在USP 6，747，310中充分地公开了存储单元10，所述公开在这里通过引用而被以其整体并入。
存储单元10如下地操作。在编程操作期间，当电荷被存储在浮栅24上时，具有脉冲形状的第一正电压被施加到字线20，从而使得沟道区域18的、在字线20下面的部分是传导性的。也具有脉冲形状的第二正电压被施加到耦合栅26。也具有脉冲形状的第三正电压被施加到擦除栅28。也具有脉冲形状的电压差被施加在第一区域14和第二区域16之间。第一正电压、第二正电压、第三正电压和电压差全部地被基本上同时地施加，并且基本上同时地终止。来自第一区域14的电子被吸引到在第二区域16处的正电压。当它们靠近浮栅24时，它们经历突然的、由被施加到耦合栅26和擦除栅28的电压引起的电场的增加，从而使得电荷被注入到浮栅24上。因此，通过热电子注入机制，编程发生。
在当从浮栅24移除电荷时的擦除操作期间，高正电压被施加到擦除栅28。地电压能够被施加到耦合栅26和/或字线20。通过隧穿通过在浮栅24和擦除栅28之间的绝缘层，在浮栅24上的电荷被吸引到擦除栅28。特别地，浮栅24可以形成有面向擦除栅28的锐利尖头，由此促进电子从浮栅24通过该尖头并且通过在浮栅24和擦除栅28之间的绝缘层而Fowler-Nordheim隧穿到擦除栅28上。如在USP7，868，375和USP6，747，310中公开地，可能有益的是，在浮栅24的侧壁和浮栅24的顶表面之间具有锐利边缘或者尖头，从而在擦除操作期间，电子可以更加易于从浮栅24隧穿到擦除栅28。
在读操作期间，第一正电压被施加到字线20以开启沟道区域18在字线20之下的部分。第二正电压被施加到耦合栅26。电压差被施加到第一区域14和第二区域16。如果浮栅24被编程，即浮栅24存储电子，则被施加到耦合栅26的第二正电压不能克服在浮栅24上存储的负电子并且沟道区域18在浮栅24之下的部分保持非传导性。因此，无任何电流或者最小数量的电流将在第一区域14和第二区域16之间流动。然而，如果浮栅24未被编程，即浮栅24保持中性或者可能甚至存储某些空穴，则被施加到耦合栅26的第二正电压能够使得沟道区域18在浮栅24之下的部分是传导性的。因此，电流将在第一区域14和第二区域16之间流动。
发明内容
本发明是一种制造非易失存储单元的自对准方法，该非易失存储单元具有带有顶表面的、第一导电型的单晶基板。第二导电型的第一区域在该基板中是沿着该顶表面的。第二导电型的第二区域在该基板中是沿着该顶表面的，与第一区域隔开。沟道区域是第一区域和第二区域。字线栅紧邻第一区域地位于沟道区域的第一部分之上。字线栅被第一绝缘层从沟道区域隔开。浮栅位于沟道区域的另一部分之上。浮栅具有被第二绝缘层从沟道区域分离的下表面和与下表面相对的上表面。浮栅具有邻近于字线栅但与字线栅分离的第一侧壁；和与第一侧壁相对的第二侧壁。第二侧壁和上表面形成锐利边缘，其中第二侧壁的长度比第一侧壁的长度大。上表面从第一侧壁向上倾斜到第二侧壁。耦合栅位于浮栅的上表面之上并且被第三绝缘层从那里绝缘。擦除栅邻近于浮栅的第二侧壁定位。擦除栅位于第二区域之上并且被从那里绝缘。
本发明还涉及前面描述的存储单元。
附图说明
图1是带有用于在其上存储电荷的浮栅和分离擦除栅的、现有技术非易失存储单元的截面视图。
图2-8是在用于制造本发明的存储单元的本发明的方法中的过程步骤的截面视图。
图9是本发明的存储单元的截面视图。
具体实施方式
参考图9，其中示出本发明的非易失存储单元50的截面视图。本发明的存储单元50类似于图1所示存储单元10。因此，将使用类似的数字来描述类似的部分。存储单元50包括具有第一导电型诸如P型的单晶基板12。在优选实施例中，基板12的导电率约10S/m，其中“S”是电阻率的倒数，并且“m”是米。具有第二导电型诸如N型的第一区域14在基板12的表面处或者靠近此处。在优选实施例中，第一区域14的导电率约105S/m。也具有第二导电型的第二区域16与第一区域14隔开，第二区域16具有与第一区域14基本相同的导电性浓度（conductivity concentration）。沟道区域18在第一区域14和第二区域16之间。由多晶硅制成的字线20位于沟道区域18的第一部分之上。字线20被氧化硅（二氧化硅）层22从沟道区域18隔开。浮栅124紧邻字线20并且与字线20隔开，浮栅124也由多晶硅制成，并且位于沟道区域18的另一部分之上。浮栅124具有被通常也为氧化硅（二氧化硅）的另一绝缘层30从沟道区域18分离的下表面52。浮栅124还具有与下表面52相对的上表面54。浮栅124还具有邻近于字线栅20但与字线栅20分离的第一侧壁56。第二侧壁58与第一侧壁56相对。浮栅124的第一侧壁56的长度小于浮栅124的第二侧壁58的长度。因此，浮栅124的上表面54从第二侧壁58向下倾斜到第一侧壁56。在浮栅124的第二侧壁58和上表面54的结合部处是锐利边缘60。
也由多晶硅制成的耦合栅26位于浮栅124的上表面54之上并且被另一绝缘层32从那里绝缘。也由多晶硅制成的擦除栅28邻近于浮栅24的第二侧壁58并且被从那里隔开。擦除栅28位于第二区域16之上并且被从那里绝缘。擦除栅28也紧邻耦合栅26但与耦合栅26隔开并且紧邻耦合栅26的另一侧。擦除栅28具有在浮栅124之上的微小悬突。
可以根据以下过程步骤制造本发明的存储单元50。虽然以下过程步骤是为了制造用于70nm制程的存储单元50，但是本发明不受如此限制。
提供具有P导电型的单晶基板12。P导电性具有1015/cm3的浓度。基板12具有顶表面。氧化硅（二氧化硅）的第一绝缘层30在基板12的顶表面上。绝缘层30能够通过在氧化炉中氧化该结构而形成并且被形成为具有约30埃的厚度。第一多晶硅层124在绝缘层30上形成。多晶硅层124具有大致400埃的厚度。多晶硅层124能够通过沉积多晶硅而形成。此后，硬掩模层诸如氮化硅层70在多晶硅层124上形成。氮化硅70能够通过沉积SiN形成。硬掩模70被图案化和蚀刻，从而仅仅氮化硅70的某些部分保留在多晶硅层124的选定区域之上。所得结构在图2中示出。
带有被暴露的多晶硅层124的图2所示结构然后经历各向同性多晶硅蚀刻过程，从而产生多晶硅层124的、远离SiN 70地向下倾斜的上表面54。在该优选实施例中，在250W功率下使用化学干法蚀刻（CDE）（Shibaura CDE）并且使用CF4/O2/N2 15秒或者在800mTorr压力和150W功率下使用电感耦合等离子体（ICP）蚀刻并且使用CF4/O2 15秒而进行各向同性蚀刻过程。当然，这些参数可以改变以产生所期倾斜轮廓。因为该过程是各向同性蚀刻，所以最靠近SiN 70的多晶硅124受到攻击的程度最小，从而最远离SiN的多晶硅124被以最大程度蚀刻。这产生了如此倾斜轮廓，其中多晶硅124在最靠近SiN 70处最厚，并且向下倾斜，并且在最远离SiN 70处最薄。所得结构在图3中示出。
氧化硅（二氧化硅）薄层72（厚度约150埃）然后在该结构之上沉积。这能够通过低压TEOS沉积进行。该结构的氧化硅（二氧化硅）层72然后被各向异性蚀刻，从而导致邻近于硬掩模70的侧面形成间隔物。所得结构在图4中示出。
绝缘材料的复合层32在图4所示结构上，并且特别地在第一多晶硅124之上沉积。复合层32包括二氧化硅-氮化硅-二氧化硅或者ONO。通过在HTO过程中沉积二氧化硅，并且然后通过低压CVD SiN沉积过程沉积SiN，随后再次进行HTO氧化过程以沉积另一二氧化硅层以形成ONO层32，复合层32得以形成。ONO层32具有约160埃的厚度。第二多晶硅层26然后在ONO层32上沉积。第二多晶硅层26具有在约2，000埃的厚度，并且可以通过CVD多晶硅沉积过程形成。第二多晶硅层26然后经历CMP（化学机械抛光）过程从而第二多晶硅层26的顶部与SiN 70的顶部“齐平”。多晶硅26然后经历回蚀过程，从而多晶硅26的顶部由此低于SiN70的顶部水平。所得结构在图5中示出。
二氧化硅层80然后在图5所示结构之上沉积。用于形成层80的过程能够是通过HTO过程进行沉积。层80约1，000埃。二氧化硅层80然后被各向异性蚀刻，从而导致沿着SiN70的侧面邻近于ONO层32形成的间隔物80。所得结构在图6中示出。
使用间隔物80作为掩模，图6所示结构被各向异性蚀刻，从而切割被暴露的第二多晶硅层26、在第二多晶硅层26下面的绝缘层（ONO）32、在ONO32下面的第一多晶硅层124，在第一绝缘层30处变得停止。虽然间隔物80（二氧化硅）被用作蚀刻停止，但是在蚀刻通过ONO层32的过程中，间隔物80的微小部分同样将被蚀刻。然而，因为间隔物80是比较厚的（约1，000埃），所以间隔物80的这种微小的蚀刻是无关紧要的。蚀刻在第一绝缘层30处变得停止，第一绝缘层30是另一二氧化硅层30。由二氧化硅构成的间隔物84然后在该结构上形成。这能够如此进行，即，沉积二氧化硅层，随后对该层进行各向异性蚀刻，当SiN 70被暴露时变得停止，从而产生间隔物84。间隔物84将第一多晶硅124（最终的浮栅）和第二多晶硅26（最终的耦合栅）与将被形成的、相邻的字线栅绝缘。当然还可以使用任何其它类型的绝缘材料或者复合绝缘材料替代二氧化硅作为间隔物84。例如，间隔物84可以由SiN/SiO2制成，这将要求另外的掩蔽步骤以移除SiN硬掩模。所得结构在图7中示出。
SiN硬掩模70被移除。这能够通过SiN的各向异性干法蚀刻随后使用H3PO4进行湿法蚀刻而进行。因为图7所示结构的全部其余部分均受到二氧化硅保护，所以那些结构未被蚀刻。此后，已被暴露的第一多晶硅124被各向异性蚀刻，直至到达第一绝缘层30。此后，执行掩蔽步骤从而覆盖该结构的、除了在此处SiN 70已被移除的区域之外的全部部分。执行注入步骤，从而形成第二区域16。在微小的氧化硅湿法蚀刻之后，通过该结构的HTO氧化形成二氧化硅的薄层86，HTO氧化将已被暴露的多晶硅124氧化。所得结构在图8中示出。
随此之后进行掩蔽步骤，从而仅仅覆盖SiN曾位于的区域。这随后是利用各向异性蚀刻来蚀刻已被暴露的二氧化硅30。薄二氧化硅层22然后利用扩散炉生长以在与字线栅20隔开的沟道区域18之上形成。多晶硅然后在包括于SiN 70已被移除的区域各处得以沉积，并且邻近于间隔物84沉积。另一掩蔽步骤是在多晶硅中的成形开口位置，在此处第一区域14将在基板12中形成。进行注入从而形成第一区域14并且掺杂字线栅20和擦除栅28。所得结构在图9中示出。
根据前述，能够看到，示出了一种制造分裂栅非易失闪存单元的自对准过程。此外，该非易失闪存单元的特征在于，该浮栅具有邻近于擦除栅的锐利边缘，这增强了擦除操作。

Claims (9)

1.一种非易失存储单元，包括：
具有顶表面的、第一导电型的单晶基板；
沿着所述顶表面在所述基板中的、第二导电型的第一区域；
与所述第一区域隔开的、沿着所述顶表面在所述基板中的、第二导电型的第二区域；
在所述第一区域和所述第二区域之间的沟道区域；
紧邻所述第一区域位于所述沟道区域的第一部分之上的字线栅，所述字线栅被第一绝缘层从所述沟道区域隔开；
位于所述沟道区域的另一部分之上的浮栅，所述浮栅具有被第二绝缘层从所述沟道区域分离的下表面，和与所述下表面相对的上表面；所述浮栅具有邻近于所述字线栅但与所述字线栅分离的第一侧壁；和与所述第一侧壁相对的第二侧壁，其中所述第二侧壁和所述上表面形成锐利边缘，所述第二侧壁的长度比所述第一侧壁的长度大，并且所述上表面从所述第一侧壁向上倾斜到所述第二侧壁；
位于所述浮栅的所述上表面之上并且被第三绝缘层从那里绝缘的耦合栅；和
邻近于所述浮栅的所述第二侧壁定位的擦除栅；所述擦除栅位于所述第二区域之上并且被从那里绝缘。
2.根据权利要求1的存储单元，其中所述擦除栅悬突于所述浮栅的一部分之上。
3.一种制造非易失存储单元的方法，所述方法包括：
在单晶基板上的第一绝缘层上形成第一多晶硅层；
在所述第一多晶硅层上形成硬掩模，所述硬掩模位于所述第一多晶硅层的一部分之上；
蚀刻所述第一多晶硅层从而所述多晶硅远离所述硬掩模向下倾斜；
在所述第一多晶硅层上形成第二绝缘层；
在所述第二绝缘层上形成第二多晶硅层；
掩蔽并且切割所述第二多晶硅层、所述第二绝缘层和所述第一多晶硅层；
移除所述硬掩模；
在所述硬掩模被移除的区域中蚀刻所述第一多晶硅层；
在所述第一多晶硅层被蚀刻的区域中在所述第一多晶硅层之上形成隧穿层；
在所述第一多晶硅被蚀刻的区域中并且在邻近于所述第二多晶硅层、所述第二绝缘层和所述第一多晶硅层被切割的位置的部分中形成擦除栅；并且
在所述基板中形成源区和漏区。
4.根据权利要求3的方法，其中所述硬掩模是氮化硅。
5.根据权利要求3的方法，其中所述第一绝缘层是二氧化硅。
6.根据权利要求3的方法，其中所述第二绝缘层是二氧化硅、氮化硅和二氧化硅的复合绝缘层。
7.根据权利要求3的方法，其中所述隧穿层是二氧化硅。
8.根据权利要求3的方法，其中所述蚀刻步骤在紧邻所述第二绝缘层的所述第一多晶硅层的表面和被蚀刻的所述第一多晶硅层之间在所述第一多晶硅层中形成锐利边缘。
9.根据权利要求3的方法，其中所述掩蔽和切割步骤进一步包括：
形成牺牲层；
各向异性地蚀刻所述牺牲层以形成邻近于所述硬掩模的牺牲间隔物；
使用所述牺牲间隔物进行掩蔽和切割。
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