CN106158875B - 具有提高擦除速度的存储器单元结构 - Google Patents

具有提高擦除速度的存储器单元结构 Download PDF

Info

Publication number
CN106158875B
CN106158875B CN201510598705.2A CN201510598705A CN106158875B CN 106158875 B CN106158875 B CN 106158875B CN 201510598705 A CN201510598705 A CN 201510598705A CN 106158875 B CN106158875 B CN 106158875B
Authority
CN
China
Prior art keywords
grid
floating
floating grid
layer
control
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510598705.2A
Other languages
English (en)
Other versions
CN106158875A (zh
Inventor
吴常明
刘世昌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN106158875A publication Critical patent/CN106158875A/zh
Application granted granted Critical
Publication of CN106158875B publication Critical patent/CN106158875B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

提供具有提高的擦除速度的分离栅极闪速存储器单元。擦除栅极和浮置栅极在半导体衬底上方横向间隔开。浮置栅极具有：朝向擦除栅极增大的高度；与擦除栅极相邻的凹形侧壁表面；以及浮置栅极的凹形侧壁表面与上表面的界面限定的尖端。控制栅极和侧壁间隔件布置在浮置栅极的上表面上方。控制栅极横向偏离浮置栅极的尖端，并且侧壁间隔件横向布置在控制栅极与尖端之间。还提供了用于制造分离栅极闪速存储器单元的方法。

Description

具有提高擦除速度的存储器单元结构
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及闪速存储器及其形成方法。
背景技术
闪速存储器是可以被电擦除和重复编程的电子非易失性计算机存储介质。该闪速存储器广泛地用于商业和军事上的各种电子器件和设备中。为了存储信息，闪速存储器包括通常由浮置栅极晶体管制成的可寻址的存储器单元阵列。常用类型的闪速存储器单元包括堆叠栅极存储器单元和分离栅极闪速存储器单元(如，第三代SUPERFLASH(ESF3)存储器单元)。分离栅极闪速存储器单元相比于堆叠栅极存储器单元具有若干优势，诸如更低功耗、更高注入效率、不易受短沟道效应影响以及避免过擦除(over erase immunity)。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种分离栅极闪速存储器单元，包括：擦除栅极和浮置栅极，在半导体衬底上方横向间隔开，其中，所述浮置栅极具有：朝向所述擦除栅极增大的高度；与所述擦除栅极相邻的凹形侧壁表面；以及所述凹形侧壁表面和所述浮置栅极的上表面的界面限定的尖端；以及控制栅极和侧壁间隔件，布置在所述浮置栅极的上表面上方，其中，所述控制栅极横向偏离所述浮置栅极的尖端，并且所述侧壁间隔件横向布置在所述控制栅极与所述尖端之间。
在该分离栅极闪速存储器单元中，所述浮置栅极具有与所述浮置栅极的凹形侧壁表面相对的附加侧壁表面，所述浮置栅极的高度从所述附加侧壁表面至横向偏离所述附加侧壁表面的点是基本相同的，并且所述浮置栅极的高度从所述点至所述尖端增大。
在该分离栅极闪速存储器单元中，所述点横向偏离所述附加侧壁表面的距离介于所述浮置栅极的宽度的约40％和约60％之间。
在该分离栅极闪速存储器单元中，所述附加侧壁表面是基本平坦的。
在该分离栅极闪速存储器单元中，所述浮置栅极沿着平分所述浮置栅极的上表面的轴具有非对称轮廓。
该分离栅极闪速存储器单元还包括：隧穿介电层，布置在所述擦除栅极与所述浮置栅极之间，并且介于所述擦除栅极与所述侧壁间隔件之间。
在该分离栅极闪速存储器单元中，所述隧穿介电层邻接所述擦除栅极和所述浮置栅极的相邻侧壁表面，并且邻接所述擦除栅极和所述侧壁间隔件的相邻侧壁表面。
该分离栅极闪速存储器单元还包括：字线，布置在所述半导体衬底上方，并且横向邻近所述浮置栅极和所述控制栅极。
在该分离栅极闪速存储器单元中，所述半导体衬底包括第一源极/漏极区域和第二源极/漏极区域，所述第二源极/漏极区域与所述第一源极/漏极区域横向间隔开，并且所述擦除栅极布置在所述第一源极/漏极区域上方，所述浮置栅极布置在所述第一源极/漏极区域与所述第二源极/漏极区域之间。
根据本发明的另一方面，提供了一种用于制造分离栅极闪速存储器单元的方法，所述方法包括：形成一对浮置栅极，所述一对浮置栅极位于设置在半导体衬底中的共享源极/漏极区域的相对侧上，并且所述一对浮置栅极的高度朝向所述共享源极/漏极区域增大；形成擦除栅极，所述擦除栅极通过擦除栅极介电层与所述共享源极/漏极区域垂直间隔开，并且所述擦除栅极通过隧穿介电层与所述一对浮置栅极横向间隔开；以及形成控制栅极，所述控制栅极通过位于所述一对浮置栅极上面的控制栅极介电层与所述一对浮置栅极垂直间隔开；其中，所述一对浮置栅极分别具有邻接所述隧穿介电层的凹形侧壁表面，从而导致尖端从所述凹形侧壁表面向外凸出。
该方法还包括：在所述半导体衬底上方形成浮置栅极层；在所述浮置栅极层的子集上方形成第一掩模；在所述浮置栅极层中执行第一蚀刻，以回蚀刻所述浮置栅极层中未被所述第一掩模掩蔽的区域，并且在所述第一掩模下面的浮置栅极层中形成凸块；去除所述第一掩模；形成控制栅极，所述控制栅极在所述凸块的相对侧面上横向间隔开，并且被第二掩模掩蔽；在所述浮置栅极层中执行第二蚀刻，以去除所述浮置栅极中未被所述第二掩模掩蔽的区域，并且形成所述一对浮置栅极；在所述浮置栅极中执行第三蚀刻，以横向蚀刻所述浮置栅极的相邻侧面，并且在所述相邻侧面上限定凹形侧壁表面；以及在所述浮置栅极的相邻侧面之间形成所述擦除栅极。
该方法还包括：形成字线，所述字线在所述浮置栅极中与所述浮置栅极的相邻侧面相对的侧面上横向邻近所述浮置栅极。
该方法还包括：在所述半导体衬底上方并且沿着所述浮置栅极、所述控制栅极和所述第二掩模的面向外部的表面形成导电层；以及在所述导电层中执行第四蚀刻，以去除所述导电层的横向伸长部分，并且同时形成所述擦除栅极和所述字线。
该方法还包括：形成部分位于所述凸块的向上斜坡上方的所述控制栅极和所述浮置栅极。
该方法还包括：在所述浮置栅极中与所述浮置栅极的相邻侧面相对的侧面被掩蔽的同时，执行所述第三蚀刻。
该方法还包括：在所述浮置栅极层上方形成控制栅极介电层；在所述控制栅极介电层上方形成控制栅极层；在所述控制栅极层上方形成硬掩模层；在所述硬掩模层中执行第四蚀刻，以形成在所述凸块的相对侧面上横向间隔开的第二掩模；以及执行第五蚀刻，穿过所述控制栅极层和所述控制栅极介电层中未被所述第二掩模掩蔽的区域，以形成所述控制栅极。
该方法还包括：在所述浮置栅极层上方并且沿着所述控制栅极和所述第二掩模的面向外部的表面形成侧壁间隔件层；在所述侧壁间隔件层中执行第四蚀刻，以去除所述侧壁间隔件层的横向伸长部分，并且在所述控制栅极的相对侧面上形成侧壁间隔件；以及在所述浮置栅极层中执行所述第二蚀刻，以去除所述浮置栅极层中未被所述第二掩模和所述侧壁间隔件掩蔽的区域。
该方法还包括：在所述半导体衬底中形成一对浅沟槽隔离(STI)区域，其中，所述STI区域形成为沿着轴平行延伸，并且具有相对于所述半导体衬底的上表面升高的上表面；以及在所述STI区域之间，形成沿着所述轴横向间隔开的所述控制栅极。
该方法还包括：形成关于平分所述浮置栅极的上表面的轴具有非对称轮廓的所述浮置栅极。
根据本发明的又一方面，提供了一种分离栅极闪速存储器单元，包括：共享源极/漏极区域，设置在半导体衬底中；擦除栅极，设置在所述共享源极/漏极区域上方；浮置栅极，设置在所述半导体衬底上方，并且具有通过隧穿介电层与所述擦除栅极横向间隔开的侧壁表面，其中，所述浮置栅极具有沿着所述浮置栅极的侧壁表面向外部凸出的尖端；以及控制栅极，通过位于所述浮置栅极上面的控制栅极介电层与所述浮置栅极间隔开。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1A示出了具有非对称浮置栅极的一对分离栅极闪速存储器单元的半导体结构的一些实施例的截面图。
图1B示出了图1A的非对称浮置栅极的一些实施例的放大的截面图。
图1C示出了图1A的半导体结构的一些实施例的截面图，其中图1C的截面图与图1A的截面图垂直。
图1D示出了图1A的半导体结构的一些实施例的俯视图。
图2示出了用于制造具有非对称浮置栅极的分离栅极闪速存储器单元的方法的一些实施例的流程图。
图3至图8、图9A、图9B、图10至图20以及图21A、图21B示出了处于各个制造阶段的半导体结构的一些实施例的一系列截面图，其中半导体结构包括具有非对称浮置栅极的一对分离栅极闪速存储器。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同部件。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间关系术语以描述如图所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语意欲包括使用或操作过程中的器件的不同的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。
一些分离栅极闪速存储器单元包括布置在半导体衬底的沟道区域上方的浮置栅极，并且该浮置栅极通过浮置栅极介电层与沟道区域隔开。沟道区域将半导体衬底的源极区域和漏极区域相互横向隔开。控制栅极布置在浮置栅极上方，并且该控制栅极通过控制栅极介电层与浮置栅极隔开。控制栅极比浮置栅极窄，使得浮置栅极上表面的源极侧部分和漏极侧部分在水平方向上延伸穿过控制栅极的相对的垂直侧壁表面。源极侧侧壁间隔件和漏极侧侧壁间隔件沿着控制栅极的相对的垂直侧壁表面进行布置，并且该源极侧侧壁间隔件和漏极侧侧壁间隔件位于浮置栅极上表面的源极侧部分和漏极侧部分上方。沿着浮置栅极的源极侧垂直侧壁表面以及源极侧侧壁间隔件布置隧穿介电层。擦除栅极布置为在源极区域上方横向邻近浮置栅极。
擦除栅极通过源极侧间隔件和隧穿介电层这两者与控制栅极隔开。共同地，即使当擦除栅极偏置时，源极侧间隔件和隧穿介电层也将控制栅极与擦除栅极电隔离。相反地，擦除栅极通过隧穿介电层而不是通过源极侧间隔件与浮置栅极隔开。结果，当擦除栅极偏置时(即，如在擦除模式的操作期间的情况下)，来自浮置栅极的电子通过福勒-诺德海姆遂穿(Fowler-Nordheim tunneling，简称FNT)隧穿通过该隧穿介电层。在某种程度上，电子隧穿通过该隧穿介电层的隧穿比率确定擦除速度。在某种程度上，通过隧穿介电层的厚度和均匀性、施加于擦除栅极的偏压和浮置栅极的形状来确定电子的隧穿比率。
鉴于以上所述，本发明涉及一种分离栅极闪速存储器单元以及制造分离栅极闪速存储器单元的方法。相比于一些传统的分离栅极闪速存储器单元，该分离栅极闪速存储器单元通过使用非对称浮置栅极轮廓来提高擦除速度。根据分离栅极闪速存储器单元的一些实施例，浮置栅极与擦除栅极通过隧穿介电层在半导体衬底上方横向间隔开。浮置栅极具有与擦除栅极相邻的凹形侧壁表面并且具有朝向擦除栅极逐渐增大的高度，从而限定了介于浮置栅极的上表面与浮置栅极的凹形侧壁表面之间的界面处的尖端。控制栅极和侧壁间隔件布置在浮置栅极的上表面上方。控制栅极横向偏离浮置栅极的尖端，并且侧壁间隔件横向布置在控制栅极与尖端之间。
有利地，与具有平坦的侧壁表面的浮置栅极相比，尖端为隧穿电子通过隧穿介电层提供了更快的路径。与具有平坦的浮置栅极侧壁表面的一些传统的存储器件相比，尖端提高了分离栅极闪速存储器单元的擦除速度。
参考图1A，提供了一对存储器单元102A、102B的半导体结构的一些实施例的截面图100A。存储器单元102A、102B是分离栅极闪速存储器单元，诸如第三代SUPERFLASH(ESF3)存储器单元，并且该存储器单元可以互为镜像。存储器单元102A、102B包括第一存储器单元102A和第二存储器单元102B。
存储器单元102A、102B的公共的源极/漏极区域104以及存储器单元102A、102B的单独的源极/漏极区域106A、106B嵌入半导体衬底108中。通常，公共源极/漏极区域104是源极区域，并且单独源极/漏极区域106A、106B是漏极区域。源极/漏极区域104、106A、106B沿着半导体衬底108的上表面110横向间隔开，其中，单独源极/漏极区域106A、106B布置在公共源极/漏极区域104的相对侧上。沟道区域112A、112B在公共源极/漏极区域104与对应的存储器单元102A、102B的单独源极/漏极区域106A、106B之间沿着半导体衬底108的上表面110横向延伸。
存储器单元102A、102B的单独的浮置栅极114A、114B在公共源极/漏极区域104的相对侧上布置在对应的存储器单元102A、102B的沟道区域112A、112B上方。通过与存储器单元102A、102B相对应的下面的浮置栅极介电层116A、116B，将浮置栅极114A、114B与沟道区域112A、112B垂直间隔开并电隔离。此外，浮置栅极114A、114B关于平分浮置栅极114A、114B的垂直轴具有非对称轮廓。在一些实施例中，浮置栅极114A、114B的高度朝向公共源极/漏极区域104的方向增大。在其他实施例中，浮置栅极114A、114B的高度可以基本上是恒定值。浮置栅极114A、114B中邻接公共源极/漏极区域104的公共侧侧壁表面是凹形的，并且浮置栅极114A、114B中邻接单独源极/漏极区域106A、106B的单独侧侧壁表面通常是平坦的。浮置栅极114A、114B的公共侧侧壁表面限定了介于浮置栅极114A、114B的上表面118A、118B与公共侧侧壁表面之间的界面处的尖端。如下文所示，有利地，尖端通过增大该尖端处的电场强度来提高擦除速度。
控制栅极120A、120B布置在浮置栅极114A、114B上方。通过与存储器单元102A、102B相对应的下面的控制栅极介电层122A、122B将控制栅极120A、120B与浮置栅极114A、114B垂直间隔开并电隔离。例如，控制栅极介电层122A、122B可以是多层氧化物-氮化物-氧化物(ONO)膜。此外，通过上面的硬掩模124A、124B来掩蔽控制栅极120A、120B。
控制栅极120A和120B、控制栅极介电层122A和122B以及硬掩模124A和124B共享公共占位面积并且窄于浮置栅极114A和114B。如此，浮置栅极上表面118A、118B的部分横向延伸穿过控制栅极120A和120B、控制栅极介电层122A和122B以及硬掩模124A和124B的相对侧壁表面，以形成邻近公共源极/漏极区域104和单独的源极/漏极区域106A、106B的浮置栅极凸缘。公共侧侧壁间隔件126A、126B和单独侧侧壁间隔件128A、128B沿着控制栅极120A和120B、控制栅极介电层122A和122B以及硬掩模124A和124B的相对侧壁表面布置在凸缘上。例如，侧壁间隔件126A、126B、128A、128B可以是多层ONO膜。
将擦除栅极130布置为横向邻近浮置栅极114A、114B并且位于公共源极/漏极区域104上方。通过下面的擦除栅极介电层132将擦除栅极130与公共源极/漏极区域104垂直地间隔开并电隔离。此外，擦除栅极130通过公共侧隧穿介电层134A、134B与浮置栅极114A、114B和公共侧侧壁间隔件126A、126B横向间隔开。隧穿介电层134A、134B提供介于浮置栅极114A、114B与擦除栅极130之间的隧穿路径(如，通过FNT)。沿着公共侧侧壁间隔件126A、126B和邻接擦除栅极130的浮置栅极侧壁表面共形地设置隧穿介电层134A、134B。
与存储器单元102A、102B相对应的字线136A、136B在浮置栅极114A、114B与单独源极/漏极区域106A、106B之间布置在沟道区域112A、112B上方。字线136A、136B通过下面的字线介电层138A、138B与沟道区域112A、112B垂直地间隔开并电隔离。此外，字线136A、136B通过单独侧介电层140A、140B与浮置栅极114A、114B和单独侧侧壁间隔件128A、128B横向间隔开并电隔离。单独侧介电层140A、140B沿着单独侧侧壁间隔件128A、128B和邻接字线136A、136B的浮置栅极侧壁表面延伸。
接触蚀刻停止层142布置在半导体结构上方。接触蚀刻停止层142共形地加衬里于字线136A和136B、硬掩模124A和124B以及擦除栅极130的面向外部的表面。此外，层间介电(ILD)层144布置在接触蚀刻停止层142上方，该层间介电层通常具有平坦的上表面，并且接触件146延伸穿过ILD层144和接触蚀刻停止层142到达源极/漏极区域104、源极/漏极区域106A和106B、字线136A和136B、擦除栅极130以及控制栅极120A和120B中的一个或多个。
尽管未示出，但是在一些实施例中，省略硬掩模124A、124B。此外，控制栅极120A和120B、字线136A和136B、擦除栅极130、隧穿介电层134A和134B、单独侧介电层140A和140B、公共侧侧壁间隔件126A和126B以及单独侧侧壁间隔件128A和128B的上表面具有基本共面的上表面。这样实施例是常见的，其中，存储器单元102A、102B用于高k金属栅极(HKMG)嵌入式闪速器件。
在存储器单元102A、102B工作期间，浮置栅极114A、114B存储代表不同数据状态(如，二进制码“1”和二进制码“0”)的不同数量的电荷。执行读操作，以确定浮置栅极114A、114B的数据状态，以及执行编程和擦除操作，以改变浮置栅极114A、114B的数据状态。
关于读操作，控制栅极120A、120B以及字线136A、136B共同控制下面的沟道区域112A、112B中的电荷载流子的流动。此外，根据数据状态，存储在浮置栅极114A、114B中的电荷屏蔽(screen)介于控制栅极120A、120B与沟道区域112A、112B之间的电场，以改变控制栅极120A、120B的阈值电压。因此，当通过超过字线阈值电压的电压使对应的字线136A、136B偏置，并且通过为数据状态的中间控制栅极阈值电压的电压使对应的控制栅极120A、120B偏置时，可以通过测量下面的沟道区域112A、112B的电阻来确定浮置栅极114A、114B中的一个的数据状态。
关于编程和擦除操作，通过控制栅极120A、120B以及擦除栅极130产生电场，以促进电荷移动到浮置栅极114A、114B中和/或从该浮置栅极中移出。通常，使用源极侧注入(SSI)来进行编程操作，并且使用FNT来进行擦除操作。然而，应该理解，也可以使用FNT来执行编程操作。FNT的其中一个挑战在于，该FNT通常比SSI慢。浮置栅极114A、114B的尖端有利地聚集电场并且增大FNT的速度。
参考图1B，提供了第二存储器单元102B的浮置栅极114B的一些实施例的放大截面图100B。浮置栅极114B关于平分浮置栅极114B的上表面118B的垂直轴148具有非对称轮廓。浮置栅极114B中与擦除栅极130相邻的公共侧侧壁表面150是凹形的，并且与第二存储器单元102B的字线136B相邻的单独侧侧壁表面152通常是平坦的。公共侧侧壁表面150限定在浮置栅极114B的上表面118B与公共侧侧壁表面150之间的界面处的尖端154。尖端154指向擦除栅极130，并且由于电场强度随着曲率半径的减小而增大，所以在擦除操作期间增大了擦除栅极130与浮置栅极114B之间的电场强度。这转而增大了电子隧穿速度和擦除速度。
浮置栅极114B的高度H朝向擦除栅极130增大。在一些实施例中，高度H在从浮置栅极114B的单独侧侧壁表面152至浮置栅极114B中横向偏离单独侧侧壁表面152距离D的点处是基本相同的。之后，高度H从该点至尖端154逐渐增大。例如，距离D可以介于浮置栅极114B的宽度W1的大约40％与大约60％之间，诸如大约55％或大约45％。浮置栅极114B的宽度W1在单独侧侧壁表面152与尖端154之间横向延伸。此外，浮置栅极114B的宽度W1大于上面的控制栅极介电层122B、上面的控制栅极120B以及上面的硬掩模124B(见图1A)的宽度W2。宽度W1与W2的差值导致了浮置栅极114B的上面的凸缘，其中，第二存储器单元102B的侧壁间隔件126B、128B被置于该凸缘上。
参考图1C，提供了半导体结构的一些实施例的截面图100C。截面图100C与图1A的截面图100A正交。半导体结构包括存储器单元102A、102C，该存储器单元横向通过延伸到半导体衬底108中的隔离区域156A、156B、156C横向间隔开。例如，隔离区域156A、156B、156C可以是浅沟槽隔离(STI)区域并且通常是线型的以及通常布置为平行。在一些实施例中，隔离区域156A、156B、156C相对于半导体衬底108的上表面110具有升高的上表面158。在这种实施例中，因为隔离区域156A、156B、156C的上表面158相对于半导体衬底108的上表面110被升高，所以限定了隔离区域156A、156B、156C之间的间隙。
与存储器单元102A、102C相对应的浮置栅极114A、114C布置在介于隔离区域156A、156B、156C之间的半导体衬底108上方。浮置栅极114A、114C通过浮置栅极介电层116A、116C与对应于存储器单元102A、102C的沟道区域112A、112C垂直间隔开。沟道区域112A、112C沿着半导体衬底108的上表面110延伸，并且浮置栅极介电层116A、116C布置在沟道区域112A、112C与浮置栅极114A、114C之间。浮置栅极114A、114C的上表面118A、118C相对于隔离区域156A、156B、156C的上表面158通常垂直升高。
控制栅极120A布置在浮置栅极114A、114C上方并且延伸横向穿过浮置栅极114A、114C。控制栅极120A通过控制栅极介电层122A与浮置栅极114A、114C以及隔离区域156A、156B、156C垂直间隔开并电隔离，并且该控制栅极被硬掩模124A掩蔽。通常，控制栅极介电层122A是共形的。通过接触蚀刻停止层142加衬里于硬掩模124A，并且ILD层144布置在接触蚀刻停止层142上方。尽管未示出，但是接触件通常延伸穿过接触蚀刻停止层142和ILD层144到达控制栅极120A。
参考图1D，提供了半导体结构的一些实施例的俯视图100D。半导体结构包括布置为行和列的存储器单元102A、102B、102C的阵列。存储器单元102A、102B、102C被半导体衬底108支撑并且在半导体衬底108中被布置在隔离区域156A、156B、156C的阵列之间。隔离区域156A、156B、156C在半导体衬底108中布置为行和列。通常，隔离区域156A、156B、156C的行数比存储器单元102A、102B、102C的行数多一行，并且隔离区域156A、156B、156C的列数是存储器单元102A、102B、102C的列数的一半。例如，隔离区域156A、156B、156C可以具有2行和2列，而存储器单元102A、102B、102C可以具有1行和4列。
字线136A、136B和浮置栅极114A、114B、114C在隔离区域156A、156B、156C之间布置为行和列。通常，对于存储器单元阵列的每一行，行的字线136A、136B电耦接在一起。例如，可以在字线136A上面的后道工序(BEOL)金属化堆叠件中，将字线136A电耦接在一起。与成对的相邻存储器单元102A、102B、102C相对应的擦除栅极130布置在该对应对的浮置栅极114A、114B、114C之间。此外，存储器单元102A、102B、102C的列的单独的控制栅极120A、120B布置在浮置栅极114A、114B上方。
参考图2，流程图200提供了用于制造具有非对称浮置栅极的分离栅极闪速存储器单元的方法的一些实施例。
在步骤202中，提供具有一对STI区域的半导体衬底。STI区域沿着轴平行延伸并且具有相对于半导体衬底的上表面升高的上表面。
在步骤204中，浮置栅极层在STI区域之间形成在半导体衬底上方。
在步骤206中，形成光刻胶层，以掩蔽STI区域之间的浮置栅极层的区域。
在步骤208中，在浮置栅极层中执行第一蚀刻，以回蚀刻浮置栅极层中未被光刻胶层掩蔽的区域，并且形成光刻胶层下面的凸块。
在步骤210中，去除光刻胶层。
在步骤212中，在浮置栅极层上方并且在凸块的相对侧面上控制栅极沿着轴横向间隔开。根据上面的硬掩模形成控制栅极并且控制栅极通过控制栅极介电层与浮置栅极层间隔开。
在步骤214中，在与轴正交的控制栅极的相对侧壁表面上形成侧壁间隔件。
在步骤216中，在浮置栅极层中执行第二蚀刻，以通过浮置栅极层中未被侧壁间隔件和硬掩模掩蔽的区域形成沿着轴横向间隔开的浮置栅极。
在步骤218中，在浮置栅极中执行第三蚀刻，以横向蚀刻浮置栅极的相邻侧面，并且限定相邻侧面上凹形侧壁表面。在浮置栅极中与相邻侧面相对的侧面被掩蔽的同时，执行第三蚀刻。第三蚀刻有利地在介于浮置栅极的上表面与凹形侧壁表面之间的界面处形成尖端。因为尖端具有小曲率半径，所以电场聚集在尖端中并且增强了沿着尖端的FNT。这转而导致增大的擦除速度。
在步骤220中，在浮置栅极的相邻侧面之间的半导体衬底中形成源极/漏极区域。
在步骤222中，擦除栅极形成在浮置栅极的相邻侧面之间。此外，在浮置栅极中与浮置栅极的相邻侧面相对的侧面上形成字线。
在步骤224中，形成ILD层和延伸穿过该ILD层到达栅极的接触件。
虽然本文将所公开的方法(如，通过流程图200所描述的方法)示出和描述为一系列的步骤或事件，但是应当理解，所示出的这些步骤或事件的顺序不应解释为限制意义。例如，一些步骤可以以不同顺序进行和/或与除本文所示和/或所述的步骤或事件之外的其他步骤或事件同时进行。此外，并非所有示出的步骤都是实施本文所描述的一个或多个方面或实施例所必须的，并且可以在一个或多个单独的步骤和/或阶段中执行本文中示出的一个或多个步骤。
参考图3至图8、图9A、图9B、图10至图20以及图21A和图21B，提供了处于各个制造阶段的半导体结构一些实施例的截面图以示出图2的方法。尽管关于该方法描述了图3至图8、图9A、图9B、图10至图20以及图21A和图21B，但是应当理解，在图3至图8、图9A、图9B、图10至图20以及图21A和图21B中公开的结构不限制于该方法，相反，可以作为与该方法无关的结构独立存在。类似地，尽管关于图3至图8、图9A、图9B、图10至图20以及图21A和图21B描述了该方法，但是应当理解，该方法不限制于在图3至图8、图9A、图9B、图10至图20以及图21A和图21B所公开的结构，相反，可以与图3至图8、图9A、图9B、图10至图20以及图21A和图21B中所公开的结构无关地独立存在。
图3至图5示出了对应于步骤202的一些实施例的截面图300、400、500。
如图3所示，提供半导体衬底108'。例如，半导体衬底108'可以是块状半导体衬底或绝缘体上硅(SOI)衬底。此外，第一和第二衬垫层302、304堆叠地形成在半导体衬底108'上方，其中，第二衬垫层304位于第一衬垫层302上面。在一些实施例中，将第一衬垫层302形成为氧化物，诸如二氧化硅，和/或将第二衬垫层304形成为氮化物，诸如氮化硅。可以根据化学汽相沉积(CVD)、物理汽相沉积(PVD)或任何其他合适的沉积技术来形成第一和第二衬垫层302、304。
如图4所示，STI区域156A'、156B'、156C'在半导体衬底108'(见图3)上方形成为横向间隔开，并且穿过第一和第二衬垫层302、304(见图3)延伸至半导体衬底108'中。STI区域156A'、156B'、156C'形成为具有相对于剩余的半导体衬底108”的上表面110升高的上表面158'并且与剩余的第二衬垫层304'的上表面402近似共面。
用于形成STI区域156A'、156B'、156C'的工艺可以包括：执行选择性蚀刻，穿过第一和第二衬垫层302、304，进入半导体衬底108'中，以形成与STI区域156A'、156B'、156C'相对应的沟槽。然后使用CVD、旋涂或任何其他合适的沉积技术形成介电层以填充沟槽。此外，可以在介电层中执行化学机械抛光(CMP)。可以执行CMP以与剩余的第二衬垫层304'的上表面402大约齐平。
如图5所示，执行第一蚀刻，穿过第二衬垫层304'(见图4)，到达第一衬垫层302'，从而去除第二衬垫层304'。第一蚀刻暴露介于STI区域156A'、156B'、156C'之间的间隙502。用于执行第一蚀刻的工艺可以包括对第二衬垫层304'应用蚀刻剂504。蚀刻剂504相对于第一衬垫层302'，选择第二衬垫层304'。
图6至图8、图9A和图9B示出了对应于步骤204的一些实施例的截面图600、700、800、900A、900B。此外，图9A和图9B相互正交，并且在一些实施例中，与图1A和图1C相对应。
如图6所示，浮置栅极层114'形成在STI区域156A'、156B'、156C'和第一衬垫层302'上方以填充间隙502。例如，浮置栅极层114'可以形成为导电材料，诸如掺杂多晶硅。此外，可以根据CVD、旋涂或任何其他合适的沉积技术来形成浮置栅极层114'。
如图7所示，在浮置栅极层114'(见图6)中执行CMP，以与STI区域156A'、156B'、156C'的上表面158'大约齐平。CMP使STI区域156A'、156B'、156C'的上表面158'与剩余的浮置栅极层114”的上表面118'共面。
如图8所示，在浮置栅极层114”(见图7)中执行第二蚀刻，以相对于STI区域156A'、156B'、156C'回蚀刻浮置栅极层114”。在第二蚀刻之后，剩余的浮置栅极层14”'具有相对于STI区域156A'、156B'、156C'的上表面158'凹进的表面118”。用于执行第二蚀刻的工艺可以包括对浮置栅极层114”应用蚀刻剂802。蚀刻剂802相对于STI区域156A'、156B'、156C'选择浮置栅极层114”。
如图9A和图9B所示，在STI区域156A'、156B'、156C'(见图8)中执行第三蚀刻，以相对于浮置栅极层114”'回蚀刻STI区域156A'、156B'、156C'。在第三蚀刻之后，剩余的STI区域156A、156B、156C具有相对于浮置栅极层114”'的上表面118”凹进的上表面158。用于执行第三蚀刻的工艺可以包括对STI区域156A'、156B'、156C'应用一种或多种蚀刻剂902。例如，用于执行第三蚀刻的工艺可以包括氧化物湿浸渍蚀刻(oxide wet dip etch)。蚀刻剂902相对于浮置栅极层114”'选择STI区域156A'、156B'、156C'。
图10示出了对应于步骤206、208和210的一些实施例的截面图1000。如图所示，第一光刻胶层1002形成在浮置栅极层114”'(见图9A和图9B)的子集(subset)上方。此外，在浮置栅极层114”'中执行第四蚀刻，以回蚀刻浮置栅极层114”'中未被第一光刻胶层1002掩蔽的区域。第四蚀刻导致位于第一光刻胶层1002下面的剩余浮置栅极层114””中的凸块1004。在凸块1004的界面处，浮置栅极层114”'的高度H朝向第一光刻胶层1002增大，使得剩余浮置栅极层114””的上表面118”'具有：下部区域1006A，围绕第一光刻胶层1002；上部区域1006B，位于第一光刻胶层1002下面；以及向上斜坡，介于下部区域1006A与上部区域1006B之间。通过对浮置栅极层114”'应用蚀刻剂1008来执行第四蚀刻。通过执行第四蚀刻，去除了第一光刻胶层1002。
图11至图13示出了对应于步骤212的一些实施例的截面图1100、1200、1300。
如图11所示，控制栅极介电层122'、控制栅极层120'和硬掩模层124'堆叠地形成在浮置栅极层114””上方。通常共形地形成控制栅极介电层122'，以加衬里于浮置栅极层114””。此外，控制栅极介电层122'通常由多层ONO膜形成。控制栅极层120'形成在控制栅极介电层122'上方，并且硬掩模层124'形成在控制栅极层120'上方。控制栅极层120'通常由导电材料形成，诸如掺杂多晶硅，并且硬掩模层124'通常由氮化物形成，诸如氮化硅。可以使用CVD或任何其他合适的沉积技术来形成控制栅极介电层122'、控制栅极层120'和硬掩模层124'。
如图12所示，穿过硬掩模层124'(见图11)的选择区域，对控制栅极层120'执行第五蚀刻。第五蚀刻形成掩蔽控制栅极层120'的栅极区域的硬掩模124A、124B，该栅极区域在浮置栅极层凸块1004的相对侧部处横向间隔开。在一些实施例中，硬掩模124A、124B部分布置在浮置栅极层凸块1004的向上斜坡上方。用于执行第五蚀刻的工艺可以包括形成掩蔽硬掩模层124'的选择区域的第二光刻胶层1202。此外，可以根据第二光刻胶层1202的图案，对硬掩模层124'应用蚀刻剂1204。蚀刻剂1204相对于控制栅极层120'选择硬掩模层124'。之后，可以去除第二光刻胶层1202。
如图13所示，穿过控制栅极介电层122'和控制栅极层120'中未被硬掩模124A、124B掩蔽的区域，对浮置栅极层114””执行第六蚀刻。第六蚀刻导致浮置栅极层凸块1004的相对侧的横向间隔开的控制栅极120A、120B，并且该控制栅极位于对应的控制栅极介电层122A、122B上面。在一些实施例中，控制栅极120A、120B和控制栅极介电层122A、122B部分布置在浮置栅极层凸块1004的向上斜坡上方。用于执行第六蚀刻的工艺可以包括对控制栅极介电层122'和控制栅极层120'的暴露区域应用一种或多种蚀刻剂1302。例如，第一蚀刻剂相对于控制栅极介电层122'选择控制栅极层120'，并且可以将该第一蚀刻剂应用于控制栅极层120'。之后，一种或多种第二蚀刻剂相对于浮置栅极层114””选择控制栅极介电层122'，并且可以将该一种或多种第二蚀刻剂应用于控制栅极介电层122'。
图14和图15示出了对应于步骤214的一些实施例的截面图1400、1500。
如图14所示，在浮置栅极层114””上方并且沿着硬掩模124A和124B、控制栅极120A和120B、控制栅极介电层122A和122B的面向外部的表面形成侧壁间隔件层1402。可以使用CVD或任何其他合适的沉积技术来形成侧壁间隔件层1402，并且通常共形形成该侧壁间隔件层。例如，可以将侧壁间隔件层1402形成为多层ONO膜或氧化物。
如图15所示，在侧壁间隔件层1402中执行第七蚀刻，以回蚀刻侧壁间隔件层1402并且去除侧壁间隔件层1402的横向伸长部分。第七蚀刻导致沿着控制栅极120A、120B的相邻侧壁的公共侧侧壁间隔件126A、126B，以及沿着控制栅极120A、120B中与相邻侧壁相对的侧壁的单独侧侧壁间隔件128A、128B。用于执行第七蚀刻的工艺可以包括对侧壁间隔件层1402应用一种或多种蚀刻剂1502。
图16示出了对应于步骤216的一些实施例的截面图1600。如图所示，穿过浮置栅极层114””中未被硬掩模124A、124B以及侧壁间隔件126A、126B、128A、128B掩蔽的区域，在浮置栅极层114””(见图15)中执行第八蚀刻。第八蚀刻导致相互横向间隔开的浮置栅极114A'、114B'。用于执行第八蚀刻的工艺可以包括对浮置栅极层114””应用蚀刻剂1602。蚀刻剂1602相对于第一衬垫层302'选择浮置栅极层114””。
图17示出了对应于步骤218的一些实施例的截面图1700。如图所示，在浮置栅极114A'、114B'中与相邻侧面相对的侧面被掩蔽同时，在浮置栅极114A'、114B'(见图16)中执行第九蚀刻，以横向蚀刻浮置栅极114A'、114B'的相邻侧面。第九蚀刻沿着剩余浮置栅极114A、114B的相邻侧面限定了凹形侧壁表面150A、150B。用于执行第九蚀刻的工艺可以包括形成掩蔽浮置栅极114A'、114B'中与浮置栅极114A'、114B'的相邻侧面相对的侧面的第三光刻胶层1702。此外，可以对浮置栅极114A'、114B'应用蚀刻剂1704。例如，蚀刻剂1704可以包括干蚀刻剂和/或化学干蚀刻剂(CDE)。此外，蚀刻剂1704相对于第一衬垫层302'选择浮置栅极层114A'、114B'。之后，可以去除第三光刻胶层1702。
图18示出了对应于步骤220的一些实施例的截面图1800。
如图18所示，在第一衬垫层302'(见图17)中执行第十蚀刻，以去除介于浮置栅极114A、114B的相邻侧面之间的中心区域，同时保留位于与相邻侧面相对的侧面上的外围区域。在外围区域被掩蔽的同时，通过对第一衬垫层302'应用蚀刻剂执行第十蚀刻。在一些实施例中，外围区域被第九蚀刻的第三光刻胶层1702掩蔽。在这种实施例中，在第十蚀刻之后去除第三光刻胶层1702。
仍如图18所示，将离子1802注入介于浮置栅极114A、114B之间的半导体衬底108”(见图17)。离子1802可以是p型掺杂剂或n型掺杂剂。注入导致剩余半导体衬底108”'具有介于浮置栅极114A、114B之间的公共源极/漏极区域104'。
图19和图20示出了对应于步骤222的一些实施例的截面图1900、2000。
如图19所示，介电层1902形成在第一衬垫层302”上方，并且加衬里于侧壁间隔件126A、126B、128A、128B、硬掩模124A、124B、浮置栅极114A、114B以及半导体衬底108”'的暴露表面(见图18)。可以使用热氧化、CVD或任何其他合适的沉积技术形成介电层1902，并且通常共形地形成该介电层。此外，例如，介电层1902可以形成为氧化物，诸如二氧化硅。在一些实施例中，介电层1902的形成消耗了公共源极/漏极区域104'(见图18)的部分，并且诸如剩余的半导体衬底108””的半导体衬底108”'保留有更小的公共源极/漏极区域104。
仍如图19所示，导电层1904形成在介电层1902上方。可以使用CVD或任何其他合适的沉积技术形成导电层1904，并且通常共形地形成该导电层。例如，导电层1904可以形成为掺杂多晶硅。
如图20所示，在导电层1904(见图19)中执行第十一蚀刻，以回蚀刻导电层1904并且去除导电层1904的横向伸长部分。第十一蚀刻导致介于浮置栅极114A、114B的相邻侧面之间的擦除栅极130，以及沿着浮置栅极114A、114B中与相邻侧面相对的侧面的字线136A、136B。擦除栅极130在底部突出以填充凹形侧壁表面150A、150B。用于执行第十一蚀刻的工艺可以包括对导电层1904应用蚀刻剂。蚀刻剂相对于介电层1902(见图19)可以选择导电层1904。
仍如图20所示，在第一衬垫层302”(见图19)和介电层1902(见图19)的暴露区域中执行第十二蚀刻，以去除这些区域。在第十二蚀刻之后，剩余的第一衬垫层302”'和剩余的介电层1902'的侧壁表面与字线136A、136B的面向外部的侧壁表面近似齐平，并且暴露半导体衬底108””(见图19)中横向邻近字线136A、136B的区域。用于执行第十二蚀刻的工艺可以包括对第一衬垫层302”和介电层1902'应用一种或多种蚀刻剂。一种或多种蚀刻剂相对于半导体衬底108””可以选择第一衬垫层302”和介电层1902'。
如图20所示，将离子2002注入横向邻近字线136A、136B的半导体衬底108””(见图19)中。离子2002可以是p型掺杂剂或n型掺杂剂。注入导致剩余的半导体衬底108具有横向邻近字线136A、136B的单独源极/漏极区域106A、106B。
图21A和图21B示出了对应于步骤224的一些实施例的截面图2100A、2100B。
如图21A所示，在单独侧源极/漏极区域106A、106B上方，沿着字线136A和136B、硬掩模124A和124B、擦除栅极130的暴露表面形成接触蚀刻停止层142。可以使用CVD或任何其他合适的沉积技术形成接触蚀刻停止层142，并且通常共形地形成该接触蚀刻停止层。例如，接触蚀刻停止层142可以形成为氮化物，诸如氮化硅。
仍如图21A所示，ILD层144形成在接触蚀刻停止层142上方，其中，接触件146延伸穿过该ILD层和该接触蚀刻停止层，到达控制栅极120A和120B、擦除栅极130、字线136A和136B、单独源极/漏极区域106A和106B中的一个或多个。ILD层144可以由氧化物或低k电介质(即，介电常数约小于3.9的电介质)形成。在一些实施例中，用于形成ILD层144的工艺包括形成中间层，并且随后将在中间层中执行CMP。
如图21B所示，在字线136A、136B(见图20)和硬掩模124A、124B(见图20)和侧壁间隔件126A、126B、128A、128B(见图20)和介电层1902'(见图20)以及擦除栅极130(见图20)中执行CMP，以去除硬掩模124A、124B。CMP导致剩余的字线136A'、136B'和剩余的侧壁间隔件126A'、126B'、128A'、128B'和剩余的介电层1902”以及剩余的擦除栅极130'具有近似共面的上表面。CMP是常见的HKMG工艺。之后，如结合图21A所述，形成接触蚀刻停止层142'、ILD层144'以及接触件146'。
因此，从上文可以理解，本发明提供了一种分离栅极闪速存储器单元。擦除栅极和浮置栅极在半导体衬底上方横向间隔开。浮置栅极具有：朝向擦除栅极逐渐增大的高度；与擦除栅极相邻的凹形侧壁表面；以及凹形侧壁表面和浮置栅极的上表面的界面限定的尖端。控制栅极和侧壁间隔件布置在浮置栅极的上表面上方。控制栅极横向偏离浮置栅极的尖端，并且侧壁间隔件横向布置在控制栅极与尖端之间。
在其他实施例中，本发明提供了一种用于制造分离栅极闪速存储器单元的方法。在设置在半导体衬底中的共享源极/漏极区域的相对侧上形成一对浮置栅极，并且该对浮置栅极具有朝向该共享源极/漏极区域逐渐增大的高度。形成擦除栅极，该擦除栅极通过擦除栅极介电层与共享源极/漏极区域垂直隔开，并且该擦除栅极通过隧穿介电层与该对浮置栅极横向隔开。形成控制栅极，该控制栅极通过位于该对浮置栅极上面的控制栅极介电层与该对浮置栅极垂直隔开。该对浮置栅极分别具有邻接隧穿介电层的凹形侧壁表面，从而导致尖端从该凹形侧壁表面向外凸出。
在又一实施例中，本发明提供了一种分离栅极闪速存储器单元。共享源极/漏极区域设置在半导体衬底中。擦除栅极设置在共享源极/漏极区域上方。浮置栅极设置在半导体衬底上方并且具有通过隧穿介电层与擦除栅极横向隔开的侧壁表面。浮置栅极具有沿着浮置栅极的侧壁表面向外凸出的尖端。控制栅极通过位于浮置栅极上面的控制栅极介电层与浮置栅极隔开。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (18)

1.一种分离栅极闪速存储器单元，包括：
擦除栅极和浮置栅极，在半导体衬底上方横向间隔开，其中，所述浮置栅极具有：朝向所述擦除栅极增大的高度；与所述擦除栅极相邻的凹形侧壁表面；以及所述凹形侧壁表面和所述浮置栅极的上表面的界面限定的尖端；以及
控制栅极和侧壁间隔件，布置在所述浮置栅极的上表面上方，其中，所述控制栅极横向偏离所述浮置栅极的尖端，并且所述侧壁间隔件包括位于所述控制栅极的相对侧上的第一侧壁间隔件和第二侧壁间隔件，其中，所述第一侧壁间隔件横向布置在所述控制栅极与所述尖端之间，
其中，所述浮置栅极具有与所述浮置栅极的凹形侧壁表面相对的附加侧壁表面，所述浮置栅极的高度从所述附加侧壁表面至横向偏离所述附加侧壁表面的点是相同的，并且所述浮置栅极的高度从所述点至所述尖端增大。
2.根据权利要求1所述的分离栅极闪速存储器单元，其中，所述点横向偏离所述附加侧壁表面的距离介于所述浮置栅极的宽度的40％和60％之间。
3.根据权利要求1所述的分离栅极闪速存储器单元，其中，所述附加侧壁表面是平坦的。
4.根据权利要求1所述的分离栅极闪速存储器单元，其中，所述浮置栅极沿着平分所述浮置栅极的上表面的轴具有非对称轮廓。
5.根据权利要求1所述的分离栅极闪速存储器单元，还包括：
隧穿介电层，布置在所述擦除栅极与所述浮置栅极之间，并且介于所述擦除栅极与所述第一侧壁间隔件之间。
6.根据权利要求5所述的分离栅极闪速存储器单元，其中，所述隧穿介电层邻接所述擦除栅极和所述浮置栅极的相邻侧壁表面，并且邻接所述擦除栅极和所述第一侧壁间隔件的相邻侧壁表面。
7.根据权利要求1所述的分离栅极闪速存储器单元，还包括：
字线，布置在所述半导体衬底上方，并且横向邻近所述浮置栅极和所述控制栅极。
8.根据权利要求1所述的分离栅极闪速存储器单元，其中，所述半导体衬底包括第一源极/漏极区域和第二源极/漏极区域，所述第二源极/漏极区域与所述第一源极/漏极区域横向间隔开，并且所述擦除栅极布置在所述第一源极/漏极区域上方，所述浮置栅极布置在所述第一源极/漏极区域与所述第二源极/漏极区域之间。
9.一种用于制造分离栅极闪速存储器单元的方法，所述方法包括：
形成一对浮置栅极，所述一对浮置栅极位于设置在半导体衬底中的共享源极/漏极区域的相对侧上，并且所述一对浮置栅极具有与所述一对浮置栅极的凹形侧壁表面相对的附加侧壁表面，所述一对浮置栅极的高度从附加侧壁表面至横向偏离所述附加侧壁表面的点是相同的，所述一对浮置栅极的高度从所述点朝向所述共享源极/漏极区域增大；
形成擦除栅极，所述擦除栅极通过擦除栅极介电层与所述共享源极/漏极区域垂直间隔开，并且所述擦除栅极通过隧穿介电层与所述一对浮置栅极横向间隔开；以及
形成控制栅极，所述控制栅极通过位于所述一对浮置栅极上面的控制栅极介电层与所述一对浮置栅极垂直间隔开；
在所述浮置栅极层上方并且沿着所述控制栅极的面向外部的表面形成侧壁间隔件层；
在所述侧壁间隔件层中执行第四蚀刻，以去除所述侧壁间隔件层的横向伸长部分，并且在所述控制栅极的相对侧面上形成侧壁间隔件；
其中，所述一对浮置栅极的凹形侧壁表面分别邻接所述隧穿介电层，从而导致尖端从所述凹形侧壁表面向外凸出。
10.根据权利要求9所述的方法，还包括：
在所述半导体衬底上方形成浮置栅极层；
在所述浮置栅极层的子集上方形成第一掩模；
在所述浮置栅极层中执行第一蚀刻，以回蚀刻所述浮置栅极层中未被所述第一掩模掩蔽的区域，并且在所述第一掩模下面的浮置栅极层中形成凸块；
去除所述第一掩模；
形成控制栅极，所述控制栅极在所述凸块的相对侧面上横向间隔开，并且被第二掩模掩蔽；
在所述浮置栅极层中执行第二蚀刻，以去除所述浮置栅极中未被所述侧壁间隔件和所述第二掩模掩蔽的区域，并且形成所述一对浮置栅极；
在所述浮置栅极中执行第三蚀刻，以横向蚀刻所述浮置栅极的相邻侧面，并且在所述相邻侧面上限定凹形侧壁表面；以及
在所述浮置栅极的相邻侧面之间形成所述擦除栅极。
11.根据权利要求10所述的方法，还包括：
形成字线，所述字线在所述浮置栅极中与所述浮置栅极的相邻侧面相对的侧面上横向邻近所述浮置栅极。
12.根据权利要求11所述的方法，还包括：
在所述半导体衬底上方并且沿着所述浮置栅极、所述控制栅极和所述第二掩模的面向外部的表面形成导电层；以及
在所述导电层中执行第四蚀刻，以去除所述导电层的横向伸长部分，并且同时形成所述擦除栅极和所述字线。
13.根据权利要求10所述的方法，还包括：
形成部分位于所述凸块的向上斜坡上方的所述控制栅极和所述浮置栅极。
14.根据权利要求10所述的方法，还包括：
在所述浮置栅极中与所述浮置栅极的相邻侧面相对的侧面被掩蔽的同时，执行所述第三蚀刻。
15.根据权利要求10所述的方法，还包括：
在所述浮置栅极层上方形成控制栅极介电层；
在所述控制栅极介电层上方形成控制栅极层；
在所述控制栅极层上方形成硬掩模层；
在所述硬掩模层中执行第四蚀刻，以形成在所述凸块的相对侧面上横向间隔开的第二掩模；以及
执行第五蚀刻，穿过所述控制栅极层和所述控制栅极介电层中未被所述第二掩模掩蔽的区域，以形成所述控制栅极。
16.根据权利要求9所述的方法，还包括：
在所述半导体衬底中形成一对浅沟槽隔离(STI)区域，其中，所述STI区域形成为沿着轴平行延伸，并且具有相对于所述半导体衬底的上表面升高的上表面；以及
在所述STI区域之间，形成沿着所述轴横向间隔开的所述控制栅极。
17.根据权利要求9所述的方法，还包括：
形成关于平分所述浮置栅极的上表面的轴具有非对称轮廓的所述浮置栅极。
18.一种分离栅极闪速存储器单元，包括：
共享源极/漏极区域，设置在半导体衬底中；
擦除栅极，设置在所述共享源极/漏极区域上方；
浮置栅极，设置在所述半导体衬底上方，并且具有通过隧穿介电层与所述擦除栅极横向间隔开的凹形侧壁表面，其中，所述浮置栅极具有沿着所述浮置栅极的凹形侧壁表面向外部凸出的尖端；以及
控制栅极和侧壁间隔件，布置在所述浮置栅极的上表面上方，通过位于所述浮置栅极上面的控制栅极介电层与所述浮置栅极间隔开，所述侧壁间隔件位于所述控制栅极的相对侧上，
其中，所述浮置栅极具有与所述浮置栅极的凹形侧壁表面相对的附加侧壁表面，所述浮置栅极的高度从所述附加侧壁表面至横向偏离所述附加侧壁表面的点是相同的，并且所述浮置栅极的高度从所述点至所述尖端增大。
CN201510598705.2A 2015-05-15 2015-09-18 具有提高擦除速度的存储器单元结构 Active CN106158875B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/713,462 US9917165B2 (en) 2015-05-15 2015-05-15 Memory cell structure for improving erase speed
US14/713,462 2015-05-15

Publications (2)

Publication Number Publication Date
CN106158875A CN106158875A (zh) 2016-11-23
CN106158875B true CN106158875B (zh) 2019-05-24

Family

ID=57277793

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510598705.2A Active CN106158875B (zh) 2015-05-15 2015-09-18 具有提高擦除速度的存储器单元结构

Country Status (2)

Country Link
US (1) US9917165B2 (zh)
CN (1) CN106158875B (zh)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IL152714A (en) 2000-05-09 2014-03-31 Xy Llc High-purity spermatozoa populations carrying chromosome-x and chromosome-y
EP2301333A1 (en) 2002-07-22 2011-03-30 Xy, Llc Non-human sperm cell process system
US7169548B2 (en) 2002-09-13 2007-01-30 Xy, Inc. Sperm cell processing and preservation systems
US9153668B2 (en) * 2013-05-23 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Tuning tensile strain on FinFET
CN107305892B (zh) 2016-04-20 2020-10-02 硅存储技术公司 使用两个多晶硅沉积步骤来形成三栅极非易失性闪存单元对的方法
US9929167B2 (en) * 2016-07-13 2018-03-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10475891B2 (en) * 2016-10-06 2019-11-12 Globalfoundries Singapore Pte. Ltd. Reliable non-volatile memory device
CN108695331B (zh) * 2017-04-05 2020-11-27 中芯国际集成电路制造(北京)有限公司 存储器及其编程方法、擦除方法和读取方法、电子装置
US10269815B2 (en) * 2017-04-27 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
WO2019043656A1 (en) 2017-09-01 2019-03-07 Genus Plc METHODS AND SYSTEMS FOR ASSESSING AND / OR QUANTIFYING POPULATIONS OF SPERMATOZOIDS WITH SEXUAL ASYMMETRY
US10535574B2 (en) * 2017-09-20 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Cell-like floating-gate test structure
CN110021602B (zh) * 2018-01-05 2023-04-07 硅存储技术公司 在专用沟槽中具有浮栅的非易失性存储器单元
US10418451B1 (en) * 2018-05-09 2019-09-17 Silicon Storage Technology, Inc. Split-gate flash memory cell with varying insulation gate oxides, and method of forming same
US10762966B2 (en) * 2018-10-30 2020-09-01 Globalfoundries Singapore Pte. Ltd. Memory arrays and methods of forming the same
CN111180448B (zh) * 2018-11-13 2021-01-01 合肥晶合集成电路股份有限公司 一种非易失性存储器及其制作方法
US10902921B2 (en) * 2018-12-21 2021-01-26 Texas Instruments Incorporated Flash memory bitcell erase with source bias voltage
CN109801916B (zh) * 2019-01-22 2020-10-27 上海华虹宏力半导体制造有限公司 一种擦除增强型nord闪存及其制备方法
CN109935591B (zh) * 2019-03-21 2024-03-12 北京时代全芯存储技术股份有限公司 一种记忆体结构及其制造方法
CN112185815B (zh) * 2019-07-04 2024-07-23 硅存储技术公司 形成分裂栅闪存存储器单元的方法
US11282931B2 (en) * 2019-07-31 2022-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and manufacturing method thereof
CN112750790B (zh) * 2021-01-22 2023-11-21 上海华虹宏力半导体制造有限公司 闪存存储器及其制造方法
CN115083912A (zh) * 2021-03-11 2022-09-20 硅存储技术股份有限公司 带改善控制栅电容耦合的分裂栅存储器单元及其制造方法
US11462622B1 (en) 2021-06-23 2022-10-04 Globalfoundries Singapore Pte. Ltd. Memory cells and methods of forming a memory cell
KR20230001802A (ko) 2021-06-29 2023-01-05 삼성전자주식회사 집적회로 소자
CN116033751A (zh) * 2021-10-22 2023-04-28 联华电子股份有限公司 电子抹除式可复写只读存储器单元及其形成方法
US20230232623A1 (en) * 2022-01-18 2023-07-20 Iotmemory Technology Inc. Method of manufacturing non-volatile memory device
CN114743976A (zh) * 2022-05-10 2022-07-12 北京知存科技有限公司 半导体器件及其制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102956643A (zh) * 2011-08-24 2013-03-06 硅存储技术公司 制造非易失浮栅存储单元的方法和由此制造的存储单元

Family Cites Families (83)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09321255A (ja) * 1996-05-31 1997-12-12 Ricoh Co Ltd 不揮発性半導体記憶装置の製造方法
JP3241316B2 (ja) 1998-01-07 2001-12-25 日本電気株式会社 フラッシュメモリの製造方法
US6232633B1 (en) 1998-06-08 2001-05-15 International Business Machines Corporation NVRAM cell using sharp tip for tunnel erase
US6242308B1 (en) * 1999-07-16 2001-06-05 Taiwan Semiconductor Manufacturing Company Method of forming poly tip to improve erasing and programming speed split gate flash
US6108242A (en) * 1999-08-10 2000-08-22 Taiwan Semiconductor Mfg. Co. Ltd. Flash memory with split gate structure and method of fabricating the same
US6512263B1 (en) 2000-09-22 2003-01-28 Sandisk Corporation Non-volatile memory cell array having discontinuous source and drain diffusions contacted by continuous bit line conductors and methods of forming
JP3674564B2 (ja) * 2001-09-25 2005-07-20 セイコーエプソン株式会社 半導体装置およびその製造方法
US6525369B1 (en) * 2002-05-13 2003-02-25 Ching-Yuan Wu Self-aligned split-gate flash memory cell and its contactless flash memory arrays
KR100509828B1 (ko) * 2002-09-19 2005-08-24 동부아남반도체 주식회사 스플리트형 플래시 메모리 셀의 게이트 전극 및 그 제조방법
US6747310B2 (en) * 2002-10-07 2004-06-08 Actrans System Inc. Flash memory cells with separated self-aligned select and erase gates, and process of fabrication
US6780785B2 (en) * 2002-11-05 2004-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned structure with unique erasing gate in split gate flash
US20040256657A1 (en) * 2003-06-20 2004-12-23 Chih-Wei Hung [flash memory cell structure and method of manufacturing and operating the memory cell]
US7358134B2 (en) * 2003-09-15 2008-04-15 Powerchip Semiconductor Corp. Split gate flash memory cell and manufacturing method thereof
US20050082601A1 (en) * 2003-10-20 2005-04-21 Wen-Ting Chu Split gate field effect transistor with a self-aligned control gate
US7046552B2 (en) * 2004-03-17 2006-05-16 Actrans System Incorporation, Usa Flash memory with enhanced program and erase coupling and process of fabricating the same
KR100621553B1 (ko) * 2004-09-22 2006-09-19 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
KR100614644B1 (ko) * 2004-12-30 2006-08-22 삼성전자주식회사 비휘발성 기억소자, 그 제조방법 및 동작 방법
TWI284415B (en) * 2005-10-26 2007-07-21 Promos Technologies Inc Split gate flash memory cell and fabrication method thereof
US7928499B2 (en) * 2007-03-07 2011-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Profile of flash memory cells
KR100854504B1 (ko) * 2007-03-12 2008-08-26 삼성전자주식회사 플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된플래쉬 메모리 소자
US7700473B2 (en) * 2007-04-09 2010-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. Gated semiconductor device and method of fabricating same
US8686487B2 (en) 2007-06-14 2014-04-01 Micron Technology, Inc. Semiconductor devices and electronic systems comprising floating gate transistors
US20090039410A1 (en) * 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
JP5503843B2 (ja) * 2007-12-27 2014-05-28 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置及びその製造方法
JP2009194106A (ja) * 2008-02-13 2009-08-27 Nec Electronics Corp 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法
US8008702B2 (en) * 2008-02-20 2011-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-transistor non-volatile memory element
US8093649B2 (en) * 2008-03-28 2012-01-10 National Tsing Hua University Flash memory cell
JP2010245270A (ja) * 2009-04-06 2010-10-28 Renesas Electronics Corp 半導体装置の製造方法
US8445953B2 (en) * 2009-07-08 2013-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for flash memory cells
JP2011049463A (ja) * 2009-08-28 2011-03-10 Renesas Electronics Corp スプリットゲート型不揮発性半導体記憶装置の製造方法、及びスプリットゲート型不揮発性半導体記憶装置
US8334560B2 (en) * 2009-09-02 2012-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Reverse disturb immune asymmetrical sidewall floating gate devices
US8273625B2 (en) * 2010-04-09 2012-09-25 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for flash memory cells
TWI422017B (zh) * 2011-04-18 2014-01-01 Powerchip Technology Corp 非揮發性記憶體元件及其製造方法
US8711636B2 (en) * 2011-05-13 2014-04-29 Silicon Storage Technology, Inc. Method of operating a split gate flash memory cell with coupling gate
US8946806B2 (en) * 2011-07-24 2015-02-03 Globalfoundries Singapore Pte. Ltd. Memory cell with decoupled channels
US8883592B2 (en) * 2011-08-05 2014-11-11 Silicon Storage Technology, Inc. Non-volatile memory cell having a high K dielectric and metal gate
CN102969346B (zh) * 2011-08-31 2016-08-10 硅存储技术公司 具有带改进耦合比的浮栅和耦合栅的非易失性存储器单元
US8780628B2 (en) * 2011-09-23 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit including a voltage divider and methods of operating the same
KR20130098643A (ko) * 2012-02-28 2013-09-05 삼성전자주식회사 불휘발성 메모리 장치 및 그것을 포함하는 임베디드 메모리 시스템
US9018690B2 (en) * 2012-09-28 2015-04-28 Silicon Storage Technology, Inc. Split-gate memory cell with substrate stressor region, and method of making same
US8669607B1 (en) * 2012-11-01 2014-03-11 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for non-volatile memory cells with increased programming efficiency
JP6114534B2 (ja) * 2012-11-07 2017-04-12 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US9159735B2 (en) * 2013-07-18 2015-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Architecture to improve cell size for compact array of split gate flash cell with buried common source structure
US9123822B2 (en) * 2013-08-02 2015-09-01 Silicon Storage Technology, Inc. Split gate non-volatile flash memory cell having a silicon-metal floating gate and method of making same
TW201508753A (zh) * 2013-08-29 2015-03-01 Chrong-Jung Lin 記憶體元件、記憶體陣列與其操作方法
US9076681B2 (en) * 2013-09-27 2015-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. Memory devices and method of fabricating same
US9082651B2 (en) * 2013-09-27 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Memory devices and method of forming same
US9559177B2 (en) * 2013-12-03 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Memory devices and method of fabricating same
US9171855B2 (en) * 2013-12-30 2015-10-27 Globalfoundries Singapore Pte. Ltd. Three-dimensional non-volatile memory
US9287282B2 (en) * 2014-01-28 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a logic compatible flash memory
FR3017746B1 (fr) * 2014-02-18 2016-05-27 Stmicroelectronics Rousset Cellule memoire verticale ayant un implant drain-source flottant non auto-aligne
US9679980B2 (en) * 2014-03-13 2017-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Common source oxide formation by in-situ steam oxidation for embedded flash
US9583591B2 (en) * 2014-03-14 2017-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Si recess method in HKMG replacement gate technology
CN104934427B (zh) * 2014-03-19 2018-04-13 中芯国际集成电路制造(上海)有限公司 闪存单元及其制造方法
US9159842B1 (en) * 2014-03-28 2015-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded nonvolatile memory
US9748255B2 (en) * 2014-05-13 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Split gate memory devices and methods of manufacturing
US9614048B2 (en) * 2014-06-17 2017-04-04 Taiwan Semiconductor Manufacturing Co., Ltd. Split gate flash memory structure and method of making the split gate flash memory structure
US9691883B2 (en) * 2014-06-19 2017-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Asymmetric formation approach for a floating gate of a split gate flash memory structure
US9356142B2 (en) * 2014-06-20 2016-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Pattern layout to prevent split gate flash memory cell failure
US9287280B2 (en) * 2014-07-09 2016-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. Method to improve memory cell erasure
US9431257B2 (en) * 2014-07-14 2016-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Salicided structure to integrate a flash memory device with a high κ, metal gate logic device
US9349741B2 (en) * 2014-07-14 2016-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Recessed salicide structure to integrate a flash memory device with a high κ, metal gate logic device
US9543153B2 (en) * 2014-07-16 2017-01-10 Taiwan Semiconductor Manufacturing Co., Ltd. Recess technique to embed flash memory in SOI technology
CN105609131A (zh) * 2014-07-22 2016-05-25 硅存储技术公司 抑制擦除分裂栅闪存存储器单元扇区的部分的系统和方法
US10312246B2 (en) * 2014-08-08 2019-06-04 Silicon Storage Technology, Inc. Split-gate flash memory cell with improved scaling using enhanced lateral control gate to floating gate coupling
US9570457B2 (en) * 2014-08-26 2017-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method to control the common drain of a pair of control gates and to improve inter-layer dielectric (ILD) filling between the control gates
US9343465B2 (en) * 2014-08-29 2016-05-17 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit for high-voltage device protection
US9257571B1 (en) * 2014-09-05 2016-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. Memory gate first approach to forming a split gate flash memory cell device
US9391151B2 (en) * 2014-09-23 2016-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. Split gate memory device for improved erase speed
JP6416595B2 (ja) * 2014-11-14 2018-10-31 ラピスセミコンダクタ株式会社 半導体装置および半導体装置の製造方法
US9397228B2 (en) * 2014-12-04 2016-07-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US9484352B2 (en) * 2014-12-17 2016-11-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a split-gate flash memory cell device with a low power logic device
US9425206B2 (en) * 2014-12-23 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Boundary scheme for embedded poly-SiON CMOS or NVM in HKMG CMOS technology
US9673204B2 (en) * 2014-12-29 2017-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US9716097B2 (en) * 2015-01-14 2017-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Techniques to avoid or limit implant punch through in split gate flash memory devices
US9741868B2 (en) * 2015-04-16 2017-08-22 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned split gate flash memory
US9728545B2 (en) * 2015-04-16 2017-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method for preventing floating gate variation
US9589976B2 (en) * 2015-04-16 2017-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method to reduce polysilicon loss from flash memory devices during replacement gate (RPG) process in integrated circuits
US9646978B2 (en) * 2015-06-03 2017-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned flash memory device with word line having reduced height at outer edge opposite to gate stack
US9570454B2 (en) * 2015-06-25 2017-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Structure with emedded EFS3 and FinFET device
US9653302B2 (en) * 2015-07-31 2017-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure with multiple spacer and method for manufacturing the same
JP2017045835A (ja) * 2015-08-26 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
CN107026171A (zh) * 2016-01-29 2017-08-08 联华电子股份有限公司 闪存存储器及其制作方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102956643A (zh) * 2011-08-24 2013-03-06 硅存储技术公司 制造非易失浮栅存储单元的方法和由此制造的存储单元

Also Published As

Publication number Publication date
US20160336415A1 (en) 2016-11-17
CN106158875A (zh) 2016-11-23
US9917165B2 (en) 2018-03-13

Similar Documents

Publication Publication Date Title
CN106158875B (zh) 具有提高擦除速度的存储器单元结构
US7928499B2 (en) Profile of flash memory cells
TWI408800B (zh) 非揮發性記憶體單元及其製造方法
JP2008034825A (ja) 不揮発性メモリ素子、その動作方法及びその製造方法
KR101996745B1 (ko) 고밀도 분리형 게이트 메모리 셀
TW201436113A (zh) 記憶裝置與其形成方法
TWI600144B (zh) 使用增強橫向控制閘至浮閘耦合之改良尺度之分離閘快閃記憶體單元
CN105720011B (zh) 用于防止存储器件的氧化物损害和残留物污染的方法
CN101154666B (zh) 半导体存储器件及其制造方法
US20060261399A1 (en) Split gate NAND flash memory structure and array, method of programming, erasing and reading thereof, and method of manufacturing
JP2005268804A (ja) スプリットゲート型の不揮発性の半導体メモリ素子及びその製造方法
KR101976846B1 (ko) 반도체 메모리 소자 및 이의 제조방법
US7190018B2 (en) Bi-directional read/program non-volatile floating gate memory cell with independent controllable control gates, and array thereof, and method of formation
US6476439B2 (en) Double-bit non-volatile memory structure and corresponding method of manufacture
KR100833444B1 (ko) 플래쉬 메모리 소자의 제조 방법
US20070090453A1 (en) Non-volatile memory and manufacturing method and operating method thereof
KR20040087929A (ko) 양방향 판독/프로그램 비휘발성 부동 게이트 메모리 셀 및그 어레이와 형성 방법
KR101443507B1 (ko) 메모리 디바이스들 및 그 제조방법
US9634102B2 (en) Nonvolatile memory devices having single-layered floating gates
CN105321951A (zh) 高持久性非易失性存储单元
US20040169219A1 (en) Transistor storing multiple bits and method of manufacturing semiconductor memory including the same
US8629491B2 (en) Semiconductor memory device and method of manufacturing the same
KR101093147B1 (ko) 낸드 플래시 메모리 소자의 게이트 패턴 및 그 형성방법
KR100660284B1 (ko) 스플리트 게이트 구조를 가지는 비휘발성 기억 소자 및 그제조 방법
CN101136374A (zh) 非易失性存储器的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant