CN115083912A - 带改善控制栅电容耦合的分裂栅存储器单元及其制造方法 - Google Patents

带改善控制栅电容耦合的分裂栅存储器单元及其制造方法 Download PDF

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Abstract

本发明题为“具有改善的控制栅电容耦合的分裂栅闪存存储器单元及其制造方法”。本发明公开了一种形成存储器设备的方法，该方法包括：在半导体衬底上形成第一绝缘层、第一导电层和第二绝缘层；在该第二绝缘层中形成沟槽以暴露该第一导电层的该上表面；执行氧化工艺和倾斜蚀刻工艺以使该上表面再成形为凹形形状；在该再成形上表面上形成第三绝缘层；在该第三绝缘层上形成导电间隔物；去除该第一导电层的部分，留下浮栅，该浮栅位于该导电间隔物下方，其中该再成形上表面在尖锐边缘处终止于侧表面处；以及形成与该浮栅横向相邻并绝缘的字线栅。该导电间隔物包括下表面，该下表面面向该再成形上表面并且与该再成形上表面的形状匹配。

Description

带改善控制栅电容耦合的分裂栅存储器单元及其制造方法
技术领域
本发明涉及非易失性存储器阵列。
背景技术
分裂栅非易失性存储器单元和此类单元阵列是熟知的。例如，美国专利5,029,130(“所述’130专利”)公开了一种分裂栅非易失性存储器单元阵列，并且出于所有目的将该专利以引用方式并入本文。存储器单元在图1中示出。每个存储器单元10包括形成于半导体衬底12中的源极区14和漏极区16，其间具有沟道区18。浮栅20形成在沟道区18的第一部分上方并与其绝缘(并控制其电导率)，并且形成在漏极区16的一部分上方。控制栅22具有第一部分22a和第二部分22b，该第一部分设置在沟道区18的第二部分上方并与其绝缘(并且控制其电导率)，该第二部分沿着浮栅20向上并且在浮栅上方延伸。浮栅20和控制栅22通过栅极氧化物26与衬底12绝缘。
通过将高的正电压置于控制栅22上，擦除存储器单元(其中从浮栅20去除电子)，导致浮栅20上的电子经由福勒-诺德海姆隧穿效应从浮栅20通过中间绝缘体24遂穿到控制栅22。
通过将正电压置于控制栅22上以及将正电压置于漏极区16上来编程存储器单元(其中将电子置于浮栅20上)。电子电流从源极区14流向漏极区16。电子在到达控制栅22与浮栅20之间的间隙时加速并且被加热。由于来自浮栅20的静电引力，一些加热的电子通过栅极氧化物26被注入到浮栅20上。
通过将正的读取电压置于漏极区16和控制栅22上(这接通沟道区18的在控制栅22下方的部分)来读取存储器单元。如果浮栅20带正电(即，电子被擦除并且经受来自漏极区16的正电压电容耦合)，则沟道区18的在浮栅20下方的部分也被接通，并且电流将流过沟道区18，该沟道区被感测为擦除状态或“1”状态。如果浮栅20带负电(即，通过电子进行了编程)，则沟道区18的在浮栅20下方的部分被大部分或完全关断，并且电流将不会(或者有很少的电流)流过沟道区18，该沟道区被感测为编程状态或“0”状态。本领域的技术人员理解，源极和漏极可以是可互换的，其中浮栅可部分地延伸到源极区14而不是漏极区16上方，如图2所示。图2中还示出了形成有凹形上表面的浮栅20，该凹形上表面在面向控制栅22的锋利边缘中终止于浮栅20的侧表面处，以实现更好的擦除隧穿效率。
具有多于两个栅极的分裂栅存储器单元也是已知的。例如，美国专利8,711,636(“所述’636专利”)(出于所有目的而以引用方式并入本文)公开了一种具有设置在源极区上方并与其绝缘的附加耦合栅的存储器单元，以更好地电容耦合到浮栅。参见例如图3，其示出了设置在源极区14上方的耦合栅24。
四栅极存储器在美国专利6,747,310(“所述’310专利”)中有所公开，该专利出于所有目的以引用方式并入本文。例如，如图4所示，存储器单元10各自具有通过沟道区18分开的源极区14和漏极区16，其中浮栅20设置在沟道区18的第一部分上方并与该第一部分绝缘，选择栅28设置在沟道区18的第二部分上方并与该第二部分绝缘，控制栅22设置在浮栅20上方并与该浮栅绝缘，并且擦除栅30设置在源极区14上方并与该源极区绝缘。编程由来自沟道区18的受热电子示出，电子将自身注入浮栅20上。擦除通过从浮栅20隧穿到擦除栅30的电子来显示。
图1和图2的存储器单元已被成功地用作若干技术节点的闪存。它凭借低成本工艺和良好的性能相对容易实现。图4的存储器单元已被成功地用作若干高级技术节点的嵌入式闪存。它具有非常好的质量和有竞争力的单元尺寸。图3的存储器单元不如图4的存储器单元复杂，因为其每个单元少一个栅极。
随着存储器单元10的尺寸按比例缩小，实现浮栅和控制栅之间的期望的电容耦合变得更加困难，但避免了在浮栅和其他栅之间出现不需要的电容耦合，这可能会不利地影响性能。需要以合理的成本改善性能。
发明内容
前述需求通过一种形成存储器设备的方法来解决，该方法包括：在半导体衬底的上表面上形成第一绝缘层；在第一绝缘层上形成第一导电层；在第一导电层上形成第二绝缘层；在第二绝缘层中形成沟槽，该沟槽暴露第一导电层的上表面部分；执行氧化工艺和倾斜蚀刻工艺以在沟槽的底部处将第一导电层的上表面部分从平面形状再成形为凹形形状；在沟槽的底部处在第一导电层的再成形上表面部分上形成第三绝缘层；在沟槽中和第三绝缘层上形成导电间隔物；以及去除第一导电层的部分，留下第一导电层的浮栅，该浮栅位于导电间隔物下方并且包括上表面部分，该上表面部分具有在尖锐边缘处终止于浮栅的侧表面处的凹形形状，其中导电间隔物包括下表面，该下表面面向浮栅的上表面部分，具有与浮栅的上表面部分的凹形形状匹配的形状，并且通过第三绝缘层的具有均匀厚度的一部分与浮栅的上表面部分绝缘；形成与浮栅横向相邻并且绝缘的字线栅；以及在半导体衬底中形成间隔开的源极区和漏极区，其中半导体衬底的沟道区在源极区和漏极区之间延伸，其中浮栅设置在沟道区的第一部分上方并与该第一部分绝缘，以用于控制沟道区的第一部分的电导率，并且其中字线栅设置在沟道区的第二部分上方并与该第二部分绝缘，以用于控制沟道区的第二部分的电导率。
存储器单元包括：间隔开的源极区和漏极区，该间隔开的源极区和漏极区位于半导体衬底中，其中半导体衬底的沟道区在源极区和漏极区之间延伸；浮栅，该浮栅设置在沟道区的第一部分上方并与该第一部分绝缘，以用于控制沟道区的第一部分的电导率，其中浮栅包括上表面，该上表面具有在尖锐边缘处终止于浮栅的侧表面处的凹形形状；字线栅，该字线栅包括第一部分、第二部分和凹口，该第一部分设置在沟道区的第二部分上方并与该第二部分绝缘以用于控制沟道区的第二部分的电导率，该第二部分至少部分地设置在浮栅上方，该凹口面向浮栅的锋利边缘；和耦合栅，该耦合栅设置在浮栅上方并与该浮栅绝缘，并且包括下表面，该下表面面向浮栅的上表面，具有与浮栅的上表面的凹形形状匹配的形状，并且通过均匀厚度的绝缘层与浮栅的上表面绝缘。
存储器单元包括：间隔开的源极区和漏极区，该间隔开的源极区和漏极区位于半导体衬底中，其中半导体衬底的沟道区在源极区和漏极区之间延伸；浮栅，该浮栅设置在沟道区的第一部分上方并与该第一部分绝缘，以用于控制沟道区的第一部分的电导率，其中浮栅包括上表面，该上表面具有在尖锐边缘处终止于浮栅的侧表面处的凹形形状；字线栅，该字线栅设置在沟道区的第二部分上方并与该第二部分绝缘，以用于控制沟道区的第二部分的电导率；耦合栅，该耦合栅设置在浮栅上方并与该浮栅绝缘，并且包括下表面，该下表面面向浮栅的上表面，具有与浮栅的上表面的凹形形状匹配的形状，并且通过均匀厚度的绝缘层与浮栅的上表面绝缘；和擦除栅，该擦除栅设置在浮栅和耦合栅上方并与该浮栅和该耦合栅绝缘，并且包括面向浮栅的锋利边缘的凹口。
通过查看说明书、权利要求书和附图，本发明的其他目的和特征将变得显而易见。
附图说明
图1为常规双栅极存储器单元的剖视图。
图2为常规双栅极存储器单元的剖视图。
图3为常规三栅极存储器单元的剖视图。
图4为常规四栅极存储器单元的剖视图。
图5至图15为示出形成存储器单元对的步骤的剖视图。
图16为示出存储器单元对阵列的配置的示意图。
图17为存储器单元对的示例性的非限制性操作电压和电流的表。
图18至图21为根据另选实施方案的示出形成存储器单元对的步骤的剖视图。
图22为根据另选实施方案的示出存储器单元对阵列的配置的示意图。
图23为根据另选实施方案的存储器单元对的示例性的非限制性操作电压和电流的表。
具体实施方式
本发明的实施方案提供了一种新的存储器单元设计及其制造方法。图5至图15示出了在半导体衬底上形成存储器单元。应当理解，虽然在附图中示出并且在下面描述了一对存储器单元的形成，但也可执行多对此类存储器单元的同时形成。该过程首先在诸如硅的半导体衬底40的上表面40a上形成诸如二氧化硅(在本文称为“氧化物”)的(第一)绝缘层42。在绝缘层42上形成诸如多晶硅的(第一)导电层44。在导电层44上形成诸如氮化硅(在本文也称为“氮化物”)的(第二)绝缘层46，如图5所示。
执行掩模步骤(即，沉积光致抗蚀剂48，选择性地暴露并去除光致抗蚀剂48的部分)，之后进行蚀刻，以在绝缘层46中形成沟槽50，从而在沟槽50的底部处暴露导电层44的上表面部分45，如图6所示。导电层44的上表面部分45是平面的。此时可执行到导电层44中的适当植入。在去除光致抗蚀剂48之后，执行多个工艺以在沟槽50的底部处将导电层44的上表面部分45从平面形状再成形为弯曲的凹形形状，如图7所示。具体地，执行氧化工艺(例如，热氧化)以在沟槽50的底部处氧化导电层44的上表面部分45，其中该氧化在沟槽50的中心比在沟槽50的侧面附近消耗导电层44的更多部分。然后使用氧化物蚀刻去除导电层44的氧化部分。然后，执行倾斜蚀刻工艺，该倾斜蚀刻工艺在沟槽50的中心比在沟槽50的侧面附近以更大的速率从导电层44去除材料。氧化工艺和倾斜蚀刻工艺的组合在沟槽50的底部处在导电层44的上表面部分45中实现了显著的曲率。应当理解，工艺的顺序可颠倒，由此首先执行倾斜蚀刻工艺，然后执行氧化工艺。
通过绝缘沉积和绝缘蚀刻在沟槽50的侧面上形成绝缘间隔物52，也被描述为第一绝缘间隔物52，诸如氧化物。间隔物的形成涉及在结构的轮廓上方沉积材料，之后进行各向异性蚀刻工艺，由此将该材料从该结构的水平表面去除，同时该材料在该结构的竖直取向表面上在很大程度上保持完整(常常具有圆化的上表面)。通过沉积绝缘材料在该结构上形成诸如氧化物的(第三)绝缘层54，这还使间隔物52增厚。导电层44的上表面部分45上的绝缘层54的至少一部分具有均匀的厚度。通过沉积和蚀刻在沟槽50中形成诸如多晶硅的导电间隔物56，如图8所示。然后执行一次或多次蚀刻以从沟槽50的底部(即，在导电间隔物56之间)去除绝缘层54、导电层44和绝缘层42的暴露部分，从而暴露半导体衬底40的上表面40a。导电间隔物56的高度也通过这些蚀刻而减小，在一个示例中，导电间隔物56减小，使得导电间隔物56的上表面与绝缘层46下方的导电层44的部分的上表面基本上齐平。可在半导体衬底40的暴露的上表面40a上形成任选的绝缘层。然后执行植入以在沟槽50下方的半导体衬底40中形成源极区58，如图9所示。
然后，通过沉积，用诸如氧化物的绝缘材料60填充沟槽50，之后进行回蚀刻或CMP(化学机械抛光)，使得绝缘层46暴露。任选地，使用进一步回蚀刻来将绝缘材料60的上表面降低到由绝缘层46限定的水平以下。然后执行蚀刻以去除绝缘层46，如图10所示。然后执行各向异性蚀刻来去除导电层44的暴露部分。任选地，使用非选择性蚀刻来去除绝缘材料60和导电层44两者，在这种情况下，绝缘材料60的高度减小。然后可执行植入穿过绝缘层42的暴露部分并进入半导体衬底40中以形成字线沟道植入物。然后执行蚀刻以去除绝缘层42的暴露部分并降低绝缘材料60的上表面(在一个非限制性示例中，以暴露导电间隔物56，即，使得绝缘材料60的上表面与导电间隔物56的上表面基本上平齐)，如图11所示。
通过沉积和蚀刻在该结构的侧面上形成绝缘间隔物62(也被描述为第二绝缘间隔物62，诸如氧化物)。在该结构上形成诸如氧化物的(第四)绝缘层64(例如，通过沉积绝缘材料)，这也使绝缘间隔物62增厚。在绝缘层64和绝缘间隔物62上形成诸如多晶硅的(第二)导电层66，如图12所示。在导电层66上方形成光致抗蚀剂68，并且去除该光致抗蚀剂，光致抗蚀剂68的多个块除外，这些块各自竖直地定位在导电层44的侧壁中的一个侧壁上方。然后使用蚀刻去除导电层66的部分，与导电层44横向和间接相邻并且位于光致抗蚀剂68下方的部分除外，如图13所示。在去除光致抗蚀剂68之后，执行植入以在半导体衬底40中与导电层66的剩余部分相邻处形成漏极区70。以诸如层间电介质(ILD)氧化物的绝缘材料72覆盖该结构，并且通过掩模步骤形成延伸穿过绝缘材料72并到达漏极区70的接触件74，该掩模步骤蚀穿绝缘材料72以形成暴露漏极区70的接触孔，并且用导电材料填充接触孔，如图14所示。在一个实施方案中，在形成接触件74的同时，与导电层66和导电间隔物56中的每一者类似地形成接触件。
最终存储器单元结构示于图15中。形成存储器单元76对，其中每个存储器单元76包括：共享的源极区58和相应的漏极区70，其中半导体衬底40的沟道区78在该源极区和漏极区之间延伸；浮栅44a(导电层44的剩余部分)，该浮栅设置在沟道区78的第一部分上方并控制该第一部分的电导率(并且设置在源极区58的一部分上方)；字线栅66a(导电层66的剩余部分)，该字线栅设置在沟道区78的第二部分上方并控制该第二部分的电导率；和耦合栅56a(导电间隔物56的剩余部分)，该耦合栅设置在浮栅44a上方。浮栅44a具有倾斜的凹形上表面44b(上表面部分45的剩余部分)，该凹形上表面在锋利边缘44d中终止于侧表面44c处。耦合栅56a具有下表面56b，该下表面与浮栅44a的上表面44b的凹形形状匹配，并且通过绝缘层54的剩余部分与该上表面分开。字线栅66a具有：第一部分66b，该第一部分与浮栅44a横向且间接地相邻(并且位于沟道区78的第二部分上方并控制该第二部分的电导率)；第二部分66c，该第二部分至少部分地位于浮栅44a上方(即，在第二部分66c与浮栅44a之间存在至少一些竖直重叠)并且至少部分地位于耦合栅56a上方(即，在第二部分66c与耦合栅56a之间存在至少一些竖直重叠)；和凹口66d，该凹口面向浮栅44a的锋利边缘44d(用于在擦除期间增强隧穿)。
图16中示意性地示出了由存储器单元76形成的存储器阵列的架构。存储器单元76对按行和列布置，其中存储器单元76对端对端地成形以形成列。对于每行存储器单元76，字线栅66a形成为将整行存储器单元76的所有字线栅66a连接在一起的连续线，并且耦合栅56a形成为将整行存储器单元76的所有耦合栅56a连接在一起的连续线。对于每行存储器单元对，源极区58形成为将整行存储器单元76对的所有源极区58连接在一起的连续扩散区(或连接到连续线)。每列存储器单元76包括位线80，该位线电连接到列中的所有存储器单元76的所有接触件74(并且因此电连接到所有漏极区70)。
图17示出了分别用于图16中包括(即，标记为“已选”)或不包括(即，标记为“未选”)为操作选择的存储器单元76的各种线的读取、擦除和编程操作的电压和电流的示例性的非限制性示例。通过将正电压置于字线栅66a上，同时在位线80、源极区58和耦合栅56a中的每一者上保持零电压来擦除所选择的存储器单元76(其中从浮栅44a去除电子)，导致浮栅44a上的电子经由福勒-诺德海姆隧穿效应通过中间绝缘体隧穿到字线栅66a。同时擦除整行存储器单元76。通过将正电压置于字线栅66a、耦合栅56a和源极区58上来编程所选择的存储器单元76(其中电子被置于浮栅44a上)。电子电流将从源极区58流向漏极区70，其中一些电子将通过由绝缘层64提供的中间绝缘体注入到浮栅44a上。通过将正读取电压置于漏极区70(连接到位线80)、字线栅66a(其接通字线栅66a下方的沟道区)和耦合栅56a上并且将零电压置于源极区58上来读取所选择的存储器单元76。如果浮栅44a带正电(被擦除)，则电流将流过沟道区78，该沟道区被感测为擦除或“1”状态。如果浮栅44a带负电(被编程)，则电流将不会(或者有很少的电流)流过沟道区78，该沟道区被感测为编程状态或“0”状态。
存储器单元76及其形成具有许多优点。使耦合栅56a的下表面56b与浮栅44a的上表面44b的形状匹配(借助于其间具有均匀厚度的绝缘层54)增强了耦合栅56a与浮栅44a之间的电容耦合，以实现更好的读取和编程操作性能。绝缘间隔物62可被制成足够厚以减少浮栅44a与字线栅66a之间的电容耦合，以实现更好的读取、编程和擦除操作性能。在源极区58上方的区域中在浮栅44a和耦合栅56a之间不存在导电栅，这可能导致在不同存储器单元76的栅极和/或共同的源极区58之间存在不需要的电容耦合。使用氧化工艺和倾斜蚀刻工艺两者来形成浮栅44a导致浮栅44a的上表面44b具有更明显的弯曲形状或凹形形状(以及因此更锋利的边缘44d)，以获得更好的擦除性能。浮栅44a和耦合栅56a的侧表面(背向字线栅66a并且在源极区58上方)彼此自对准(即，耦合栅56a的侧表面决定导电层44的蚀刻的位置，该蚀刻在源极区58上方的浮栅44a的侧表面上产生，参见图8至图9)。
图18至图21示出用于形成存储器单元76的另选实施方案。该实施方案从图12所示的结构开始(在形成导电层66之后)。如图18所示，使用蚀刻来去除导电层66，导电层66的(第三)导电间隔物66e除外。执行蚀刻，使得导电间隔物66e的上表面在绝缘层64的在导电间隔物56上的部分下方凹进凹陷量“R”。该凹陷量R将导致擦除栅凹口，如下面进一步解释的。在导电间隔物66e上形成诸如氧化物的(第五)绝缘层82(例如，通过沉积或通过热氧化)。然后，在该结构上方形成诸如多晶硅的(第三)导电层。在导电层上方形成光致抗蚀剂86，并且去除该光致抗蚀剂，光致抗蚀剂86的竖直定位在导电间隔物56上方并且部分地位于导电间隔物66e上方的块除外。然后使用蚀刻来去除导电层的部分，导电材料88的位于光致抗蚀剂86块下方的块除外，如图19所示。在去除光致抗蚀剂86之后，执行植入以在衬底40中与导电间隔物66e上的导电层82相邻处形成漏极区70。以诸如ILD氧化物的绝缘材料72覆盖该结构，并且通过掩模步骤形成延伸穿过绝缘材料72并到达漏极区70的接触件74，该掩模步骤蚀穿绝缘材料以形成暴露漏极区70的接触孔，并且用导电材料填充接触孔，如图20所示。在一个实施方案中，在形成接触件74的同时，与导电间隔物66e和导电间隔物56中的每一者类似地形成接触件。
另选实施方案的最终存储器单元结构在图21中示出，并且类似于图15所示的存储器单元结构，不同之处在于作为字线栅的导电间隔物66e横向地且间接地邻近浮栅44a设置(即，没有任何部分部分地位于浮栅44a上方)。相反，导电材料88块是在两个浮栅44a上方、两个耦合栅56a上方以及至少部分地在由存储器单元76对的导电间隔物66e形成的两个字线栅上方延伸的擦除栅(即，在由导电材料88块形成的擦除栅和由导电间隔物66e形成的字线栅之间存在至少一些竖直重叠)。由导电材料88块形成的擦除栅包括面向浮栅44a的锋利边缘44d的凹口88a(用于在擦除期间增强隧穿)。该另选实施方案是有利的，因为其减少了浮栅44a与由导电间隔物66e形成的字线栅之间的电容耦合(由于由导电间隔物66e形成的字线栅不具有沿着浮栅44a向上并且在浮栅上方延伸的部分)，并且由于居间耦合栅56a而限制浮栅44a与由导电材料88块形成的擦除栅之间的电容耦合，同时因凹口88a面向锋利边缘44d而仍然提供有效的擦除，并且保留浮栅44a与耦合栅56a之间的增加的电容耦合，如上所述。
图22中示出了由另选实施方案的存储器单元76形成的存储器阵列的架构，其类似于上文相对于图16所述的架构，不同的是对于每行存储器单元对，由导电材料88块形成的擦除栅形成为将整行存储器单元对的由导电材料88块形成的所有擦除栅连接在一起的连续线。图23示出了分别用于图22中包括(即，标记为“已选”)或不包括(即，标记为“未选”)为操作选择的存储器单元76的各种线的读取、擦除和编程操作的电压和电流的示例性的非限制性示例。另选实施方案的一个操作差异在于，用于擦除存储器单元76的正电压被施加到由导电材料88块形成的擦除栅，而不是由导电间隔物66e形成的字栅线栅。
应当理解，权利要求不限于上述的和在本文中示出的实施方案，而是涵盖在任何权利要求书的范围内的任何和所有变型形式。例如，本文中对本发明的实施方案和实施例的提及并不意在限制任何权利要求书或权利要求项的范围，而是仅参考可由这些权利要求中的一项或多项权利要求涵盖的一个或多个特征。上文所述的材料、工艺和数值的示例仅为示例，而不应视为限制权利要求书。另外，根据权利要求和说明书显而易见的是，并非所有方法步骤都需要以所示出或所声称的精确顺序执行，而是需要以允许本发明的存储器设备的适当形成的任意顺序来执行。最后，单个材料层可被形成为多个此类或类似材料层，反之亦然。
应当指出的是，如本文所用，术语“在…上方”和“在…上”均包括性地包括“直接在…上”(之间没有设置中间材料、元件或空间)和“间接在…上”(之间设置有中间材料、元件或空间)。类似地，术语“相邻”包括“直接相邻”(之间没有设置中间材料、元件或空间)和“间接相邻”(之间设置有中间材料、元件或空间)，“被安装到”包括“被直接安装到”(之间没有设置中间材料、元件或空间)和“被间接安装到”(之间设置有中间材料、元件或空间)，并且“被电耦接到”包括“被直接电耦接到”(之间没有将元件电连接在一起的中间材料或元件)和“被间接电耦接到”(之间有将元件电连接在一起的中间材料或元件)。例如，“在衬底上方”形成元件可包括在两者间无中间材料/元件的情况下直接在衬底上形成该元件，以及在两者间有一种或多种中间材料/元件的情况下间接在衬底上形成该元件。

Claims (12)

1.一种形成存储器设备的方法，包括：
在半导体衬底的上表面上形成第一绝缘层；
在所述第一绝缘层上形成第一导电层；
在所述第一导电层上形成第二绝缘层；
在所述第二绝缘层中形成沟槽，所述沟槽暴露所述第一导电层的上表面部分；
执行氧化工艺和倾斜蚀刻工艺以在所述沟槽的底部处将所述第一导电层的所述上表面部分从平面形状再成形为凹形形状；
在所述沟槽的所述底部处在所述第一导电层的所述再成形上表面部分上形成第三绝缘层；
在所述沟槽中和所述第三绝缘层上形成导电间隔物；
去除所述第一导电层的部分，留下所述第一导电层的浮栅，所述浮栅位于所述导电间隔物下方并且包括所述上表面部分，所述上表面部分具有在尖锐边缘处终止于所述浮栅的侧表面处的凹形形状，
其中所述导电间隔物包括下表面，所述下表面：
面向所述浮栅的所述上表面部分，
具有与所述浮栅的所述上表面部分的所述凹形形状匹配的形状，并且
通过所述第三绝缘层的具有均匀厚度的一部分与所述浮栅的所述上表面部分绝缘；
形成与所述浮栅横向相邻并且绝缘的字线栅；并且
在所述半导体衬底中形成间隔开的源极区和漏极区，其中所述半导体衬底的沟道区在所述源极区和所述漏极区之间延伸，其中所述浮栅设置在所述沟道区的第一部分上方并与所述第一部分绝缘，以用于控制所述沟道区的所述第一部分的电导率，并且其中所述字线栅设置在所述沟道区的第二部分上方并与所述第二部分绝缘，以用于控制所述沟道区的所述第二部分的电导率。
2.根据权利要求1所述的方法，其中所述执行所述氧化工艺和所述倾斜蚀刻工艺还包括在执行所述倾斜蚀刻工艺之前执行所述氧化工艺。
3.根据权利要求1所述的方法，其中所述执行所述氧化工艺和所述倾斜蚀刻工艺还包括在执行所述倾斜蚀刻工艺之后执行所述氧化工艺。
4.根据权利要求1所述的方法，其中所述字线栅包括至少部分地设置在所述浮栅上方的一部分，并且包括面向所述浮栅的所述锋利边缘的凹口。
5.根据权利要求4所述的方法，其中所述字线栅的至少部分地设置在所述浮栅上方的所述部分还至少部分地设置在所述导电间隔物上方。
6.根据权利要求1所述的方法，其中所述字线栅的所述形成包括：
在所述半导体衬底、所述浮栅和所述导电间隔物上方形成第二导电层并使所述第二导电层与所述半导体衬底、所述浮栅和所述导电间隔物绝缘；
在所述第二导电层上和所述锋利边缘上方形成光致抗蚀剂块；并且
执行蚀刻以去除所述第二导电层的部分，留下所述第二导电层的与所述浮栅横向相邻并与其绝缘的第一部分，以及所述第二导电层的至少部分地位于所述浮栅上方的第二部分；
其中所述字线栅还包括面向所述浮栅的所述锋利边缘的凹口。
7.根据权利要求1所述的方法，所述方法还包括：
在所述浮栅和所述导电间隔物上方形成导电材料块并使所述导电材料块与所述浮栅和所述导电间隔物绝缘，其中所述导电材料块包括面向所述浮栅的所述锋利边缘的凹口。
8.根据权利要求7所述的方法，其中所述导电材料块还至少部分地设置在所述字线栅上方。
9.一种存储器单元，包括：
间隔开的源极区和漏极区，所述间隔开的源极区和漏极区位于半导体衬底中，其中所述半导体衬底的沟道区在所述源极区和所述漏极区之间延伸；
浮栅，所述浮栅设置在所述沟道区的第一部分上方并与所述第一部分绝缘，以用于控制所述沟道区的所述第一部分的电导率，其中所述浮栅包括上表面，所述上表面具有在尖锐边缘处终止于所述浮栅的侧表面处的凹形形状；
字线栅，所述字线栅包括：
第一部分，所述第一部分设置在所述沟道区的第二部分上方并与所述第二部分绝缘，以用于控制所述沟道区的所述第二部分的电导率，
第二部分，所述第二部分至少部分地设置在所述浮栅上方，和
凹口，所述凹口面向所述浮栅的锋利边缘；和
耦合栅，所述耦合栅设置在所述浮栅上方并与所述浮栅绝缘，其中所述耦合栅包括下表面，所述下表面：
面向所述浮栅的所述上表面，
具有与所述浮栅的所述上表面的所述凹形形状匹配的形状，并且
通过厚度均匀的绝缘层与所述浮栅的所述上表面绝缘。
10.根据权利要求9所述的存储器单元，其中所述字线栅的所述第二部分还至少部分地设置在所述耦合栅上方。
11.一种存储器单元，包括：
间隔开的源极区和漏极区，所述间隔开的源极区和漏极区位于半导体衬底中，其中所述半导体衬底的沟道区在所述源极区和所述漏极区之间延伸；
浮栅，所述浮栅设置在所述沟道区的第一部分上方并与所述第一部分绝缘，以用于控制所述沟道区的所述第一部分的电导率，其中所述浮栅包括上表面，所述上表面具有在尖锐边缘处终止于所述浮栅的侧表面处的凹形形状；
字线栅，所述字线栅设置在所述沟道区的第二部分上方并与所述第二部分绝缘，以用于控制所述沟道区的所述第二部分的电导率，
耦合栅，所述耦合栅设置在所述浮栅上方并与所述浮栅绝缘，其中所述耦合栅包括下表面，所述下表面：
面向所述浮栅的所述上表面，
具有与所述浮栅的所述上表面的所述凹形形状匹配的形状，并且
通过厚度均匀的绝缘层与所述浮栅的所述上表面绝缘；和
擦除栅，所述擦除栅设置在所述浮栅和所述耦合栅上方并与所述浮栅和所述耦合栅绝缘，并且包括面向所述浮栅的所述锋利边缘的凹口。
12.根据权利要求11所述的存储器单元，其中所述擦除栅还至少部分地设置在所述字线栅上方。
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