JP5035775B2 - ソース側消去を伴うフローティングゲートメモリセルの半導体メモリアレイを形成する自己整合法及びこれによって形成されるメモリアレイ - Google Patents
ソース側消去を伴うフローティングゲートメモリセルの半導体メモリアレイを形成する自己整合法及びこれによって形成されるメモリアレイ Download PDFInfo
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Description
本発明は、フローティングゲートメモリセルの半導体メモリアレイを形成する自己整合法に関する。本発明はまた、前述のタイプのフローティングゲートメモリセルの半導体メモリアレイに関する。
フローティングゲートを用いて電荷を蓄積する不揮発性半導体メモリセル、及び半導体基板内に形成されたこうした不揮発性メモリセルのメモリアレイは、当該技術分野において公知である。典型的には、かかるフローティングゲートメモリセルには、スプリットゲート型又はスタックゲート型のものであった。
半導体フローティングゲートメモリセルアレイの製造上に直面する問題の１つは、ソース、ドレイン、制御ゲート、及びフローティングゲート等の様々な構成要素の整合であった。半導体処理の集積の設計ルールが小さくなり、すなわち最小リソグラフィパターンが微細化するにつれて、精密な整合に対する要求は更に重要になる。半導体製品の製造歩留りは、種々の要素の整合によって決定付けられる。
自己整合は当該技術分野で公知である。自己整合とは、１つ又はそれ以上の段階の処理において特徴部が互いに対して自動的に整合するような、１つ又はそれ以上の材料に関する１つ又はそれ以上の段階の処理の動作を意味する。これに沿って、本発明は自己整合技術を用いてスプリットゲート型の半導体メモリアレイの製造を行う。
単一ウェハ上のメモリセルの数を最大にするためにメモリセルアレイのサイズを縮小する必要性が常にある。スプリットゲート型メモリセルをペアで形成し、各ペアが単一のソース領域を共有し且つセルの隣接ペアが共通ドレイン領域を共有することによって、メモリセルアレイのサイズが縮小されることはよく知られている。従来、フローティングゲートは、制御ゲート消去操作中に電子をフローティングゲートから制御ゲートに移動させるのに用いられるＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル現象を促進するために、制御ゲートに面する鋭い縁部を有するように形成されてきた。しかしながら、消去効率を改善する必要性がある。
有意なセルサイズの縮小と共に消去効率の向上をもたらす不揮発性スプリットゲート型フローティングゲートメモリセルアレイに対する必要性がある。
上述の問題は、ソース線の導電材料のブロックに面する鋭角縁部を備えたソース側消去メモリセルの設計及びその形成方法を提供することによって解決される。
電気的にプログラム可能及び消去可能なメモリデバイスは、第１導電型の半導体材料基板と、該基板内に形成され且つ第２導電型を有する第１及び第２の離間領域であって、該第１及び第２の離間領域の間の基板内にチャネル領域が形成され、該チャネル領域が第１の領域に隣接する第１の部分と第２の領域に隣接する第２の部分とを含む第１及び第２の離間領域と、第１の領域の上方に配置され該第１の領域に電気的に接続された導電材料のブロックと、第１の領域の上方に配置され該第１の領域から絶縁された第１の部分と導電性を制御するために該チャネル領域の第１の部分の上方に配置され該チャネル領域の第１の部分から絶縁された第２の部分とを有する導電性フローティングゲートであって、フローティングゲートの第１の部分が鋭角縁部で交わる傾斜上面及び側面を含む導電性フローティングゲートと、導電性を制御するために該チャネル領域の第２の部分の上方に配置され該チャネル領域の第２の部分から絶縁された導電性制御ゲートとを含む。
電気的にプログラム可能及び消去可能なメモリデバイスのアレイは、第１導電型を有する半導体材料基板と、該基板上に形成され互いに対して実質的に平行であり第１の方向に延びる離間分離領域であって、隣接する分離領域の各ペアの間にアクティブ領域を有する離間分離領域と、を備え、アクティブ領域の各々がメモリセルの複数のペアを含む。メモリセルペアの各々は、基板内に形成された第１の領域と、基板内に形成された第２の領域のペアであって、第１の領域と第２の領域のうちの一方との間の基板内にチャネル領域のペアが各々形成されており、第１及び第２の領域が第２導電型を有し、チャネル領域の各々が第１の領域に隣接する第１の部分と第２の領域のうちの一方に隣接する第２の部分とを有する第２の領域のペアと、第１の領域の上方に配置され該第１の領域に電気的に接続された導電材料のブロックと、導電性フローティングゲートのペアであって、該導電性フローティングゲートが各々、第１の領域の上方に配置され該第１の領域から絶縁された第１の部分と、導電性を制御するために該チャネル領域のうちの一方の上方に配置され該チャネル領域のうちの一方から絶縁された第２の部分とを有し、フローティングゲートの第１の部分の各々が鋭角縁部で交わる傾斜上面及び側面を含む、導電性フローティングゲートのペアと、導電性を制御するためにチャネル領域の第２の部分の一方の上方に配置され該チャネル領域の第２の部分の一方から絶縁された導電性制御ゲートのペアと、を含む。
半導体メモリセルを形成する方法は、第１導電型の基板内に第２導電型の第１及び第２の離間領域を形成する段階であって、該第１及び第２の離間領域の間の基板内にチャネル領域を有し、該チャネル領域が第１の領域に隣接する第１の部分と第２の領域に隣接する第２の部分とを含む第１及び第２の離間領域を形成する段階と、第１の領域の上方に配置され該第１の領域に電気的に接続された導電材料のブロックを形成する段階と、第１の領域の上方に配置され該第１の領域から絶縁された、鋭角縁部で交わる傾斜上面及び側面を有する第１の部分と導電性を制御するためにチャネル領域の第１の部分の上方に配置され該チャネル領域の第１の部分から絶縁された第２の部分とを有する導電性フローティングゲートを形成する段階と、導電性を制御するためにチャネル領域の第２の部分の上方に配置され該チャネル領域の第２の部分から絶縁された導電性制御ゲートを形成する段階とを含む。
電気的にプログラム可能及び消去可能なメモリデバイスのアレイを形成する方法は、第１導電型を有する基板上において、互いに対して実質的に平行であり第１の方向に延びる離間分離領域を隣接する分離領域の各ペアの間にアクティブ領域を有した状態で形成する段階と、アクティブ領域の各々においてメモリセルのペアを形成する段階とを含む。メモリセルペアの各々の形成段階は、基板内に第１の領域を形成する段階と、基板内に第２の領域のペアを形成する段階であって、第１の領域と第２の領域のうちの一方との間の基板内にチャネル領域のペアが各々形成され、第１及び第２の領域が第２導電型を有し、チャネル領域の各々が第１の領域に隣接する第１の部分と第２の領域のうちの一方に隣接する第２の部分とを有する、第２の領域のペアを形成する段階と、第１の領域の上方に配置され該第１の領域に電気的に接続された導電材料のブロックを形成する段階と、導電性フローティングゲートのペアを形成する段階であって、該導電性フローティングゲートが各々、第１の領域の上方に配置され該第１の領域から絶縁された第１の部分と導電性を制御するためにチャネル領域のうちの一方の上方に配置され該チャネル領域のうちの一方から絶縁された第２の部分とを有し、フローティングゲートの第１の部分の各々が鋭角縁部で交わる傾斜上面及び側面を含む、導電性フローティングゲートを形成する段階と、導電性を制御するためにチャネル領域の第２の部分の一方の上方に各々が配置されチャネル領域の第２の部分の一方から絶縁された導電性制御ゲートのペアを形成する段階とを含む。
第１導電型を有する半導体材料基板と、基板内に形成され且つ第２導電型を有する第１及び第２の離間領域であって、該第１及び第２の離間領域の間の基板内にチャネル領域が形成され、該チャネル領域が第１の領域に隣接する第１の部分と第２の領域に隣接する第２の部分とを含む第１及び第２の離間領域と、第１の領域の上方に配置されて第１の領域に電気的に接続された導電材料のブロックと、第１の領域の上方に配置されて第１の領域から絶縁された第１の部分と、導電性を制御するためにチャネル領域の第１の部分の上方に配置されてチャネル領域の第１の部分から絶縁された第２の部分とを有する導電性フローティングゲートであって、フローティングゲートの第１の部分が鋭角縁部で交わる傾斜上面及び側面を含む導電性フローティングゲートと、導電性を制御するためにチャネル領域の第２の部分の上方に配置されチャネル領域の第２の部分から絶縁された導電性制御ゲートとを備える半導体メモリセルを操作する方法。本方法は、第２の領域から電子を誘起してチャネル領域に流れ且つフローティングゲート上に電子自体を注入するのに十分な正電圧を第１及び第２の領域並びに制御ゲートに印加することによって、メモリセルを電子を用いてプログラムする段階と、フローティングゲート上で電子を誘起して鋭角縁部から導電材料のブロックにトンネルするのに十分な正電圧を第１の領域に印加することによってメモリセルを消去する段階とを含む。
本発明の他の目的及び特徴は、本明細書、請求項、及び添付図を検討することによって明らかになるであろう。
不揮発性メモリデバイスを形成する方法が図１Ａから１Ｆ及び２Ａから２Ｋに例示される。本方法は、好ましくはＰ型の当該技術分野で公知の半導体基板１０から始まる。以下に説明する層の厚みは、設計ルール及びプロセス技術世代に依存することになる。本明細書において説明するのは０．１３ミクロンのプロセスである。しかしながら本発明は、どのような特定のプロセス技術世代にも、又は以下に説明するプロセスパラメータのいずれかにおけるどのような特定の値にも限定されるものではないことは当業者には理解されるであろう。
分離領域の形成
図１Ａから１Ｆは、基板上に分離領域を形成する公知のＳＴＩ法を例示している。図１Ａを参照すると、好ましくはＰ型であって当該技術分野で公知の半導体基板１０（又はその半導体ウェル）の平面図が示されている。この基板上に材料１２の第１の層及び材料１４の第２の層が形成される（例えば成長又は堆積される）。例えば、第１の層１２は、酸化又は酸化堆積（例えば、化学蒸着法又はＣＶＤ）等のいずれかの公知の技術によって基板１０上におよそ５０〜１５０Åの厚さで形成される二酸化シリコン（以下「酸化物」）とすることができる。窒素ドープの酸化物又は他の絶縁誘電体を用いてもよい。第２の層１４は、好ましくはＣＶＤ又はＰＥＣＶＤによっておよそ１０００〜５０００Åの厚さで酸化物層１２上に形成された窒化シリコン（以下「窒化物」）とすることができる。図１Ｂは、結果として得られる構造体の断面を示している。
図１Ａから１Ｆは、基板上に分離領域を形成する公知のＳＴＩ法を例示している。図１Ａを参照すると、好ましくはＰ型であって当該技術分野で公知の半導体基板１０（又はその半導体ウェル）の平面図が示されている。この基板上に材料１２の第１の層及び材料１４の第２の層が形成される（例えば成長又は堆積される）。例えば、第１の層１２は、酸化又は酸化堆積（例えば、化学蒸着法又はＣＶＤ）等のいずれかの公知の技術によって基板１０上におよそ５０〜１５０Åの厚さで形成される二酸化シリコン（以下「酸化物」）とすることができる。窒素ドープの酸化物又は他の絶縁誘電体を用いてもよい。第２の層１４は、好ましくはＣＶＤ又はＰＥＣＶＤによっておよそ１０００〜５０００Åの厚さで酸化物層１２上に形成された窒化シリコン（以下「窒化物」）とすることができる。図１Ｂは、結果として得られる構造体の断面を示している。
第１及び第２の層１２／１４が形成されると、適切なフォトレジスト材料１６を窒化物層１４上に施工し、図１Ｃに示すようにＹ又は列方向に延びる特定の領域（ストライプ１８）からフォトレジスト材料を選択的に除去するマスキング段階が実施される。フォトレジスト材料１６が除去された箇所では、露出した窒化物層１４及び酸化物層１２は、標準的なエッチング技術（すなわち、異方性窒化物及び酸化物／誘電体エッチングプロセス）を用いてストライプ１８においてエッチング除去され、構造体内にトレンチ２０を形成する。隣接するストライプ１８間の距離Ｗは、使用されるプロセスの最小リソグラフィパターンと同程度に小さくすることができる。次いでシリコンエッチングプロセスを用いて、図１Ｄに示すようにトレンチ２０をシリコン基板１０内まで下方に延設させる。フォトレジスト材料１６が除去されない箇所では、窒化物層１４及び酸化物層１２は保持される。ここで、図１Ｄに示す結果として得られる構造体は、分離領域２４と交差するアクティブ領域２２を定める。
更に、残りのフォトレジスト１６を除去するように構造体を処理する。次いで、図１Ｅに示すように、厚い酸化物層を堆積させることによって二酸化シリコン等の分離材料を形成し、続いて、化学機械研磨又はＣＭＰエッチング（窒化物層１４をエッチングストップとして用いて）を行って、トレンチ２０内の酸化物ブロック２６以外の酸化物層を除去する。次に、図１Ｆに示すように窒化物／酸化物エッチングプロセスを用いて残留窒化物及び酸化物層１４／１２を除去し、分離領域２４に沿って延びるＳＴＩ酸化物ブロック２６を残す。
上述のＳＴＩ分離法は、分離領域２４を形成する好ましい方法である。しかしながら、代替として、良く知られたＬＯＣＯＳ分離法（例えば、リセス型ＬＯＣＯＳ、ポリバッファＬＯＣＯＳ等）を用いてもよく、この場合、トレンチ２０は基板内に延びない場合があり、分離材料は、ストライプ領域１８における基板表面の露出部分上に形成することができる（例えば成長する）。図１Ａから１Ｆは、基板のメモリセルアレイ領域を示しており、ここに分離領域２４によって離隔されたアクティブ領域２２内にメモリセルの列が形成されることになる。
メモリセルの形成
図１Ｆに示す構造体を以下のように更に処理し、不揮発性メモリセルを形成する。図２Ａから２Ｋは、次の処理段階が行われるときの、図１Ｆに対して直角の視野（図１Ｃ及び１Ｆに示す線２Ａ−２Ａに沿った視野）から見たアクティブ領域２２における構造体の断面を示している。図２Ａに示すように、最初に、基板１０の上方に絶縁層３０（好ましくは酸化物又は窒素ドープ酸化物）が形成され（例えば熱酸化成長によって）、続いて、酸化物層３０の上方にポリシリコン３２（以下「ポリ」）の層が形成され（例えばポリ堆積によって）、次に、ポリ層３２の上方に厚い絶縁層３４（例えば窒化物）が形成される（例えば窒化物堆積によって）。この同じ構造体は、図１Ｆの層エッチングプロセスを省略し、層１４において窒化物の代わりにポリ材料を用いて、図２Ａの構造体に相当することになる（但し、窒化物層３４はない）図１Ｅの構造体を残すことによって上述の分離領域形成中に形成することができる点に留意されたい。
図１Ｆに示す構造体を以下のように更に処理し、不揮発性メモリセルを形成する。図２Ａから２Ｋは、次の処理段階が行われるときの、図１Ｆに対して直角の視野（図１Ｃ及び１Ｆに示す線２Ａ−２Ａに沿った視野）から見たアクティブ領域２２における構造体の断面を示している。図２Ａに示すように、最初に、基板１０の上方に絶縁層３０（好ましくは酸化物又は窒素ドープ酸化物）が形成され（例えば熱酸化成長によって）、続いて、酸化物層３０の上方にポリシリコン３２（以下「ポリ」）の層が形成され（例えばポリ堆積によって）、次に、ポリ層３２の上方に厚い絶縁層３４（例えば窒化物）が形成される（例えば窒化物堆積によって）。この同じ構造体は、図１Ｆの層エッチングプロセスを省略し、層１４において窒化物の代わりにポリ材料を用いて、図２Ａの構造体に相当することになる（但し、窒化物層３４はない）図１Ｅの構造体を残すことによって上述の分離領域形成中に形成することができる点に留意されたい。
次に、窒化物層３４上に適切なフォトレジスト材料が施工されるリソグラフィエッチングプロセスを実施し、次いで、フォトレジスト材料を選択的に除去し、窒化物層３４の特定部分を選択的に露出させるマスキング段階を実施する。次いで、異方性窒化物エッチングを実施して、窒化物層３４の露出部分を除去し、その結果、ポリ層３２にまで下方に延びて該ポリ層３２を選択的に露出させるトレンチ３６を生成する。続いてトレンチ３６内のポリ層３２の露出部分において傾斜上面３２ａを生成する制御ポリエッチングを行う。図２Ｂに結果として得られる構造体（フォトレジスト材料の除去後）を示す。
次に、トレンチ３６は、該トレンチ３６を酸化物で充填する厚い酸化物層を堆積させる（例えば、ＴＥＯＳにより）ことによって絶縁材料（例えば酸化物）で充填され、続いて、化学機械研磨（ＣＭＰ）エッチング（窒化物層３４をエッチングストップとして用いて）を行い、トレンチ３６内の酸化物ブロック３８（傾斜面３２ａの上方に配置される）以外の酸化物層を除去する。次に、リソグラフィエッチングプロセス（フォトレジスト形成、フォトレジストを選択的に除去するためのマスキング、窒化物エッチング）を実施し、酸化物ブロック３８のペア間の窒化物層３４の部分を選択的に露出させて除去し、図２Ｃに示すように、酸化物ブロック３８のペア間にトレンチ４０を残す。
次に、異方性エッチングを実施し、トレンチ４０の底部のポリ層３２の露出部分を除去し、酸化物層３０の一部を選択的に露出させる。次いで、基板がＰ型又はＮ型であるかに応じてヒ素、リン、ホウ素、及び／又はアンチモン（及び場合によってはアニーリング）を含むことができる適切なイオン注入（及び場合によってはアニーリング）を構造体表面にわたって行い、トレンチ４０の底部の露出基板部分において第１の（ソース）領域４２を形成する。ソース領域４２は、トレンチ４０に自己整合され、基板の第１の導電型（例えばＰ型）とは異なる第２の導電型（例えばＮ型）を有する。イオンは、窒化物層３４又は酸化物ブロック３８に対して有意な影響を与えない。結果として得られる構造体を図２Ｄに示す。
次に、湿式酸化物エッチングを実施して酸化物ブロック３８の側壁の露出部分をエッチバックし、その結果、ポリ層３２の傾斜面３２ａの小部分を露出させる。次いで、図２Ｅに示すように、熱酸化プロセス及び／又はＨＴＯ酸化堆積を用いて、トレンチ４０内で露出した側壁を上方向に且つポリ層３２の露出上面部分の上に延びた酸化物層４４を形成する。この結果、トレンチ４０の側壁に沿ってポリスペーサ４６が形成される。スペーサの形成は、当該技術分野において公知であり、構造体の輪郭を覆う材料の堆積、続いて異方性エッチングプロセスを伴い、これによって材料は、構造体の水平面から除去されると共に、構造体（丸い上面を有する）の垂直方向面上では材料はほとんど損なわれずに残される。スペーサ４６は、構造体の上方にポリシリコンを堆積させ、続いて異方性ポリエッチングを行うことによって形成される。ポリスペーサ形成の後で、スペーサ４６間の酸化層３０の露出部分を除去する酸化エッチングを行い、図２Ｆに示すように基板１０を露出させる。
この構造体の上方に厚いポリ層が堆積され、続いてポリ化学機械研磨（ＣＭＰ）エッチングを行い（窒化物層３４をエッチングストップとして用いて）、トレンチ４０内のポリブロック４８以外のポリ層を除去する。ポリエッチバックプロセスを実施して、ポリブロック４８の上部分を除去する（これらのブロックの上面が酸化物ブロック３８の上面よりも下になるようにする）。次に、図２Ｇに示すように、酸化段階を実施してポリブロック４８の上面上に酸化物層５０を形成する。次に、窒化物エッチングを用いて窒化物層３４を除去する。次いで、窒化物堆積及び異方性エッチバックによって、窒化物スペーサ５２及び５４が酸化物ブロック３８の側壁に沿って形成される。以下で明らかにされるように、窒化物スペーサ５２の幅は、フローティングゲートとワード線との間の結合比を決定付ける（すなわちフローティングゲートと制御ゲートとの最終的な重なりを決定付ける）。次に、異方性ポリエッチングを実施してポリ層３２の露出部分を除去し、その結果、図２Ｈに示すように離隔したポリブロック３２ｂが得られる。
次に、窒化物エッチングを実施して、窒化物スペーサ５２／５４を除去する。次に、図２Ｉに示すように、酸化物エッチングを用いて、酸化物層５０及び酸化物層３０の露出部分を除去する（基板１０を露出させる）。次いで、構造体の上方に絶縁層５６が形成される。絶縁層５６は、単層の絶縁層（例えば酸化物）、又は絶縁材料（例えば酸化物−窒化物−酸化物、或いはＯＮＯ絶縁体として知られるもの）の副層を上手く堆積させることにより形成された複数の材料層とすることができる。次に、絶縁層５６の上方にポリスペーサ５８が形成される（ほぼ基板１０の上方にあり且つ基板１０から絶縁され、ポリ層３２及び酸化物ブロック３８のほぼ側方に隣接する）。続いて酸化物層５６の露出部分を除去する酸化物エッチングを行い、図２Ｊに示す構造体を残す。
窒化物堆積及びエッチングプロセスによってポリスペーサの側方に隣接する窒化物スペーサ６０が形成される。適切なイオン注入（及び場合によってはアニーリング）を用いて、スペーサ６０に隣接する基板内に第２の（ドレイン）領域６２を形成する。次いで、構造体全体の上方にＢＰＳＧ又は酸化物等の絶縁材料６４が形成される。マスキング段階を実施して、ドレイン領域６２の上方にエッチング区域を定める。マスク領域内において絶縁材料６４を選択的にエッチングし、ドレイン領域６２に向けて下方に延びるコンタクト開口を生成する。次いで、コンタクト開口を導電性金属（例えばタングステン）で充填し、ドレイン領域６２に電気的に接続される金属コンタクト６６を形成する。結果として得られるメモリセル構造体を図２Ｋに示す。
図２Ｋに示すように、上述のプロセスは、ポリブロック４８の各側部にメモリセルが形成された互いに対称なメモリセルペアを形成する。各メモリセルでは、第１及び第２の領域４２／６２が、それぞれソース領域及びドレイン領域を形成する（但し、操作中にソース及びドレインは切り換わることができる点を当業者であれば認識しているであろう）。各メモリセルでは、ポリブロック３２ｂがフローティングゲートを構成し、ポリスペーサ５８が制御ゲートを構成し、ポリスペーサ４６及びポリブロック４８が共にソースブロックを構成する。ソースとドレイン４２／６２の中間にある基板の表面部分において、各メモリセルに対するチャネル領域６８が定められる。メモリセルの各ペアは、共通のソース領域４２及びソースブロック４６／４８を共有する。同様に、メモリセルの異なるミラーセット（図示せず）からの隣接するメモリセル間で各ドレイン領域６２を共有することができる。上述のプロセスは、分離領域２４にわたって延びるソース領域４２を生成しない（この生成は、深い注入、又はイオン注入の前にトレンチ４０の分離領域部分からＳＴＩ絶縁材料を除去することによって容易に行うことができる）。しかしながら、ソースブロック４６／４８（これらはソース領域４２と電気的に接触した状態にある）は、分離領域を越えて隣接アクティブ領域にまで連続的に形成されてソース線を形成し、この各々が、ペアのメモリセルの各行における全てのソース領域４２を共に電気的に接続する。
フローティングゲート３２ｂは各々、フローティングゲート３２ｂの側面に対して鋭角の縁部７０で終端する傾斜上面３２ａを含む。鋭角縁部は、９０度よりも小さな角度の２つの面の交差部によって形成されるものである。鋭角縁部７０は、制御ゲート５８のうちの一方に面し、且つこれから絶縁され、従って、酸化物層４４を通るＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル現象の通路を提供する。各フローティングゲート３２ｂは、ソース領域４２の上方で延び且つこれから絶縁された第１の部分と、チャネル領域６８の第１の部分６８ａの上方で延び且つこれから絶縁された第２の部分とを含む。各制御ゲート５８は、フローティングゲート３２ｂの側方に隣接し（更にこれから絶縁され）且つチャネル領域６８の第２の部分６８ｂの上方で延びこれから絶縁された下側部分と、フローティングゲート３２ｂの一部分の上方で上方向に延びる（更にこれから絶縁された）上側部分とを有する。図に示す実施形態では、フローティングゲートの上面は、制御ゲートの下に配置されたほぼ平坦な部分（すなわち傾斜していない）を含む。各ソースブロック４６／４８は、フローティングゲート３２ｂの側方に隣接し、ソース領域４２のうちの１つの上方で延びて好ましくは電気的に接触した状態にある下側部分と、鋭角縁部７０を含むフローティングゲート３２ｂの一部分の上方で上方向に延びる（更にこれから絶縁された）上側部分とを有する。
メモリセル操作
ここでメモリセルの操作を説明する。かかるメモリセルの操作及び操作理論は、米国特許第５，５７２，０５４号にも記載されており、この開示事項は、フローティングゲート及び制御ゲート、トンネル現象、並びにこれらによって形成されたメモリセルのアレイを有する不揮発性メモリセルの操作及び操作理論に関して引用により本明細書に組み込まれる。
ここでメモリセルの操作を説明する。かかるメモリセルの操作及び操作理論は、米国特許第５，５７２，０５４号にも記載されており、この開示事項は、フローティングゲート及び制御ゲート、トンネル現象、並びにこれらによって形成されたメモリセルのアレイを有する不揮発性メモリセルの操作及び操作理論に関して引用により本明細書に組み込まれる。
最初に、いずれかの所与のアクティブ領域２２内の選択されたメモリセルを消去するために、接地電位をメモリセルのドレイン７０に印加する。制御ゲート５８には負電圧（例えば−４．２から−７．０ボルト）を印加する。更に、ソース領域４２（従って、ソースブロック４６／４８）には高い正電圧（例えば＋７ボルト）を印加する。フローティングゲート３２ｂの電子は、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル現象メカニズムを通じて誘導され、フローティングゲート３２ｂの上端部（主に鋭角縁部７０から）から酸化物層４４を通ってソースブロック４６／４８上にトンネルし、フローティングゲート３２ｂを正に帯電させる。トンネル現象は、鋭角縁部７０の鮮鋭さ、及び鋭角縁部７０に向けて電子を駆動するのを助ける、制御ゲート５８に印加された負電圧によって促進される。制御ゲート５８及びソースブロック４６／４８の各々は、アクティブ及び分離領域を横断して連続した制御（ワード）線及びソース線として延びるので、各アクティブ領域における１つのメモリセルは、同時に「消去」される点に留意されたい。
選択されたメモリセルをプログラムしたい場合には、ドレイン領域６２に小電圧（例えば〜０．４ボルト）を印加する。制御ゲート５８にはＭＯＳ構造体の閾値電圧近傍の正電圧（およそ＋１．１ボルト程度）を印加する。ソース領域４２（従ってソースブロック４６／４８）には、正の高電圧（例えば６ボルト程度）を印加する。ドレイン領域６２によって発生する電子は、ドレイン領域６２からソース領域４２に向かって流れ深く空乏化されたチャネル領域６８を通ることになる。電子がチャネル領域６８を横断して進むと、フローティングゲート３２ｂの高電位を受けることになる（フローティングゲート３２ｂは正に帯電されたソース領域４２及びソースブロック４６／４８に強く電圧結合されるので）。電子は加速されて加熱され、その大部分は絶縁層３０内に入り、該絶縁層を通過してフローティングゲート３２ｂ上に注入される。選択メモリセルを含まないメモリセルの行／列のソース／ドレイン領域４２／６２及び制御ゲート５８には、低電位又は接地電位を印加する。従って、選択行及び列のメモリセルのみがプログラムされる。
フローティングゲート３２ｂ上への電子注入は、フローティングゲート３２ｂ上の電荷減少が、高温電子を発生させるためにチャネル領域６８に沿った高い表面電位をもはや維持できなくなるまで続くことになる。この時点で、フローティングゲート３２ｂ内の電子又は負電荷は、ドレイン領域６２からフローティングゲート３２ｂへの電子流を減少させることになる。
最後に、選択メモリセルを読み取るために、ソース領域４２（及びソースブロック４６／４８）に接地電位を印加する。ドレイン領域６２には、読出し電圧（例えば〜０．８ボルト）を印加し、制御ゲート５８には、およそ１．８〜２．５ボルト（このタイプのデバイスで用いることができる典型的な電源電圧の例）を印加する。フローティングゲート３２ｂが正に帯電されている場合（すなわちフローティングゲートは電子が放出されている）、フローティングゲート３２ｂの真下のチャネル領域部分６８ａが導通する。制御ゲート５８を読出し電位まで引き上げると、制御ゲート５８の真下のチャネル領域部分６８ｂも導通する。こうしてチャネル領域６８全体が導通することになり、電子がソース領域４２からドレイン領域６２に流れる。この感知電流が「１」状態となる。
一方、フローティングゲート３２ｂが負に帯電されている場合には、フローティングゲート３２ｂの真下のチャネル領域部分６８ａは、弱く導通するか又は完全に遮断される。制御ゲート５８及びドレイン領域６２が読出し電位まで引き上げられたとしても、チャネル領域６８を通る電流はほとんど又は全く流れない。この場合、電流は、「１」状態の電流と比較して極めて小さいか又は全くない。このように、メモリセルは、「０」状態にプログラムされていると感知される。非選択行及び列におけるソース／ドレイン領域４２／６２及び制御ゲート５８には接地電位を印加し、よって選択メモリセルだけが読み出される。
メモリセルアレイは、従来の行アドレスデコード回路、列アドレスデコード回路、感知増幅器回路、出力バッファ回路、及び入力バッファ回路を含む周辺回路を含み、これらは当該技術分野で公知である。
上述の方法及び結果として得られる構造体は、メモリセルアレイにサイズの縮小及び優れたプログラム効率をもたらす。ソース領域に電気的に接続された状態のソースブロックを設けることによって、ソース側消去が可能になる。特に、鋭角縁部７０は、消去中にフローティングゲート３２ｂとソースブロック４６／４８との間のトンネル現象効率を高める。また、ソースブロック４６／４８（ソース領域４２と電気的に接続される）を介して各フローティングゲート３２ｂと対応するソース領域４２との間の電圧結合が強められる。消去はまた、フローティングゲート３２ｂと制御ゲート５８との間の電圧結合によっても強められる。
本明細書で用いられる用語「上方」及び「上」は両方とも、「直接的に上」（間に配置される介在する材料、要素、又は空間がない）及び「間接的に上」（間に配置される介在する材料、要素、又は空間がある）を包括的に含む点に留意されたい。同様に用語「隣接する」は、「直接的に隣接する」（間に配置される介在する材料、要素、又は空間がない）及び「間接的に隣接する」（間に配置される介在する材料、要素、又は空間がある）を包括的に含む。例えば、「基板の上方に」要素を形成することは、間に介在する材料／要素が無い状態で基板上に直接要素を形成すること、並びに、間に介在する材料／要素を有した状態で基板上に間接的に要素を形成することを含むことができる。
本発明は、上述され本明細書で例示された実施形態に限定されず、添付の請求項の範囲内にあるいずれか及び全ての変形形態を包含する点を理解すべきである。例えば、前述の方法では、メモリセルを形成するのに用いられた導電材料として適切にドープされたポリシリコンの使用を記載しているが、本開示事項及び添付の請求項の文脈において、「ポリシリコン」は、不揮発性メモリセルの素子を形成するのに用いることができるあらゆる適切な導電材料を意味することは当業者には明らかであるはずである。加えて、二酸化シリコン又は窒化シリコンの代りにあらゆる適切な絶縁体を用いることができる。更に、窒化シリコンの代りに、エッチング特性が二酸化シリコン（又はなんらかの絶縁体）及びポリシリコン（又はなんらかの導体）のものとは異なるあらゆる適切な材料を用いることができる。更に請求項から明らかなように、全ての方法段階を例示され又は特許請求された正確な順番で実施する必要はなく、本発明のメモリセルの適正な形成を可能にするいかなる順番で実施してもよい。加えて、上述の発明は、一様にドープされたものとして示した基板内に形成されるように示しているが、メモリセル素子を、基板の他の部分と比較して異なる導電型を有するようにドープされた領域である、基板のウェル領域内で形成することができることは公知であり、本発明により企図される。絶縁又は導電材料の単一の層は、かかる材料の複数の層として形成することができ、その逆もまた同様である。最後に、図ではトレンチの両側にスペーサ４６のペアを図示しているが、こうしたスペーサは、孔又はトレンチ内に形成される場合には連続的に形成し互いに接続することができることは当業者には明らかであろう。
１０ 基板
３０ 絶縁層
３２ａ 傾斜上面
３２ｂ ポリブロック（フローティングゲート）
３８ 酸化物ブロック
４２ ソース領域
４４ 酸化物層
４６ ソースブロック
４８ ソースブロック
５６ 絶縁層
５８ 制御ゲート
６０ スペーサ
６２ ドレイン領域
６４ 絶縁材料
６６ 金属コンタクト
６８ チャネル領域
６８ａ チャネル領域の第１の部分
６８ｂ チャネル領域の第２の部分
７０ 鋭角縁部
３０ 絶縁層
３２ａ 傾斜上面
３２ｂ ポリブロック（フローティングゲート）
３８ 酸化物ブロック
４２ ソース領域
４４ 酸化物層
４６ ソースブロック
４８ ソースブロック
５６ 絶縁層
５８ 制御ゲート
６０ スペーサ
６２ ドレイン領域
６４ 絶縁材料
６６ 金属コンタクト
６８ チャネル領域
６８ａ チャネル領域の第１の部分
６８ｂ チャネル領域の第２の部分
７０ 鋭角縁部
Claims (36)
- 電気的にプログラム可能及び消去可能なメモリデバイスであって、
第１導電型を有する半導体材料基板と、
前記基板内に形成され且つ第２導電型を有する第１及び第２の離間領域であって、該第１及び第２の離間領域の間の前記基板内にチャネル領域が形成され、該チャネル領域が前記第１の領域に隣接する第１の部分と前記第２の領域に隣接する第２の部分とを含む第１及び第２の離間領域と、
前記第１の領域の上方に配置されて前記第１の領域から絶縁された第１の部分と、導電性を制御するために前記チャネル領域の第１の部分の上方に配置されて前記チャネル領域の第１の部分から絶縁された第２の部分とを有する導電性フローティングゲートであって、前記フローティングゲートの第１の部分が鋭角縁部で交わる傾斜上面及び側面を含む導電性フローティングゲートと、
前記第１の領域の上方に配置されて前記第１の領域に電気的に接続された導電材料のブロックであって、前記フローティングゲートの第１の部分の側方に隣接し前記フローティングゲートの第１の部分から絶縁された第１の部分と、前記フローティングゲートの第１の部分の上方で上方向に延び前記フローティングゲートの第１の部分から絶縁された第２の部分とを備える、前記導電材料のブロックと、
導電性を制御するために前記チャネル領域の第２の部分の上方に配置され前記チャネル領域の第２の部分から絶縁された導電性制御ゲートと、
を備える電気的にプログラム可能及び消去可能なメモリデバイス。 - 前記制御ゲートが、前記フローティングゲートの第２の部分の側方に隣接し前記フローティングゲートの第２の部分から絶縁された第１の部分と、前記フローティングゲートの第２の部分の上方で上方向に延び、前記フローティングゲートの第２の部分から絶縁された第２の部分とを含む、
ことを特徴とする請求項１に記載のデバイス。 - 前記フローティングゲートの第２の部分が、前記制御ゲートの下方に配置された水平方向に延びるほぼ平坦な上側部分を含む、
ことを特徴とする請求項１に記載のデバイス。 - 前記鋭角縁部が、前記導電材料のブロックに直接面して前記導電材料のブロックから絶縁されている、
ことを特徴とする請求項１に記載のデバイス。 - 前記導電材料のブロックが、
前記フローティングゲートの第１の部分の側方に隣接し前記フローティングゲートの第１の部分から絶縁された第１の部分と、前記フローティングゲートの第１の部分の上方で上方向に延び前記フローティングゲートの第１の部分から絶縁された第２の部分とを有する導電材料のスペーサである第１の部分と、
前記第１の領域の上方に配置され前記第１の領域と電気的に接触した状態にあり、且つ前記スペーサに隣接して配置され前記スペーサと電気的に接触した状態にある導電材料の第２の部分と、
を含む、
ことを特徴とする請求項１に記載のデバイス。 - 前記鋭角縁部が、前記導電材料スペーサに直接面し前記導電材料スペーサから絶縁されている、
ことを特徴とする請求項５に記載のデバイス。 - 前記導電材料のブロックが、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル現象を可能にする厚さを有する絶縁材料によって前記フローティングゲートから絶縁されている、
ことを特徴とする請求項１に記載のデバイス。 - 電気的にプログラム可能及び消去可能なメモリデバイスのアレイであって、
第１導電型を有する半導体材料基板と、
前記基板上に形成され、互いに対して実質的に平行であり第１の方向に延びる離間分離領域であって、隣接する分離領域の各ペアの間にアクティブ領域を有する離間分離領域と、
を備え、
前記アクティブ領域の各々がメモリセルの複数のペアを含み、該メモリセルペアの各々が、
前記基板内に形成された第１の領域と、
前記基板内に形成された第２の領域のペアであって、前記第１の領域と該第２の領域のうちの一方との間の前記基板内にチャネル領域のペアが各々形成されており、前記第１及び第２の領域が第２導電型を有し、前記チャネル領域の各々が前記第１の領域に隣接する第１の部分と、前記第２の領域のうちの一方に隣接する第２の部分とを有する、第２の領域のペアと、
導電性フローティングゲートのペアであって、該導電性フローティングゲートが各々、前記第１の領域の上方に配置され前記第１の領域から絶縁された第１の部分と、導電性を制御するために前記チャネル領域のうちの一方の上方に配置され前記チャネル領域のうちの一方から絶縁された第２の部分とを有し、前記フローティングゲートの第１の部分の各々が、鋭角縁部で交わる傾斜上面及び側面を含む、導電性フローティングゲートのペアと、
前記第１の領域の上方に配置され前記第１の領域に電気的に接続された導電材料のブロックであって、前記フローティングゲートの第１の部分の側方に隣接し前記フローティングゲートの第１の部分から絶縁された第１の部分と、前記フローティングゲートの第１の部分の上方で上方向に延び前記フローティングゲートの第１の部分から絶縁された第２の部分とを含む、前記導電材料のブロックと、
導電性を制御するために前記チャネル領域の第２の部分の一方の上方に各々が配置され前記チャネル領域の第２の部分の一方から絶縁された導電性制御ゲートのペアと、
を備える電気的にプログラム可能及び消去可能なメモリデバイスのアレイ。 - 前記制御ゲートの各々が、前記フローティングゲートの第２の部分のうちの一方の側方に隣接し前記フローティングゲートの第２の部分のうちの一方から絶縁された第１の部分と、前記フローティングゲートの第２の部分のうちの一方の上方で上方向に延び、前記フローティングゲートの第２の部分のうちの一方から絶縁された第２の部分とを含む、
ことを特徴とする請求項８に記載のアレイ。 - 前記フローティングゲートの第２の部分の各々が、前記制御ゲートのうちの一方の下方に配置された水平方向に延びるほぼ平坦な上側部分を含む、
ことを特徴とする請求項８に記載のアレイ。 - 前記鋭角縁部の各々が、前記導電材料のブロックに直接面し前記導電材料のブロックから絶縁されている、
ことを特徴とする請求項８に記載のアレイ。 - 前記導電材料のブロックの各々が、
前記フローティングゲートの第１の部分のうちの一方の側方に隣接し前記フローティングゲートのうちの一方の第１の部分から絶縁された第１の部分と、前記フローティングゲートの第１の部分のうちの一方の上方で上方向に延び前記フローティングゲートの第１の部分のうちの一方から絶縁された第２の部分とを各々が有する導電材料のスペーサのペアである第１の部分と、
前記第１の領域の上方に配置され前記第１の領域と電気的に接触した状態にあり、且つ前記スペーサに隣接して配置され前記スペーサと電気的に接触した状態にある導電材料の第２の部分と、
を含む、
ことを特徴とする請求項８に記載のアレイ。 - 前記鋭角縁部の各々が、前記導電材料スペーサのうちの一方に直接面し前記導電材料スペーサのうちの一方から絶縁されている、
ことを特徴とする請求項１２に記載のアレイ。 - 前記導電材料のブロックが、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル現象を可能にする厚さを有する絶縁材料によって前記フローティングゲートの各々から絶縁されている、
ことを特徴とする請求項８に記載のアレイ。 - 各々が前記第１の方向に直角な第２の方向で前記アクティブ領域及び前記分離領域を越えて延び、各々が前記アクティブ領域の各々からの前記制御ゲートのうちの一方を互いに電気的に接続する導電材料の複数の導電制御線を更に備える、
ことを特徴とする請求項８に記載のアレイ。 - 各々が前記第１の方向に直角な第２の方向で前記アクティブ領域及び前記分離領域を越えて延び、各々が前記アクティブ領域の各々からの前記導電ブロックのうちの一方を互いに電気的に接続する導電材料の複数の導電ソース線を更に備える、
ことを特徴とする請求項８に記載のアレイ。 - 半導体メモリセルを形成する方法であって、
第１導電型の基板内に第２導電型の第１及び第２の離間領域を形成する段階であって、前記第１及び第２の離間領域の間の前記基板内にチャネル領域を有し、該チャネル領域が前記第１の領域に隣接する第１の部分と前記第２の領域に隣接する第２の部分とを含む、前記第１及び第２の離間領域を形成する段階と、
前記第１の領域の上方に配置され前記第１の領域から絶縁された、鋭角縁部で交わる傾斜上面及び側面を含む第１の部分と、導電性を制御するために前記チャネル領域の第１の部分の上方に配置され前記チャネル領域の第１の部分から絶縁された第２の部分とを有する導電性フローティングゲートを形成する段階と、
前記第１の領域の上方に配置され該第１の領域に電気的に接続された導電材料のブロックを形成する段階であって、前記導電材料のブロックが、前記フローティングゲートの第１の部分の側方に隣接し前記フローティングゲートの第１の部分から絶縁された第１の部分と、前記フローティングゲートの第１の部分の上方で上方向に延び前記フローティングゲートの第１の部分から絶縁された第２の部分とを備える、前記段階、
導電性を制御するために前記チャネル領域の第２の部分の上方に配置され前記チャネル領域の第２の部分から絶縁された導電性制御ゲートを形成する段階と、
を含む方法。 - 前記制御ゲートが、前記フローティングゲートの第２の部分の側方に隣接し前記フローティングゲートの第２の部分から絶縁された第１の部分と、前記フローティングゲートの第２の部分の上方で上方向に延び、前記フローティングゲートの第２の部分から絶縁された第２の部分とを含む、
ことを特徴とする請求項１７に記載の方法。 - 前記フローティングゲートの第２の部分が、前記制御ゲートの下方に配置された水平方向に延びるほぼ平坦な上側部分を含む、
ことを特徴とする請求項１７に記載の方法。 - 前記鋭角縁部が、前記導電材料のブロックに直接面して前記導電材料のブロックから絶縁されている、
ことを特徴とする請求項１７に記載の方法。 - 前記導電材料のブロックの形成段階が、
前記フローティングゲートの第１の部分の側方に隣接し前記フローティングゲートの第１の部分から絶縁された第１の部分と、前記フローティングゲートの第１の部分の上方で上方向に延び前記フローティングゲートの第１の部分から絶縁された第２の部分とを有する導電材料スペーサを形成する段階と、
前記第１の領域の上方に配置され前記第１の領域と電気的に接触した状態にあり、且つ前記スペーサに隣接して配置され前記スペーサと電気的に接触した状態にある導電材料を形成する段階と、
を含む、
ことを特徴とする請求項１７に記載の方法。 - 前記鋭角縁部が、前記導電材料スペーサに直接面し該導電材料スペーサから絶縁されている、
ことを特徴とする請求項２１に記載の方法。 - 前記導電材料のブロックの形成段階が、
Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル現象を可能にする厚さを有する絶縁材料層を前記傾斜上面及び前記側面に沿って形成する段階を含む、
ことを特徴とする請求項１７に記載の方法。 - 前記フローティングゲートの形成段階が、
導電材料層を形成する段階と、
前記傾斜上面を形成するために前記導電材料層に傾斜エッチングを実施する段階と、
前記鋭角縁部で前記傾斜上面と交わる前記側面を形成するために前記傾斜上面に隣接する前記導電材料層の一部分を除去する段階と、
を含む、
ことを特徴とする請求項１７に記載の方法。 - 電気的にプログラム可能及び消去可能なメモリデバイスのアレイを形成する方法であって、
第１導電型を有する基板上において、互いに対して実質的に平行であり第１の方向に延びる離間分離領域を隣接する前記分離領域の各ペアの間にアクティブ領域を有した状態で形成する段階と、
前記アクティブ領域の各々においてメモリセルのペアを形成する段階と、
を含み、
前記メモリセルのペアの各々の形成段階が、
前記基板内に第１の領域を形成する段階と、
前記基板内に第２の領域のペアを形成する段階であって、前記第１の領域と前記第２の領域のうちの一方との間の前記基板内にチャネル領域のペアが各々形成され、前記第１及び第２の領域が第２導電型を有し、前記チャネル領域の各々が前記第１の領域に隣接する第１の部分と前記第２の領域のうちの一方に隣接する第２の部分とを有する、第２の領域のペアを形成する段階と、
導電性フローティングゲートのペアを形成する段階であって、該導電性フローティングゲートが各々、前記第１の領域の上方に配置され前記第１の領域から絶縁された第１の部分と導電性を制御するために前記チャネル領域のうちの一方の上方に配置され前記チャネル領域のうちの一方から絶縁された第２の部分とを有し、前記フローティングゲートの第１の部分の各々が、鋭角縁部で交わる傾斜上面及び側面を含む、導電性フローティングゲートを形成する段階と、
前記第１の領域の上方に配置され前記第１の領域に電気的に接続された導電材料のブロックを形成する段階であり、前記導電材料のブロックが、前記フローティングゲートの第１の部分の側方に隣接し前記フローティングゲートの第１の部分から絶縁された第１の部分と、前記フローティングゲートの第１の部分の上方で上方向に延び前記フローティングゲートの第１の部分から絶縁された第２の部分とを含む、前記段階と、
導電性を制御するために前記チャネル領域の第２の部分の一方の上方に各々が配置され前記チャネル領域の第２の部分の一方から絶縁された導電性制御ゲートのペアを形成する段階と、
を含む、
ことを特徴とする電気的にプログラム可能及び消去可能なメモリデバイスのアレイを形成する方法。 - 前記制御ゲートの各々が、前記フローティングゲートの第２の部分のうちの一方の側方に隣接し前記フローティングゲートの第２の部分のうちの一方から絶縁された第１の部分と、前記フローティングゲートの第２の部分のうちの一方の上方で上方向に延び、前記フローティングゲートの第２の部分のうちの一方から絶縁された第２の部分とを含む、
ことを特徴とする請求項２５に記載の方法。 - 前記フローティングゲートの第２の部分の各々が、前記制御ゲートのうちの一方の下方に配置された水平方向に延びるほぼ平坦な上側部分を含む、
ことを特徴とする請求項２５に記載の方法。 - 前記鋭角縁部の各々が、前記導電材料のブロックに直接面し前記導電材料のブロックから絶縁されている、
ことを特徴とする請求項２５に記載の方法。 - 前記導電材料のブロックの各々の形成段階が、
前記フローティングゲートの第１の部分のうちの一方の側方に隣接し前記フローティングゲートのうちの一方の第１の部分から絶縁された第１の部分と、前記フローティングゲートの第１の部分のうちの一方の上方で上方向に延び前記フローティングゲートの第１の部分のうちの一方から絶縁された第２の部分とを各々が有する導電材料のスペーサを形成する段階と、
前記第１の領域の上方に配置され前記第１の領域と電気的に接触した状態にあり、且つ前記スペーサに隣接して配置され前記スペーサと電気的に接触した状態にある導電材料を形成する段階と、
を含む、
ことを特徴とする請求項２５に記載の方法。 - 前記鋭角縁部の各々が、前記導電材料スペーサのうちの一方に直接面し前記導電材料スペーサのうちの一方から絶縁されている、
ことを特徴とする請求項２９に記載の方法。 - 前記導電材料のブロックの各々の形成段階が、
Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル現象を可能にする厚さを有する絶縁材料層を前記フローティングゲートの前記傾斜上面及び前記側面に沿って形成する段階を含む、
ことを特徴とする請求項２５に記載の方法。 - 前記フローティングゲートの各々の形成段階が、
導電材料層を形成する段階と、
前記傾斜上面を形成するために前記導電材料層に傾斜エッチングを実施する段階と、
前記鋭角縁部で前記傾斜上面と交わる前記側面を形成するために前記傾斜上面に隣接する前記導電材料層の一部分を除去する段階と、
を含む、
ことを特徴とする請求項２５に記載の方法。 - 各々が前記第１の方向に直角な第２の方向で前記アクティブ領域及び前記分離領域を越えて延び、各々が前記アクティブ領域の各々からの前記制御ゲートのうちの一方を互いに電気的に接続する導電材料の複数の導電制御線を形成する段階を更に含む、
請求項２５に記載の方法。 - 各々が前記第１の方向に直角な第２の方向で前記アクティブ領域及び前記分離領域を越えて延び、各々が前記アクティブ領域の各々からの前記導電ブロックのうちの一方を互いに電気的に接続する導電材料の複数の導電ソース線を形成する段階を更に含む、
請求項２５に記載の方法。 - 第１導電型を有する半導体材料基板と、前記基板内に形成され且つ第２導電型を有する第１及び第２の離間領域であって、該第１及び第２の離間領域の間の前記基板内にチャネル領域が形成され、該チャネル領域が前記第１の領域に隣接する第１の部分と前記第２の領域に隣接する第２の部分とを含む第１及び第２の離間領域と、前記第１の領域の上方に配置されて前記第１の領域から絶縁された第１の部分と、導電性を制御するために前記チャネル領域の第１の部分の上方に配置されて前記チャネル領域の第１の部分から絶縁された第２の部分とを有する導電性フローティングゲートであって、前記フローティングゲートの第１の部分が鋭角縁部で交わる傾斜上面及び側面を含む導電性フローティングゲートと、前記第１の領域の上方に配置されて前記第１の領域に電気的に接続された導電材料のブロックであって、前記フローティングゲートの第１の部分の側方に隣接し前記フローティングゲートの第１の部分から絶縁された第１の部分と、前記フローティングゲートの第１の部分の上方で上方向に延び前記フローティングゲートの第１の部分から絶縁された第２の部分とを含む前記導電材料のブロックと、導電性を制御するために前記チャネル領域の第２の部分の上方に配置され前記チャネル領域の第２の部分から絶縁された導電性制御ゲートと、を備える半導体メモリセルを操作する方法であって、前記方法が、
前記第２の領域から電子を誘起して前記チャネル領域に流れ且つ前記フローティングゲート上に電子自体を注入するのに十分な正電圧を前記第１及び第２の領域並びに前記制御ゲートに印加することによって、前記メモリセルを電子を用いてプログラムする段階と、
前記フローティングゲート上で電子を誘起して前記鋭角縁部から前記導電材料のブロックにトンネルするのに十分な正電圧を前記第１の領域に印加することによって前記メモリセルを消去する段階と、
を含む方法。 - 前記メモリセルの消去段階が更に、前記制御ゲートに負電圧を印加する段階を含む、ことを特徴とする請求項３５に記載の方法。
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