JP6239093B2 - 自己整列浮遊及び消去ゲートを有する不揮発性メモリセル及びその製造方法 - Google Patents

自己整列浮遊及び消去ゲートを有する不揮発性メモリセル及びその製造方法 Download PDF

Info

Publication number
JP6239093B2
JP6239093B2 JP2016509058A JP2016509058A JP6239093B2 JP 6239093 B2 JP6239093 B2 JP 6239093B2 JP 2016509058 A JP2016509058 A JP 2016509058A JP 2016509058 A JP2016509058 A JP 2016509058A JP 6239093 B2 JP6239093 B2 JP 6239093B2
Authority
JP
Japan
Prior art keywords
pair
region
gate
insulated
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016509058A
Other languages
English (en)
Other versions
JP2016515771A (ja
Inventor
ナン ド
ナン ド
ジンホ キム
ジンホ キム
シーアン リュー
シーアン リュー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Silicon Storage Technology Inc
Original Assignee
Silicon Storage Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Silicon Storage Technology Inc filed Critical Silicon Storage Technology Inc
Publication of JP2016515771A publication Critical patent/JP2016515771A/ja
Application granted granted Critical
Publication of JP6239093B2 publication Critical patent/JP6239093B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7889—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Description

（関連出願の相互参照）
本願は、２０１３年４月１６日に出願された米国特許仮出願第６１／８１２，６８５号の優先権を主張し、その内容は参照により本明細書に組み込まれる。
（発明の分野）
本発明は、浮遊ゲートメモリセルの半導体メモリアレイを形成するための自己整列を伴う方法に関する。本発明は更に、当該種類の浮遊ゲートメモリセルの半導体メモリアレイに関する。
浮遊ゲートを使用して電荷を蓄積する不揮発性半導体メモリセル、及び半導体基板の中に形成されたかかる不揮発性メモリセルのメモリアレイは、当該技術分野において周知である。典型的には、かかる浮遊ゲートメモリセルは、スプリットゲート型、又はスタックゲート型となっている。
半導体浮遊ゲートメモリセルアレイの製造性に直面している問題の１つがソース、ドレイン、コントロールゲート、及び浮遊ゲートなどの様々な構成要素の整列である。半導体処理を統合させる設計基準寸法が縮小するにつれ、最小のリソグラフィック機構が縮小し、正確な整列に対する必要性がより重要度を増している。様々なパーツの整列によって、半導体製品の製造の歩留まりも決定することができる。
自己整列は、当業界では既知である。自己整列は、１つ以上の材料を含む１つ以上の工程を処理する行為を意味し、この工程の処理において、機構がお互いに対して自動的に整列する。したがって、本発明は、浮遊ゲートメモリセル型半導体メモリアレイを製造するため、自己整列技術を使用する。
性能（具体的にはプログラミング、消去、読込みについての効率や信頼性）を落とすことなく、単一のウェハ上のメモリセルの数を最大限増やすため、メモリセルアレイの小型化が常に求められている。メモリセルを組で形成し、各組が単一のソース領域を共有し、隣接するセルの組同士が共通のドレイン領域を共有するようにすることで、メモリセルアレイが小型化可能であることがよく知られている。また、基板にトレンチを形成し、１つ以上のメモリセル要素をトレンチ内に配置することで、所定の単位表面積に嵌合するメモリセルの数を増やすことができることも知られている（例えば、米国特許第５，７８０，３４１号及び第６，８９１，２２０号参照）。しかし、そのようなメモリセルでは、チャンネル領域制御（低電圧動作中）及び浮遊ゲート消去（高電圧動作中）の両方に制御ゲートが使用される。これは、制御ゲートは低電圧要素、高電圧要素の両方であることを意味するため、低電圧動作用に過剰に電気的絶縁しないようにしつつ、高電圧動作用に十分絶縁して囲繞することが困難である。更に、消去動作のため、制御ゲートを浮遊ゲートに近接させることが求められるため、制御ゲートと浮遊ゲートとの間で過剰な容量的カップリングが生じてしまうこともあり得る。
米国特許第８，１４８，７６８号は、半導体材料の基板１０内にトレンチが形成されたメモリ装置とその製造方法を開示する。ソース領域４６がトレンチ下に形成され、ソース及びドレイン領域の間のチャネル領域７２は、トレンチの側壁にほぼ沿って延在する第１部分７２ａと、基板表面にほぼ沿って延在する第２部分７２ｂとを有する。浮遊ゲート４２はトレンチ内に配置され、チャネル領域第１部分７２ａから絶縁されることで、導電性が制御される。制御ゲート６２は、絶縁された状態でチャネル領域第２部分７２ｂ上に設けられることで、導電性が制御される。消去ゲート５８は、絶縁された状態で、浮遊ゲート４２上に少なくとも部分的に設けられる。消去ゲート５８は、切欠き８０と、切欠き８０に直接対向した上で絶縁される縁４２ａとを有する。ポリブロック５０がトレンチの底に設けられ、ソース領域４６に対し電気的に接続されているため、ソース領域４６とポリブロック５０の電圧が同一になる。ポリブロック５０はそれぞれ、絶縁された状態で浮遊ゲート４２に沿って延在することで、両者の間にメモリセルのプログラミングや消去に不可欠な高い電圧結合が確保される。
上記セルの寸法縮小に伴い、いくつかの問題が生じる。第１に、ソースジャンクションのブレークダウン電圧が低いと、プログラムディスターブウィンドウが制限される。第２に、ソース電圧は、プログラミング時のディスターブを防ぐために十分高くなければならないが、これによりプログラミングウィンドウが制限される。
したがって、本発明は、上記問題を解決するメモリセルの構成と製造方法を提供することを目的とする。
メモリセル組であって、
第１導電型と、表面を有する半導体材料の基板と、
対向する側壁組を有し、前記基板の前記表面内へと設けられたトレンチと、
前記トレンチ下の前記基板に形成された第１領域と、
前記基板内に形成された第２領域組であって、チャネル領域組がそれぞれ前記基板内で前記第１領域と前記第２領域の１つとの間に設けられ、前記第１及び第２領域は第２導電型を有し、前記チャネル領域はそれぞれ、前記対向するトレンチ側壁の１つにほぼ沿って延在する第１部分と、前記基板表面にほぼ沿って延在する第２部分とを有する第２領域組と、
少なくとも部分的に前記トレンチ内部で前記チャネル領域第１部分のうちの１つに絶縁された状態で隣接して配置されることで当該チャネル領域第１部分のうちの前記１つの導電性が制御されるようにし、更に前記第１領域上に絶縁された状態でそれぞれ配置される導電性の浮遊ゲート組と、
前記トレンチ内で前記浮遊ゲートに絶縁された状態で隣接する下部を有する導電性の消去ゲートと、
前記トレンチ内に配置され、前記浮遊ゲート間に絶縁された状態で配置され、前記第１領域上に絶縁された状態で配置され、前記消去ゲート下に絶縁された状態で配置される、導電性のカップリングゲートと、
それぞれ絶縁された状態で前記チャネル領域第２部分の１つの上に配置されることで、チャネル領域第２部分の当該１つが制御されるようにする、導電性の制御ゲート組と、を有するメモリセル組。
メモリセル組を形成する方法であって、
第１導電型を有する半導体の基板の表面内へと、対向する側壁組を有するトレンチを形成することと、
第１領域を前記トレンチ下の前記基板に形成することと、
第２領域組であって、チャネル領域組がそれぞれ前記基板内で前記第１領域と前記第２領域の１つとの間に設けられ、前記第１及び第２領域は第２導電型を有し、前記チャネル領域はそれぞれ、前記対向するトレンチ側壁の１つにほぼ沿って延在する第１部分と、前記基板表面にほぼ沿って延在する第２部分とを有するような第２領域組を前記基板内に形成することと、
少なくとも部分的に前記トレンチ内部で前記チャネル領域第１部分のうちの１つに絶縁された状態で隣接して配置されることで当該チャネル領域第１部分のうちの前記１つの導電性が制御されるようにし、更に前記第１領域上に絶縁された状態でそれぞれ配置される導電性の浮遊ゲート組を形成することと、
前記トレンチ内で前記浮遊ゲートに絶縁された状態で隣接する下部を有する導電性の消去ゲートを形成することと、
前記トレンチ内に配置され、前記浮遊ゲート間に絶縁された状態で配置され、前記第１領域上に絶縁された状態で配置され、前記消去ゲート下に絶縁された状態で配置される、導電性のカップリングゲートを形成することと、
それぞれ絶縁された状態で前記チャネル領域第２部分の１つの上に配置されることで、チャネル領域第２部分の当該１つの導電性が制御されるようにする、導電性の制御ゲート組を形成することと、を含む方法。
第１導電型と、表面を有する半導体材料の基板と、対向する側壁組を有し、前記基板の前記表面内へと設けられたトレンチと、前記トレンチ下の前記基板に形成された第１領域と、前記基板内に形成された第２領域組であって、チャネル領域組がそれぞれ前記基板内で前記第１領域と前記第２領域の１つとの間に設けられ、前記第１及び第２領域は第２導電型を有し、前記チャネル領域はそれぞれ、前記対向するトレンチ側壁の１つにほぼ沿って延在する第１部分と、前記基板表面にほぼ沿って延在する第２部分とを有する第２領域組と、少なくとも部分的に前記トレンチ内部で前記チャネル領域第１部分のうちの１つに絶縁された状態で隣接して配置されることで当該チャネル領域第１部分のうちの前記１つの導電性が制御されるようにし、更に前記第１領域上に絶縁された状態でそれぞれ配置される導電性の浮遊ゲート組と、前記トレンチ内で前記浮遊ゲートに絶縁された状態で隣接する下部を有する導電性の消去ゲートと、前記トレンチ内に配置され、前記浮遊ゲート間に絶縁された状態で配置され、前記第１領域上に絶縁された状態で配置され、前記消去ゲート下に絶縁された状態で配置される、導電性のカップリングゲートと、それぞれ絶縁された状態で前記チャネル領域第２部分の１つの上に配置されることで、チャネル領域第２部分の当該１つの導電性が制御されるようにする、導電性の制御ゲート組と、を有するメモリセル組の１つをプログラミングする方法であって、
正電圧を前記第２領域の１つにかけることと、
正電圧を前記制御ゲートの１つにかけることと、
正電圧を前記第１領域にかけることと、
正電圧を前記カップリングゲートにかけることと、
正電圧を前記消去ゲートにかけることと、を含み、
前記第１領域にかけられる前記正電圧は、前記カップリングゲートにかけられる前記正電圧とは異なる、方法。
第１導電型と、表面を有する半導体材料の基板と、対向する側壁組を有し、前記基板の前記表面内へと設けられたトレンチと、前記トレンチ下の前記基板に形成された第１領域と、前記基板内に形成された第２領域組であって、チャネル領域組がそれぞれ前記基板内で前記第１領域と前記第２領域の１つとの間に設けられ、前記第１及び第２領域は第２導電型を有し、前記チャネル領域はそれぞれ、前記対向するトレンチ側壁の１つにほぼ沿って延在する第１部分と、前記基板表面にほぼ沿って延在する第２部分とを有する第２領域組と、少なくとも部分的に前記トレンチ内部で前記チャネル領域第１部分のうちの１つに絶縁された状態で隣接して配置されることで当該チャネル領域第１部分のうちの前記１つの導電性が制御されるようにし、更に前記第１領域上に絶縁された状態でそれぞれ配置される導電性の浮遊ゲート組と、前記トレンチ内で前記浮遊ゲートに絶縁された状態で隣接する下部を有する導電性の消去ゲートと、前記トレンチ内に配置され、前記浮遊ゲート間に絶縁された状態で配置され、前記第１領域上に絶縁された状態で配置され、前記消去ゲート下に絶縁された状態で配置される、導電性のカップリングゲートと、それぞれ絶縁された状態で前記チャネル領域第２部分の１つの上に配置されることで、チャネル領域第２部分の当該１つの導電性が制御されるようにする、導電性の制御ゲート組と、を有するメモリセル組を消去する方法であって、
前記カップリングゲートに負電圧をかけることと、
前記消去ゲートに正電圧をかけることと、を含む方法。
本発明のその他の目的及び特徴は、本明細書、請求項、及び添付の図面を参照することで明らかになる。
絶縁領域を形成するための、本発明の方法の第１工程に使用される半導体基板の上面図である。 本発明の初期処理工程を示す、線ＩＢ−ＩＢに沿った構造の断面図である。 絶縁領域が画定された、図１Ｂの構造に対する処理の次の工程を示す上面図である。 構造に形成された絶縁トレンチを示す、図１Ｃの構造の線１Ｄ−１Ｄに沿った断面図である。 絶縁トレンチに、材料の絶縁ブロックが形成された、図１Ｄの構造の断面図である。 絶縁領域の最終的な構造を示す、図１Ｅの構造の断面図である。 図１Ｆの半導体構造の、線２Ａ−２Ａに沿った断面図であり、本発明の浮遊ゲートメモリセルの不揮発性メモリアレイ形成における半導体構造の処理の工程を順に示す。 図１Ｆの半導体構造の、線２Ａ−２Ａに沿った断面図であり、本発明の浮遊ゲートメモリセルの不揮発性メモリアレイ形成における半導体構造の処理の工程を順に示す。 図１Ｆの半導体構造の、線２Ａ−２Ａに沿った断面図であり、本発明の浮遊ゲートメモリセルの不揮発性メモリアレイ形成における半導体構造の処理の工程を順に示す。 図１Ｆの半導体構造の、線２Ａ−２Ａに沿った断面図であり、本発明の浮遊ゲートメモリセルの不揮発性メモリアレイ形成における半導体構造の処理の工程を順に示す。 図１Ｆの半導体構造の、線２Ａ−２Ａに沿った断面図であり、本発明の浮遊ゲートメモリセルの不揮発性メモリアレイ形成における半導体構造の処理の工程を順に示す。 図１Ｆの半導体構造の、線２Ａ−２Ａに沿った断面図であり、本発明の浮遊ゲートメモリセルの不揮発性メモリアレイ形成における半導体構造の処理の工程を順に示す。 図１Ｆの半導体構造の、線２Ａ−２Ａに沿った断面図であり、本発明の浮遊ゲートメモリセルの不揮発性メモリアレイ形成における半導体構造の処理の工程を順に示す。 図１Ｆの半導体構造の、線２Ａ−２Ａに沿った断面図であり、本発明の浮遊ゲートメモリセルの不揮発性メモリアレイ形成における半導体構造の処理の工程を順に示す。 図１Ｆの半導体構造の、線２Ａ−２Ａに沿った断面図であり、本発明の浮遊ゲートメモリセルの不揮発性メモリアレイ形成における半導体構造の処理の工程を順に示す。 図１Ｆの半導体構造の、線２Ａ−２Ａに沿った断面図であり、本発明の浮遊ゲートメモリセルの不揮発性メモリアレイ形成における半導体構造の処理の工程を順に示す。
ソース領域に電気的に接続されたポリブロックの代わりに、電気的に絶縁されたカップリングゲートを（浮遊ゲートに対する容量的カップリング用に）トレンチ内に設けることで、プログラミング電圧が、ソースブレークダウン電圧により制限されなくなることが知られている。より具体的には、ソース領域がトレンチ内のカップリングゲートから電気的に絶縁されているため、より低い電圧で動作可能となる（したがって、カップリングゲートがより高い電圧で動作可能となる）。更に、カップリングゲートとソースとの間の分離層の厚さを、浮遊ゲートとソースとの間の厚さよりも大きくすることで、より高い性能が得られることも知られている。
本発明の方法を、図１Ａ〜図１Ｆ、図２Ａ〜図２Ｊ（本発明のメモリセルアレイを製造する処理工程を示す）に示す。本方法は、好ましくは、Ｐ型であり、当業界では既知である半導体基板１０から開始される。以下に説明する層の厚さは、設計ルールや製造処理技術に依存するものである。ここでは、ディープサブミクロン技術処理について説明されるが、当業者には本発明が、いかなる特定の製造処理技術や、以下に説明されるいずれの処理パラメータの特定値にも限定されるものではないことが理解されよう。
分離領域形成
図１Ａ〜図１Ｆは、基板に分離領域を形成する公知のＳＴＩ法を示している。図１Ａは、半導体基板１０（又は半導体ウェル）の上面図を示しており、好ましくはＰ型であり、本技術分野では公知である。第１及び第２の材料層１２、１４は、基板の上に形成される（例えば、成長する又は蒸着される）。例えば、第１の層１２は、二酸化珪素（以下、「酸化物」）で、基板１０上に、約５０〜１５０Åの厚さとなるよう、酸化又は酸化蒸着（例えば、化学蒸着（ＣＶＤ））のような任意の公知の技術により形成される。窒素ドープ酸化物又は他の絶縁性誘電体も使用されてもよい。第２の層１４は、窒化珪素（以下、「窒化物」）で、酸化物層１２上に約１０００〜５０００Åの厚さとなるよう、好ましくはＣＶＤ又はＰＥＣＶＤにより形成される。図１Ｂは、結果得られる構造の断面を図示する。
第１及び第２の層１２／１４が形成されると、好適なフォトレジスト材料１６を窒化物層１４上に塗布し、マスキング工程を行い、図１Ｃに示すように、Ｙ又はカラム方向に延在する特定領域（ストライプ１８）からフォトレジスト材料を選択的に除去する。フォトレジスト材料１６を除去したところに、標準的なエッチング技術（つまり異方性窒化物及び酸化物／誘電体エッチング処理）を使って、露出された窒化物層１４と酸化物層１２とをストライプ１８内でエッチングし、構造内にトレンチ２０を形成する。隣接するストライプ１８間の距離Ｗは、使用する処理の最小リソグラフィック機構と同じぐらい小さくてもよい。その後、図１Ｄに示すように、トレンチ２０がシリコン基板１０に達するように（例えば、約５００Å〜数ミクロンの深さまで）、シリコンエッチング処理が行われる。フォトレジスト１６が除去されていないところに、窒化物層１４と酸化物層１２とが残存する。図１Ｄに示すその結果得られる構造により、分離領域２４と織り交ぜられた活性領域２２が画定される。
この構造を更に処理し、残存するフォトレジスト１６を除去する。その後、厚い酸化物層を蒸着することで、トレンチ２０内に二酸化珪素のような分離材料が形成され、その後、化学機械研磨（ＣＭＰ）エッチングが実行され（窒化物層１４をエッチングのストッパとして使用）、図１Ｅに示すように、トレンチ２０内の酸化物ブロック２６を除いて、酸化物層を除去する。その後、残存する窒化物層１４及び酸化物層１２は、窒化／酸化エッチング処理を使用して除去され、図１Ｆに示すように、分離領域２４に沿って延在するＳＴＩ酸化物ブロック２６が残される。
上述したＳＴＩ分離法は、分離領域２４を形成するための好ましい方法である。あるいは、トレンチ２０が基板内まで達しない公知のＬＯＣＯＳ分離法（例えば、リセスＬＯＣＯＳや、ポリ緩衝ＬＯＣＯＳなど）を使用し、ストライプ領域１８内の基板表面上に分離材料を形成してもよい。図１Ａ〜図１Ｆは、基板のメモリセルアレイ領域を図示し、そこでメモリセルのカラムは、分離領域２４によって離間される活性領域２２に形成されるであろう。なお、基板１０は、メモリセルアレイ領域に形成されたメモリセルを動作させるため使用される制御回路が形成された少なくとも１つの周辺領域（不図示）も有する。好ましくは、上述したものと同じＳＴＩ又はＬＯＣＯＳ処理中に、周辺領域内に分離ブロック２６も形成される。
メモリセル形成
図１Ｆに示す構造は、更に以下のとおりに処理される。図２Ａ〜図２Ｊは、図１Ｆに対して直交する方向から（図１Ｃ及び図１Ｆに示す線２Ａ−２Ａに沿って）見た、活性領域２２の構造の断面図を示す。本発明の処理における次の工程は両方の領域に同時に実行される。
絶縁層３０（好ましくは酸化物層又は窒素ドープ酸化物層）が最初に基板１０上に（例えば〜１０〜５０Åの厚さで）形成される。基板１０の活性領域部分は、メモリデバイスのセルアレイ部分を周辺領域に比べ良好に独立して制御するために、ドープ処理を施してもよい。そのようなドープ処理はしばしばＶtインプラント又はセルウェルインプラントと呼ばれ、当該技術では周知である。このインプラントの間、周辺領域は、構造全体に蒸着され基板のメモリセルアレイ領域だけから取り除かれるフォトレジスト層によって保護されている。次に、厚い窒化物等のハードマスク材料層３２を酸化物層３０（例えば厚さ〜３５００Å）の上に形成する。更に、酸化物等の絶縁層３４を窒化物層３２の上に形成する。図２Ａは結果得られる構造を示す。
フォトレジスト（マスキング）材料を酸化物層３４上に塗布し、次にマスキング工程を実行して、選択された平行なストライプ領域からフォトレジスト材料を取り除くことによって、酸化物層３４、窒化物層３２、酸化物層３０内に複数の平行な第２トレンチ３６を形成する。異方性酸化物−窒化物−酸化物エッチングを使用して帯状領域内の酸化物層３４、窒化物層３２、酸化物層３０の露出部分を除去することで、基板１０まで延び、基板１０を露出させる第２のトレンチ３６が残る。次に、シリコン異方性エッチングを用いて、第２トレンチ３６を各活性領域内２２において基板１０内へと下方に伸張する（例えば、約１３０Å〜数ミクロンのような、機構約１つ分の深さまでエッチングが行われる）。フォトレジストを取り除くのは、基板１０内にトレンチ３６が形成される前でも後でもよい。
酸化物エッチングにより、酸化物３４を除去する。次に、絶縁材料による任意の犠牲層３７を（好ましくは熱酸化処理又はＣＶＤ酸化処理により）、第２のトレンチ３６内で、第２のトレンチ３６の底壁や下方側壁を形成する、露出シリコンに沿って形成する。酸化物３７を形成することで、酸化物除去後の酸化工程により、損傷したシリコンを除去できる。次に、任意のインプラント工程により、ドーパントをトレンチ３６下の基板（浮遊ゲート電圧閾値調整用、貫通防止用に、浮遊ゲートの下に存在する基板の部分）にインプラントする。好ましくは、インプラントは傾斜しており、結果得られた構造を図２Ｂに示す。
酸化物エッチングを実行して、犠牲酸化物層３７を除去する。その後、酸化物層３８を（好ましくは熱酸化又はＣＶＤ酸化処理により）、第２のトレンチ３６内で、第２のトレンチ３６の底壁や下方側壁を形成する、露出シリコンに沿って形成する（厚さは例えば〜６０Å〜１５０Åとする）。その後、ポリシリコンの厚い層４０（以下、「ポリ」）を第２トレンチ３６に充填された構造上に形成する。ポリ層４０をイオンインプラントでドープ処理（例えばｎ＋）してもよく、Ｉｎ−ｓｉｔｕリン又はヒ素ドーピングポリ処理を行ってもよい。ポリ４０がイオンインプラントでドープ処理されている場合、インプラント焼成処理を実行してもよい。結果得られた構造を図２Ｃに示す。
ポリエッチング処理（例えば、エッチングストッパに窒化物層３２を使用したＣＭＰ処理）を使用して、第２トレンチ３６に残留するポリシリコン層４０のブロックを除いて、ポリ層４０を除去する。その後、制御性ポリエッチングを使用して、ポリブロックの高さを下げる。その結果、ポリブロック頂部が、基板１０の表面とほぼ同じ高さになる。その後、酸化物スペーサ４４が第２トレンチ３６の側壁に沿って形成される。スペーサの形成は、当該技術分野において既知であり、構造の輪郭上で材料の蒸着の後、異方性エッチング処理を伴い、材料は、構造の水平面から除去される一方で、材料は、（丸みを帯びた上面を有する）構造の垂直に配向した表面上に大部分はそのまま残存する。構造上に酸化物を蒸着し（例えば厚さ約３００〜１０００Å）、その後異方性酸化物エッチングを行うことで、トレンチの側壁に沿って、ポリブロックを部分的に覆うよう、スペーサ４４が形成される。その後、異方性ポリエッチングにより、ポリブロックの露出部分を除去し、スペーサ４４の一つの下にそれぞれ設けられた（そして自己整列した）ポリブロック４２の組が残る。
基板がＰ型、Ｎ型かによって、ヒ素、リン、ホウ素、アンチモンの少なくとも１つを含む（更に任意で焼成された）イオンインプラント処理が構造表面に行われ、第２トレンチ３６の底の基板部分内の第１（ソース）領域４６が形成され、その後インプラントが焼成される。ソース領域４６は、第２トレンチ３６に対し自己整列し、基板（例えばＰ型）の第１導電型と異なる第２導電型（例えばＮ型）を持つ。ソース領域４６が分離領域２４間に跨って延在するよう、イオンインプラントが深くなっているか、インプラント処理の前にＳＴＩ絶縁材料を第２トレンチ３６の分離領域から除去しておく。結果得られた構造を図２Ｄに示す。
次に、絶縁層４８が、第２トレンチ３６の側壁及び底部を含む構造上に形成される。絶縁層４８は、異なる材料の複数の副層により形成可能である。好ましい実施形態では、層４８は、酸化物、窒素物、酸化物副層を含むＯＮＯ（酸化物−窒素物−酸化物）層である。その後、厚い導電層（例えばポリ）が構造上に形成され、ポリエッチング（例えばポリＣＭＰエッチングとポリエッチバック）により、第２トレンチ３６の底部に存在するポリブロック５０を除いてポリ層が除去される。結果得られた構造を図２Ｅに示す。
絶縁材料（例えば酸化物）の厚い層が構造上に蒸着され、その後酸化物ＣＭＰエッチングが行われて、酸化物層（及び層４８の第２トレンチ３６外の部分）が除去される。その結果、図２Ｆに示すように、第２トレンチ３６の上部に酸化物５２が充填される。酸化物エッチバックにより、トレンチ上部の酸化物５２、層４８、スペーサ４４が除去され、図２Ｇに示すようにポリブロック４２の頂部が露出される。酸化物蒸着処理が実行され、酸化物エッチングが行われることで、第２トレンチ３６の側壁に沿って、酸化物スペーサ５４が形成される。酸化物形成により、ポリブロック４２の露出部分上に酸化物層５６が形成される。層５６は、高品質酸化物化学蒸着法（ＣＶＤ）処理により形成される。あるいは、酸化物層５６は高温酸化（ＨＴＯ）処理により形成可能である。この場合、図２Ｈに示すよう、層５６はポリブロック４２の露出部分にのみ形成される。
窒化物、酸化物エッチングを実行して、窒化物３２と酸化物３０を除去する。任意でリソグラフィ処理を実行して、トレンチ３６内に酸化物５６を残してもよい。あるいは、窒化物３２を、酸化物５６を形成する前に除去してもよい。Ｐ型イオンインプラント処理により、メモリセル用の制御（又はＷＬ）トランジスタを形成する。熱酸化を行って、基板１０の露出部分にゲート酸化物層５８を形成する（厚さ１５Ａ〜７０Ａ）。厚いポリ層が構造上に蒸着される（即ち、トレンチ３６内の酸化物層５８）。Ｉｎ−ｓｉｔｕリン又はヒ素ドーピングを実行してもよい。又はポリインプラント処理及び焼成処理を実行してもよい。ポリ平面化エッチングにより、ポリ層の頂部を平坦化する。フォトリソグラフィと、ポリエッチングを実行して、図２Ｉに示すように、トレンチ３６内のポリブロック６０とトレンチ３６外のゲート酸化物層５８上のポリブロック６２及び隣接する酸化物スペーサ５４を残して、ポリ層を部分的に除去する。
その後、酸化物エッチングを行って、酸化物層５８の露出部分を除去する。酸化物蒸着と異方性エッチングにより、ポリブロック６２外側に酸化物スペーサ６４を形成する。適切なイオンインプラント処理（及び焼成）により、基板内に第２（ドレイン）領域６６を形成する。ＢＰＳＧ又は酸化物のような絶縁材料６８を構造上全体に形成する。ドレイン領域６６全体でエッチングされる領域を決定するため、マスキング工程を行う。絶縁材料６８は、マスクされた領域で選択的にエッチングされて、下向きの、ドレイン領域６６まで達するコンタクト開口が形成される。コンタクト開口は、導電性金属（例えばタングステン）により充填され、ドレイン領域６６に電気的に接触した金属コンタクト７０を形成する。最終的な活性領域メモリセル構造を図２Ｊに示す。
図２Ｊに示すように、本発明の処理により、メモリセルが酸化物ブロック４８両側に配置された対称的なメモリセル組が形成される。各メモリセルについて、第１及び第２領域４６、６６がそれぞれソース及びドレイン領域となる（当業者であれば、ソース及びドレインを動作中に切り替えることが可能であることが理解されよう）。ポリブロック４２は浮遊ゲートを成し、ポリブロック５０はカップリングゲートを成し、ポリブロック６０は消去ゲートを成し、ポリブロック６２はワードライン（制御）ゲートを成す。各メモリセル用のチャネル領域７２は、ソース及びドレイン４６、６６間の基板の表面部分に画定される。各チャネル領域７２は、ほぼ直角に交わる２つの部分を有する。具体的には、第１（直角）部分７２ａが充填された第２トレンチ３６の垂直壁に沿って延在し、第２（水平）部分７２ｂが充填された第２トレンチ３６の側壁と、ドレイン領域６６との間に延在する。各メモリセル組は、充填された第２トレンチ３６下に配置された（更に浮遊ゲート４２及びカップリングゲート５０下の）共通のソース領域４６を共有する。同様に、各ドレイン領域６６が、異なる対称的なメモリセル組の隣接したメモリセルにより共有される。図２Ｊに示すメモリセルアレイでは、カップリングゲート５０が、活性及び分離領域２２、２４の両方に跨って延在する制御線として連続的に形成されている。
浮遊ゲート４２は、それぞれチャネル領域垂直部分７２ａに対し、絶縁された状態で対向して、第２トレンチ３６内且つ１つのソース領域４６上に配置される。各浮遊ゲート４２は、消去ゲート６０の切欠き８０に対向（且つ絶縁）した角縁４２ａを有する上部を有する。これにより、酸化物層５６から消去ゲート６０へのファウラーノルドハイムトンネリング用経路が設けられる。
メモリセル動作
メモリセルの動作について説明する。上記のようなメモリセルの動作及び動作原理は、浮遊ゲート、ゲート間トンネリング、メモリセルアレイが形成された不揮発性メモリセルの動作及び動作原理について、参照により本書に組み込まれる米国特許第５，５７２，０５４号にも説明されている。最終的な構造では、メモリセル組が共通のソース領域４６を共有している。制御（ワードライン）ゲート６２が、下のチャネル領域７２の水平部分７２ｂを制御するため、基板上に形成されている。浮遊ゲート４２は、チャネル領域７２の（トレンチ３６の側壁に沿った）垂直部分７２ａを制御するため、第２トレンチ３６内に設けられている。消去ゲート６０は、浮遊ゲート４２の縁４２ａ周りに延びる切欠き８０を有する。カップリングゲート５０はトレンチ３６内に設けられ、浮遊ゲート４２及びソース領域４６の両方から絶縁されている。好ましくは、カップリングゲート５０下の絶縁物（絶縁層３８及び４８を成す）は、浮遊ゲート４２下の絶縁物（絶縁層３８のみを成す）よりも厚い。
任意のある活性領域２２の、選択されたメモリセルを消去するため、その消去ゲート６０に正の高電圧がかけられる。浮遊ゲート４２上の電子は、ファウラーノルドハイムトンネリング機構により、浮遊ゲート４２の角縁４２ａから、酸化物層５６を介して、消去ゲート６０までトンネリングされる。これにより、浮遊ゲート４２が正に帯電される。角縁４２ａが鋭く、消去ゲート６０に形成された切欠き８０に対向することで高いトンネリング効果が得られる。消去ゲート６０が上部より狭く、角縁４２ａを包むよう第２トレンチ３６頂部迄延びることで、切欠き８０が形成される。各消去ゲート６０は浮遊ゲート４２組の両方に対向するため、各組の浮遊ゲート４２は同時に消去される。
選択されたメモリセルにプログラミングしようとする場合、そのドレイン領域６６に小電圧がかけられる。正電圧がその制御ゲート６２、カップリングゲート５０、ソース領域４６、消去ゲート６０にかけられる。浮遊ゲート４２は、ソース領域４６、カップリングゲート５０、消去ゲート６０に強く容量性カップリングされているため、浮遊ゲート４２は電圧電位に「なる」。ドレイン領域６６で生成された電子は、当該領域から、チャネル領域７２の深い空乏層の水平部分７２ｂを介してソース領域４６に流れる。電子がチャネル領域７２の垂直部分７２ａに達すると、浮遊ゲート４２は高電位となる（浮遊ゲート４２が正に帯電したソース領域４６、カップリングゲート５０、及び消去ゲート６０に強く電圧結合されるため）。電子は加速、加熱されて、大部分が絶縁層３８内に注入されて浮遊ゲート４２上に至る。これにより浮遊ゲート４２が負帯電される。Ｖｃｃ又は接地電位が、選択されたメモリセルを含まないメモリセル行、列用のソース／ドレイン領域４６、６６、カップリングゲート５０、制御ゲート６２にかかる。したがって、選択された行及び列のメモリセルにのみプログラミングが行われる。
浮遊ゲート４２に電子が注入され続けるのは、浮遊ゲート４２上の電荷の減少により、高温電子を生成するための垂直チャネル領域部分７２ａに沿った高表面電位を維持できなくなるまでである。その時点で、浮遊ゲート４２内の電子又は負電荷は、ドレイン領域６６から浮遊ゲート４２上へ流れる電子を減少させる。
最後に、選択されたメモリセルに読み込みを行うため、そのソース領域４６に接地電位がかけられ、そのドレイン領域６６にリード電圧がかけられ、その制御ゲート６２にＶｃｃ電圧がかけられる。浮遊ゲート４２が正帯電されていると（即ち浮遊ゲートから電子が排出されていると）、垂直チャネル領域部分７２ａ（浮遊ゲート４２に隣接）が活性化される（即ち、導電する）。制御ゲート６２がリード電位まで引き上げられると、水平チャネル領域部分７２ｂ（制御ゲート６２に隣接）も活性化される。これにより、チャネル領域７２全体が活性化し、電子がソース領域４６からドレイン領域６６に流れる。このように検知された電流を「１」状態とする。
一方、浮遊ゲート４２が負帯電の場合、垂直チャネル領域部分７２ａは弱く活性化されるか、完全に遮断される。制御ゲート６２及びドレイン領域６６がリード電位に引き上げられても、垂直チャネル領域部分７２ａにはせいぜい小さな電流しか流れないか、まったく電流が流れなくなる。この場合、電流は「１」状態と比較して非常に小さいか、まったく流れない。このようにして、メモリセルが「０」状態でプログラミングされることが検出される。選択されていない列や行ではソース／ドレイン領域４６、６６及び制御ゲート６２に接地電位がかけられるため、選択されたメモリセルのみ読み込まれる。
図２Ｊのメモリセルの利点の１つとして、トレンチ３６内のカップリングゲート５０が高電圧で動作可能（プログラミング、読み込み中に浮遊ゲート４２への容量性カップリングのため）でありながらソースが低い（又は異なる）電圧で動作可能であることが挙げられる。ワードライン６２、ビットライン６６、カップリングゲート５０、消去ゲート６０、ソースライン４６について、消去、読み込み、プログラミング用の電圧の例を以下の表１に示す。
Figure 0006239093
本実施形態では、プログラミング中、ソース４６は４．５Ｖ下におきながら、カップリングゲート５０を１０Ｖ（即ちカップリングゲート５０により浮遊ゲート４２へより高電圧の容量性カップリングを行う）においてもよい。同様に、読み込み中、ソース４６を０Ｖ下としながら、カップリングゲート５０をＶｃｃ下においてもよい。
別実施形態では、消去時にカップリングゲート５０に負電圧をかけてもよい。これにより、以下の表２に示すように、消去ゲートの高電圧を（１２ボルトから）９ボルトへと下げることができる。
Figure 0006239093
上述のメモリセルを形成する方法の更なる利点として、制御ゲート６２及び消去ゲート６０が同じポリ層及びポリ層形成工程により形成されることで、より高い制御と製造効率が得られることが挙げられる。しかし、制御、消去ゲートを別々に形成するため、別々のポリ蒸着工程を実行してもよい。例えば、図２Ｈの構造から、ポリブロック６０でトレンチ３６上が充填されるよう、ポリ蒸着及びＣＭＰエッチバックを実行可能である。ポリブロック６０上に保護酸化物層を形成してもよい。更に、上述したような窒化物３２及び酸化物３０の除去、イオンインプラント、ゲート酸化物５８形成が行われる。厚いポリ層が構造上に形成され、その後スペーサとしてのポリブロック６２を形成するべくポリエッチングが行われる。そして、構造は上述のように処理されて、メモリセルが完成する。
メモリセルアレイは、本分野では公知である従来のローアドレス複合回路、カラムアドレス複合回路、センスアンプ回路、出力バッファ回路、入力バッファ回路を含む周辺回路を有する。
本発明は、より小型で、プログラミング、読み込み、消去をより効率的に行えるメモリセルアレイを提供する。メモリセルの小型化を大幅に進めることが可能なのは、ソース領域４６が基板１０に埋め込まれ、第２トレンチ３６に対し自己整列しているため、リソグラフィ生成、コンタクト合わせ、コンタクト精度による制限により空間が使用されないためである。各浮遊ゲート４２は、基板の第２トレンチ３６に設けられ、プログラミング動作中に電子のトンネリングが行われ、読み込み動作中には垂直チャネル領域部分７２ａの活性化が行われるための下部を有する。更に、各浮遊ゲート４２は、消去ゲート６０の切欠き部分８０に対向した角縁４２ａまでの上部を有することで、消去動作中、そこへのファウラーノルドハイムトンネリングが生じる。角縁４２ａを囲う、消去ゲート６０の切欠き８０により、高い消去効率が得られる。
更に本発明では、ソース領域４６及びドレイン領域６０が垂直及び水平に分離しているため、セルのサイズとは無関係に、信頼性パラメータをより容易に最適化できる。更に、制御ゲート６２は消去ゲート６０とは別に設けられているため、単に低電圧装置であってもよい。このため、高電圧駆動回路を制御ゲート６２に連結する必要がなく、制御ゲート６２を浮遊ゲート４２からより離間でき、両者間の容量性カップリングを低下できる。更に、制御ゲート６２が高電圧動作しないため、基板１０から制御ゲート６２を絶縁する酸化物層５８は薄くてもよい。メモリセルは、２つのポリ蒸着工程のみで形成可能である。第１の工程で、浮遊ゲートを形成し、第２の工程で制御及び消去ゲートを形成するのである。最後に、独立したカップリングゲート５０を、ソース領域４６から浮遊ゲート４２を絶縁している絶縁物より厚い絶縁物によりソース領域４６から絶縁された状態で、トレンチ内に設けることで、より高い性能を得られ、ソース、消去ゲート、制御ゲートに対しより低いカップリング電圧を使用可能となる。
本発明は、図示された上記実施例に限定されるものではなく、請求の範囲にあるあらゆる変形例も包含することが理解されよう。例えば、トレンチ２０、３６は基板へと延在するいかなる形状であってもよく、側壁は垂直であってもなくてもよく、図示されたような矩形でなくてもよい。上記方法では、メモリセルを形成するために使用される導電性材料として適切にドープ処理されたポリシリコンを使用したが、本開示及び特許請求の範囲において、不揮発性メモリセルの要素を形成するために使用可能な「ポリシリコン」があらゆる適切な導電性材料を示すことは、当業者であれば自明である。更に、任意の適切な絶縁体は、二酸化珪素又はシリコン窒化物の所定の位置で使用されてもよい。更に、二酸化珪素（又はあらゆる絶縁体）やポリシリコン（又はあらゆる導電体）とは異なるエッチング特性を有するあらゆる適切な材料を使用することができる。更に、請求項を見てわかるように、全ての方法の工程が、例示又は請求した正確な順序で実施される必要はなく、むしろ任意の順序で本発明のメモリセルの適切な成形が可能である。また、上記の発明は、一様にドープ処理されているように示されている基板に形成されていたが、メモリセル要素が基板のその他の部分とは異なる導電型を有するようにドープ処理された領域である基板のウェル領域に形成可能であることは公知であり本発明においても考慮されている。絶縁材料又は導電材料の単一の層が、そのような材料の複数の層として形成されてもよく、逆も又同様である。浮遊ゲート４２の頂面は、基板表面の上方に延在可能であり、あるいは下方に埋没可能である。最後に、浮遊ゲート縁４２ａを取り囲む切欠き８０が好ましいが、これらは必須要素ではなく、消去ゲート６０は切欠き８０を設けずとも実施可能である（例えば、消去ゲート６０の下部は、浮遊ゲート４２に単に横方向に隣接しているか垂直方向に隣接し（浮遊ゲート４２から絶縁され）ている）。
本明細書における本発明に対する言及は、いかなる請求項も又は請求項の用語も限定することを意図するものではなく、代わりに請求項の１つ以上によって包含されることがある１つ以上の特徴に言及することを意図するにすぎない。上述の材料、プロセス、及び数値例は、単なる例示であり、請求項を限定するものと見なされるべきではない。本明細書で使用されるとおり、用語「〜の上に（over）」及び「〜の上に（on）」の両方は、「直接的に〜の上に」（中間の材料、要素、又は間隙が間に配設されていない）及び「間接的に〜の上に」（中間の材料、要素、又は間隙が間に配設されている）を包括的に含むことに留意されるべきである。同様に、用語「隣接する」は、「直接的に隣接する」（中間の材料、要素、又は間隙が間に配設されていない）及び「間接的に隣接する」（中間の材料、要素、又は間隙が間に配設されている）を含む。例えば、「基板の上に」要素を形成することは、中間の材料／要素が介在せずに直接的に基板の上にその要素を形成することも、１つ以上の中間の材料／要素が介在して間接的に基板の上にその要素を形成することも含む可能性がある。

Claims (20)

  1. 一対のメモリセルであって、
    第１導電型と、表面を有する半導体材料の基板と、
    対向する一対の側壁を有し、前記基板の前記表面内へと設けられたトレンチと、
    前記トレンチ下の前記基板に形成された第１領域と、
    前記基板内に形成された一対の第２領域であって、一対のチャネル領域がそれぞれ前記基板内で前記第１領域と前記一対の第２領域の１つとの間に設けられ、前記第１領域及び前記一対の第２領域は第２導電型を有し、前記一対のチャネル領域はそれぞれ、前記トレンチの対向する前記一対の側壁の１つにほぼ沿って延在する第１部分と、前記基板表面にほぼ沿って延在する第２部分とを有する一対の第２領域と、
    少なくとも部分的に前記トレンチ内部で前記一対のチャネル領域の前記第１部分のうちの１つに絶縁された状態で隣接して配置されることで当該一対のチャネル領域の前記第１部分のうちの前記１つの導電性が制御されるようにし、更に前記第１領域上に絶縁された状態でそれぞれ配置される導電性の一対の浮遊ゲートと、
    前記トレンチ内で前記一対の浮遊ゲートに絶縁された状態で隣接する下部を有する導電性の消去ゲートと、
    前記トレンチ内に配置され、前記一対の浮遊ゲート間に絶縁された状態で配置され、前記第１領域上に絶縁された状態で配置され、前記消去ゲートの前記下部の完全に下に絶縁された状態で配置される、導電性のカップリングゲートと、
    それぞれ絶縁された状態で前記一対のチャネル領域の前記第２部分の１つの上に配置されることで、前記一対のチャネル領域の前記第２部分の当該１つの導電性が制御されるようにする、導電性の一対の制御ゲートと、を有し、前記カップリングゲートが、前記一対の浮遊ゲートを前記第１の領域から絶縁する絶縁材料よりも厚い絶縁材料により、前記第１領域から絶縁されていることを特徴とする一対のメモリセル。
  2. 請求項１に記載の一対のメモリセルであり、
    前記カップリングゲートは、第１総厚さの絶縁材料により前記第１領域から絶縁されており、
    前記一対の浮遊ゲートは、第２総厚さの絶縁材料により前記第１領域から絶縁されており、
    前記第１総厚さは前記第２総厚さよりも大きいことを特徴とする、請求項１に記載の一対のメモリセル。
  3. 前記一対の制御ゲート及び前記一対の浮遊ゲートが、垂直方向に重なっていないことを特徴とする、請求項１に記載の一対のメモリセル。
  4. 前記消去ゲートは、前記一対の浮遊ゲートに対し隣接して配置され、ファウラーノルドハイムトンネリングが可能となる厚さを有する絶縁材料により絶縁されていることを特徴とする、請求項１に記載の一対のメモリセル。
  5. 前記消去ゲートは一対の切欠きを有し、前記一対の浮遊ゲートはそれぞれ、前記一対の切欠きの１つに対して直接対向し、絶縁されている縁を有することを特徴とする、請求項１に記載の一対のメモリセル。
  6. 前記消去ゲートは、第１幅を持つ上部を有し、前記消去ゲートの下部は、前記第１幅よりも小さい第２幅を持つことを特徴とする、請求項５に記載の一対のメモリセル。
  7. 前記一対の切欠きは、前記消去ゲートの前記上部及び下部が交わる箇所に設けられることを特徴とする、請求項６に記載の一対のメモリセル。
  8. 一対のメモリセルを形成する方法であって、
    第１導電型を有する半導体の基板の表面内へと、対向する一対の側壁を有するトレンチを形成することと、
    第１領域を前記トレンチ下の前記基板に形成することと、
    一対の第２領域であって、一対のチャネル領域がそれぞれ前記基板内で前記第１領域と前記一対の第２領域の１つとの間に設けられ、前記第１領域及び一対の第２領域は第２導電型を有し、前記一対のチャネル領域はそれぞれ、前記トレンチの対向する前記一対の側壁の１つにほぼ沿って延在する第１部分と、前記基板表面にほぼ沿って延在する第２部分とを有するような一対の第２領域を前記基板内に形成することと、
    少なくとも部分的に前記トレンチ内部で前記一対のチャネル領域の前記第１部分のうちの１つに絶縁された状態で隣接して配置されることで当該一対のチャネル領域の前記第１部分のうちの前記１つの導電性が制御されるようにし、更に前記第１領域上に絶縁された状態でそれぞれ配置される導電性の一対の浮遊ゲートを形成することと、
    前記トレンチ内で前記一対の浮遊ゲートに絶縁された状態で隣接する下部を有する導電性の消去ゲートを形成することと、
    前記トレンチ内に配置され、前記一対の浮遊ゲート間に絶縁された状態で配置され、前記第１領域上に絶縁された状態で配置され、前記消去ゲートの前記下部の完全に下に絶縁された状態で配置される、導電性のカップリングゲートを形成することと、
    それぞれ絶縁された状態で前記一対のチャネル領域の第２部分の１つの上に配置されることで、前記一対のチャネル領域の第２部分の当該１つの導電性が制御されるようにする、導電性の一対の制御ゲートを形成することと、を含み、前記カップリングゲートが、前記一対の浮遊ゲートを前記第１の領域から絶縁する絶縁材料より物よりも厚い絶縁材料により、前記第１領域から絶縁されていることを特徴とする方法。
  9. 請求項８に記載の方法であり、
    前記カップリングゲートは、第１総厚さの絶縁材料により前記第１領域から絶縁されており、
    前記一対の浮遊ゲートは、第２総厚さの絶縁材料により前記第１領域から絶縁されており、
    前記第１総厚さは前記第２総厚さよりも大きいことを特徴とする、請求項８に記載の方法。
  10. 前記一対の制御ゲート及び前記一対の浮遊ゲートが、垂直方向に重なっていないことを特徴とする、請求項８に記載の方法。
  11. 前記消去ゲートは一対の切欠きを有し、前記一対の浮遊ゲートはそれぞれ、前記一対の切欠きの１つに対して直接対向し、絶縁されている縁を有することを特徴とする、請求項８に記載の方法。
  12. 前記消去ゲートを形成することは、
    前記消去ゲートの第１幅を持つ上部を形成することと、
    前記消去ゲートの前記第１幅よりも小さい第２幅をもつ下部を形成することと、を含む請求項１１に記載の方法。
  13. 前記一対の切欠きは、前記消去ゲートの前記上部及び下部が交わる箇所に設けられることを特徴とする、請求項１２に記載の方法。
  14. 請求項８に記載の方法であり、
    前記トレンチの前記対向する側壁に、酸化物犠牲層を生成することと、
    前記酸化物犠牲層を除去することと、を更に含む請求項８に記載の方法。
  15. 前記一対の浮遊ゲートを形成することは、
    導電性材料を前記トレンチ内に形成することと、
    対向する一対の絶縁材料スペーサを、前記導電性材料の一部が前記対向する一対の絶縁材料スペーサの間から露出するように、前記導電性材料上に設けることと、
    前記導電性材料の前記露出部分を除去することと、を含む請求項８に記載の方法。
  16. 前記導電性材料の前記露出部分を除去することは、異方性エッチングすることを含む、
    請求項１５に記載の方法。
  17. 前記消去ゲート及び一対の制御ゲートを形成することは、
    前記対向するスペーサ間に設けられた第１部分と、前記対向するスペーサを挟んで前記基板表面上に設けられる第２及び第３部分とを有する導電性材料層を形成することを含む、請求項１５に記載の方法。
  18. 第１導電型と、表面を有する半導体材料の基板と、対向する一対の側壁を有し、前記基板の前記表面内へと設けられたトレンチと、前記トレンチ下の前記基板に形成された第１領域と、前記基板内に形成された一対の第２領域であって、一対のチャネル領域がそれぞれ前記基板内で前記第１領域と前記一対の第２領域の１つとの間に設けられ、前記第１領域及び一対の第２領域は第２導電型を有し、前記一対のチャネル領域はそれぞれ、前記トレンチの対向する前記一対の側壁の１つにほぼ沿って延在する第１部分と、前記基板表面にほぼ沿って延在する第２部分とを有する一対の第２領域と、少なくとも部分的に前記トレンチ内部で前記一対のチャネル領域の前記第１部分のうちの１つに絶縁された状態で隣接して配置されることで当該一対のチャネル領域の前記第１部分のうちの前記１つの導電性が制御されるようにし、更に前記第１領域上に絶縁された状態でそれぞれ配置される導電性の一対の浮遊ゲートと、前記トレンチ内で前記一対の浮遊ゲートに絶縁された状態で隣接する下部を有する導電性の消去ゲートと、前記トレンチ内に配置され、前記一対の浮遊ゲート間に絶縁された状態で配置され、前記第１領域上に絶縁された状態で配置され、前記消去ゲートの前記下部の完全に下に絶縁された状態で配置される、導電性のカップリングゲートと、それぞれ絶縁された状態で前記一対のチャネル領域の前記第２部分の１つの上に配置されることで、前記一対のチャネル領域の前記第２部分の当該１つの導電性が制御されるようにする、導電性の一対の制御ゲートと、を有し、前記カップリングゲートが、前記一対の浮遊ゲートを前記第１の領域から絶縁する絶縁材料よりも厚い絶縁材料により、前記第１領域から絶縁されていることを特徴とする一対のメモリセルの１つをプログラミングする方法であって、
    正電圧を前記一対の第２領域の１つにかけることと、
    正電圧を前記一対の制御ゲートの１つにかけることと、
    正電圧を前記第１領域にかけることと、
    正電圧を前記カップリングゲートにかけることと、
    正電圧を前記消去ゲートにかけることと、を含み、
    前記第１領域にかけられる前記正電圧は、前記カップリングゲートにかけられる前記正電圧とは異なる、方法。
  19. 前記カップリングゲートにかけられる前記正電圧は、前記第１領域にかけられる前記正電圧よりも大きいことを特徴とする、請求項１８記載の方法。
  20. 第１導電型と、表面を有する半導体材料の基板と、対向する一対の側壁を有し、前記基板の前記表面内へと設けられたトレンチと、前記トレンチ下の前記基板に形成された第１領域と、前記基板内に形成された一対の第２領域であって、一対のチャネル領域がそれぞれ前記基板内で前記第１領域と前記一対の第２領域の１つとの間に設けられ、前記第１及び第２領域は第２導電型を有し、前記一対のチャネル領域はそれぞれ、前記トレンチの対向する前記一対の側壁の１つにほぼ沿って延在する第１部分と、前記基板表面にほぼ沿って延在する第２部分とを有する一対の第２領域と、少なくとも部分的に前記トレンチ内部で前記一対のチャネル領域の前記第１部分のうちの１つに絶縁された状態で隣接して配置されることで当該一対のチャネル領域の前記第１部分のうちの前記１つの導電性が制御されるようにし、更に前記第１領域上に絶縁された状態でそれぞれ配置される導電性の一対の浮遊ゲートと、前記トレンチ内で前記一対の浮遊ゲートに絶縁された状態で隣接する下部を有する導電性の消去ゲートと、前記トレンチ内に配置され、前記一対の浮遊ゲート間に絶縁された状態で配置され、前記第１領域上に絶縁された状態で配置され、前記消去ゲートの前記下部の完全に下に絶縁された状態で配置される、導電性のカップリングゲートと、それぞれ絶縁された状態で前記一対のチャネル領域の前記第２部分の１つの上に配置されることで、前記一対のチャネル領域の前記第２部分の当該１つの導電性が制御されるようにする、導電性の一対の制御ゲートと、を有し、前記カップリングゲートが、前記一対の浮遊ゲートを前記第１の領域から絶縁する絶縁材料よりも厚い絶縁材料により、前記第１領域から絶縁されていることを特徴とする一対のメモリセルを消去する方法であって、
    前記カップリングゲートに負電圧をかけることと、
    前記消去ゲートに正電圧をかけることと、を含む方法。
JP2016509058A 2013-04-16 2014-04-16 自己整列浮遊及び消去ゲートを有する不揮発性メモリセル及びその製造方法 Active JP6239093B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201361812685P 2013-04-16 2013-04-16
US61/812,685 2013-04-16
US14/252,929 US9293204B2 (en) 2013-04-16 2014-04-15 Non-volatile memory cell with self aligned floating and erase gates, and method of making same
US14/252,929 2014-04-15
PCT/US2014/034318 WO2014172433A1 (en) 2013-04-16 2014-04-16 Non-volatile memory cell with self aligned floating and erase gates, and method of making same

Publications (2)

Publication Number Publication Date
JP2016515771A JP2016515771A (ja) 2016-05-30
JP6239093B2 true JP6239093B2 (ja) 2017-11-29

Family

ID=51686703

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016509058A Active JP6239093B2 (ja) 2013-04-16 2014-04-16 自己整列浮遊及び消去ゲートを有する不揮発性メモリセル及びその製造方法

Country Status (7)

Country Link
US (1) US9293204B2 (ja)
EP (1) EP2987183B1 (ja)
JP (1) JP6239093B2 (ja)
KR (1) KR101731202B1 (ja)
CN (1) CN105122455B (ja)
TW (1) TWI527161B (ja)
WO (1) WO2014172433A1 (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9922715B2 (en) * 2014-10-03 2018-03-20 Silicon Storage Technology, Inc. Non-volatile split gate memory device and a method of operating same
EP3248219B1 (en) * 2015-01-22 2019-08-07 Silicon Storage Technology Inc. Method of forming high density split-gate memory cell
US9728545B2 (en) 2015-04-16 2017-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method for preventing floating gate variation
US9761680B2 (en) * 2015-10-26 2017-09-12 United Microelectronics Corp. Semiconductor device with embedded non-volatile memory and method of fabricating semiconductor device
US9711516B2 (en) * 2015-10-30 2017-07-18 Taiwan Semiconductor Manufacturing Company Ltd. Non-volatile memory having a gate-layered triple well structure
EP3459114B1 (en) * 2016-05-17 2022-01-26 Silicon Storage Technology, Inc. Array of three-gate flash memory cells with individual memory cell read, program and erase
TWI741204B (zh) * 2017-09-15 2021-10-01 美商綠芯智慧財產有限責任公司 電可抹除可程式化記憶體單元、電可程式化及可抹除非揮發性記憶體單元及操作記憶體單元之方法
TWI742299B (zh) * 2017-09-15 2021-10-11 美商綠芯智慧財產有限責任公司 電可抹除可程式化非揮發性記憶體單元及操作記憶體單元之方法
US10658479B2 (en) 2017-11-15 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Flash memory cell structure with step-shaped floating gate
CN110021602B (zh) * 2018-01-05 2023-04-07 硅存储技术公司 在专用沟槽中具有浮栅的非易失性存储器单元
CN110010606B (zh) * 2018-01-05 2023-04-07 硅存储技术公司 衬底沟槽中具有浮栅的双位非易失性存储器单元
US10868027B2 (en) 2018-07-13 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for preventing silicide contamination during the manufacture of micro-processors with embedded flash memory
TWI737374B (zh) * 2020-07-01 2021-08-21 力晶積成電子製造股份有限公司 非揮發性記憶體結構
CN114335186A (zh) * 2020-09-30 2022-04-12 硅存储技术股份有限公司 具有设置在字线栅上方的擦除栅的分裂栅非易失性存储器单元及其制备方法
KR20230026602A (ko) * 2021-08-17 2023-02-27 삼성전자주식회사 반도체 메모리 장치
KR20230026608A (ko) * 2021-08-17 2023-02-27 삼성전자주식회사 반도체 메모리 장치
WO2024163915A2 (en) * 2023-02-03 2024-08-08 Greenliant Ip Llc Nor memory cell with floating gate
CN117596878B (zh) * 2024-01-15 2024-04-09 上海朔集半导体科技有限公司 一种u型的浮栅型分栅嵌入式非挥发存储器及其制造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5572054A (en) 1990-01-22 1996-11-05 Silicon Storage Technology, Inc. Method of operating a single transistor non-volatile electrically alterable semiconductor memory device
ATE217448T1 (de) * 1990-01-22 2002-05-15 Silicon Storage Tech Inc Nichtflüchtige elektrisch veränderbare eintransistor-halbleiterspeicheranordnung mit rekristallisiertem schwebendem gate
JPH0567791A (ja) * 1991-06-20 1993-03-19 Mitsubishi Electric Corp 電気的に書込および消去可能な半導体記憶装置およびその製造方法
US5467305A (en) * 1992-03-12 1995-11-14 International Business Machines Corporation Three-dimensional direct-write EEPROM arrays and fabrication methods
US5780341A (en) 1996-12-06 1998-07-14 Halo Lsi Design & Device Technology, Inc. Low voltage EEPROM/NVRAM transistors and making method
US6891220B2 (en) 2002-04-05 2005-05-10 Silicon Storage Technology, Inc. Method of programming electrons onto a floating gate of a non-volatile memory cell
US6906379B2 (en) * 2003-08-28 2005-06-14 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with buried floating gate
TW200601461A (en) * 2004-03-09 2006-01-01 Silicon Storage Tech Inc Buried bit line non-volatile floating gate memory cell with independent controllable control gate in a trench, and array thereof, and method of formation
JP2006253685A (ja) * 2005-03-07 2006-09-21 Samsung Electronics Co Ltd スプリットゲート不揮発性メモリ装置及びそれの形成方法
US7592224B2 (en) * 2006-03-30 2009-09-22 Freescale Semiconductor, Inc Method of fabricating a storage device including decontinuous storage elements within and between trenches
US7598561B2 (en) * 2006-05-05 2009-10-06 Silicon Storage Technolgy, Inc. NOR flash memory
US20090098721A1 (en) * 2007-10-16 2009-04-16 Michael-Y Liu Method of fabricating a flash memory
US8008702B2 (en) * 2008-02-20 2011-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-transistor non-volatile memory element
US8148768B2 (en) * 2008-11-26 2012-04-03 Silicon Storage Technology, Inc. Non-volatile memory cell with self aligned floating and erase gates, and method of making same
US7851846B2 (en) 2008-12-03 2010-12-14 Silicon Storage Technology, Inc. Non-volatile memory cell with buried select gate, and method of making same
US20150179749A1 (en) * 2013-12-19 2015-06-25 Silicon Storage Technology, Inc Non-volatile Memory Cell With Self Aligned Floating And Erase Gates, And Method Of Making Same

Also Published As

Publication number Publication date
WO2014172433A1 (en) 2014-10-23
TWI527161B (zh) 2016-03-21
EP2987183B1 (en) 2019-09-11
CN105122455A (zh) 2015-12-02
EP2987183A1 (en) 2016-02-24
KR101731202B1 (ko) 2017-04-27
TW201503292A (zh) 2015-01-16
CN105122455B (zh) 2018-04-17
US20140307511A1 (en) 2014-10-16
US9293204B2 (en) 2016-03-22
KR20150141990A (ko) 2015-12-21
JP2016515771A (ja) 2016-05-30

Similar Documents

Publication Publication Date Title
JP6239093B2 (ja) 自己整列浮遊及び消去ゲートを有する不揮発性メモリセル及びその製造方法
JP6291584B2 (ja) 自己整列浮遊及び消去ゲートを有する不揮発性メモリセル及びその製造方法
US8148768B2 (en) Non-volatile memory cell with self aligned floating and erase gates, and method of making same
US7851846B2 (en) Non-volatile memory cell with buried select gate, and method of making same
JP5035775B2 (ja) ソース側消去を伴うフローティングゲートメモリセルの半導体メモリアレイを形成する自己整合法及びこれによって形成されるメモリアレイ
US6873006B2 (en) Semiconductor memory array of floating gate memory cells with burried floating gate and pointed channel region
TWI600144B (zh) 使用增強橫向控制閘至浮閘耦合之改良尺度之分離閘快閃記憶體單元
JP6503077B2 (ja) 高密度スプリットゲート型メモリセル
US10090399B2 (en) Semiconductor device and a manufacturing method thereof
US8546217B2 (en) Flash memory and method for forming the same
US20070205459A1 (en) Nonvolatile memory devices and methods of forming the same
KR102031703B1 (ko) Nor형 플래시 메모리 및 그 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151014

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160920

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161215

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170410

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170706

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170925

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170926

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171010

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171031

R150 Certificate of patent or registration of utility model

Ref document number: 6239093

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250