TWI527161B - 具有自我對準浮動與抹除閘極之非依電性記憶體胞元及其製作方法 - Google Patents

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Description

具有自我對準浮動與抹除閘極之非依電性記憶體胞元及其製作方法
本發明請求2013年4月16日申請之美國臨時申請案第61/812,685號的利益，且其整個藉參考方式併入本文。
本發明係有關於一種形成浮動閘極記憶體胞元之半導體記憶體陣列的自我對準方法。本發明亦有關於上述類型之浮動閘極記憶體胞元之半導體記憶體陣列。
非依電性記憶體胞元係使用一浮動閘極以儲存在其上的電荷，且形成於半導體基體中的此種非依電性記憶體胞元之記憶體陣列在業界係為熟知。典型地，此種浮動閘極記憶體胞元係為分裂閘極型或堆疊閘極型。
面對半導體浮動閘極記憶體胞元陣列之可製造性的問題之一，為諸如源極、汲極、控制閘極、及浮動閘極等各種組件的對準。當半導體處理之整合的設計規則縮減，而使最小微影術形貌體縮小時，精確對準的需求變為更加重要。各部件的對準亦決定了半導體產品的產量。
自我對準技術在業界係為熟知。自我對準係指處理涉及一或多個材料之一或多個步驟，使得在該步驟處理 中形貌體相對於彼此自動對準的作為。因此，本發明使用自我對準技術來達到浮動閘極記憶體胞元類型之半導體記憶體陣列的製造。
在不犧牲性能(亦即規劃、抹除及讀取效能及可靠性)的情況下，對於縮小記憶體胞元陣列之尺寸以使在單一晶圓上的記憶體數目最大化有一不變需求。已知以成對方式形成記憶體胞元，而各對共享單一源極區域且鄰近胞元對共享一共同汲極區域，能縮減記憶體胞元陣列的尺寸。形成溝槽進入基體且將一或多個記憶體胞元元件設置在該溝槽內，以增加適配入一給定單位表面積中之記憶體胞元的數目(見例如美國專利第5,780,341號及第6,891,220號)，亦為已知。然而，此種記憶體胞元使用控制閘極來控制通道區域(在一低電壓下操作)且抹除浮動閘極(在一高電壓下操作)。此代表控制閘極同時為一低電壓及高電壓元件，使其難以用高電壓操作所需足夠絕緣來環繞控制閘極而又不會對於低電壓操作過於電氣絕緣。此外，用於抹除操作所需之控制閘極至浮動閘極的接近度可能造成控制閘極與浮動閘極間不想要程度的電容耦合。
美國專利第8,148,768號揭露一種記憶體裝置及其製作方法，其中有一溝槽形成到半導體材料之基體10內。源極區域46形成於溝槽下，且位在源極與汲極區域間之通道區域72包括實質上沿著溝槽之側壁延伸的一第一部分72a，及實質上沿著溝槽之表面延伸的一第二部分72b。浮動閘極42置設於溝槽中，且與通道區域的第一部分72a絕 緣，用以控制其傳導性。控制閘極62置設於通道區域第二部分72b上方且與其絕緣，用以控制其傳導性。抹除閘極58至少部分置設在浮動閘極42上方。抹除閘極58包括一凹口80，且浮動閘極包括直接面對凹口80且與其絕緣的一邊緣42a。多晶矽區塊50形成在溝槽的底部處，且與源極區域46電氣接觸，以提供與源極區域46相同的電壓給多晶矽區塊50。多晶矽區塊50各沿著浮動閘極42延伸且與其絕緣，用於加強其間的電壓耦合，此電壓耦合對於規劃及抹除記憶體胞元來說係為重要的。
在上述胞元之尺寸變得越來越小時，一些問題便浮現。第一，有限制規劃干擾窗的一低源極接面崩潰。第二，源極電壓必須高到足夠避免規劃干擾，其表示規劃窗被限制。
因此，本發明之一目的係要建立解決這些問題的一種記憶體胞元組態及製造方法。
一種記憶體胞元對，其包含：具有一第一傳導類型及一表面之半導體材料的一基體；形成到該基體之表面內且包括一對相對立側壁的一溝槽；在該溝槽下方形成在該基體中的一第一區域；形成在該基體中的一對第二區域，有一對通道區域在該基體中各位於該第一區域與該等第二區域之一者間，其 中該等第一及第二區域具有一第二傳導類型，且其中該等通道區域各包括實質上沿著相對溝槽側壁之一者延伸的一第一部分、及實質上沿著基體表面延伸的一第二部分；一對電氣傳導浮動閘極，其各至少部分置設在該溝槽中鄰近該通道區域之該等第一部分之一者且與其絕緣以控制該通道區域之該等第一部分的該一者的一傳導性，並位在該第一區域上方且與其絕緣；一電氣傳導抹除閘極，其具有置設在該溝槽中且置設鄰近該等浮動閘極且與其等絕緣的一下部分；一電氣傳導耦合閘極，其置設於該溝槽中、置設在該等浮動閘極間且與其等絕緣、置設在該第一區域上方且與其絕緣、且置設在該抹除閘極下方且與其絕緣；及一對電氣傳導控制閘極，其各置設在該通道區域之該等第二部分的一者上方且與其絕緣，用以控制該通道區域之該等第二部分之該一者的一傳導性。
一種形成記憶體胞元對的方法，其包含：形成一溝槽到第一傳導類型之半導體基體的一表面內，其中該溝槽具有一對相對立側壁；在該基體中且在該溝槽下方形成一第一區域；在該基體中形成一對第二區域，有各界定在該基體中位於該第一區域與該等第二區域之一者間的一對通道區域，其中該第一區域與該等第二區域具有一第二傳導類型，且其中該等通道區域各包括實質上沿該等相對立溝槽側壁之一者延伸的一第一部分、及實質上沿該基體之該表 面延伸的一第二部分；形成一對電氣傳導浮動閘極，其各至少部分置設在該溝槽中鄰近通道區域之該等第一部分之一者且與其絕緣，用以控制該通道區域之該等第一部分的該一者之一傳導性；形成一電氣傳導抹除閘極，其具有置設在該溝槽中且置設鄰近該等浮動閘極且與其等絕緣的一下部分；形成一電氣傳導耦合閘極，其置設在該溝槽中、置設在該等浮動閘極間且與其等絕緣、置設在該第一區域上方且與其絕緣、且置設在該抹除閘極下方且與其絕緣；及形成一對電氣傳導控制閘極，其各置設在通道區域之該等第二部分之一者上方且與其絕緣，用以控制該通道區域之該等第二部分之該一者的一傳導性。
一種規劃記憶體胞元對之一的方法，其中該記憶體胞元對包含具有一第一傳導類型及一表面的半導體材料之一基體；形成到該基體之該表面內且包括一對相對立側壁的一溝槽；在該溝槽下方形成在該基體中的一第一區域；形成在該基體中的一對第二區域，有一對通道區域在該基體中各位於該第一區域及該等第二區域之一者間，其中該第一區域及該等第二區域具有一第二傳導類型，且其中該等通道區域各包括實質上沿該等相對立溝槽側壁之一者延伸的一第一部分、及實質上沿該基體表面延伸的一第二部分；一對電氣傳導浮動閘極，其各至少部分置設在該溝槽中鄰近該通道區域之該等第一部分之一者且與其絕 緣，用以控制該通道區域之該等第一部分之該一者的一傳導性；一電氣傳導抹除閘極，其具有置設在該溝槽中且置設鄰近該等浮動閘極且與其等絕緣的一下部分；一電氣傳導耦合閘極，其置設在該溝槽中、置設在該等浮動閘極間且與其等絕緣、置設在該第一區域上方且於其絕緣、且置設在該抹除閘極下方且與其絕緣；及一對電氣傳導控制閘極，其等各置設在該通道區域之該等第二部分之一者上方且與其絕緣，用以控制該通道區域之該等第二部分之該一者的一傳導性；該方法包含：施加正電壓於該等第二區域之一者；施加正電壓於該等控制閘極之一者；施加正電壓於該第一區域；施加正電壓於該耦合閘極；及施加正電壓於該抹除閘極；其中施加於該第一區域的正電壓與施加於該耦合閘極的正電壓不同。
一種抹除記憶體胞元對之方法，其中該記憶體胞元對包含具有一第一傳導類型及一表面的半導體材料之一基體；形成到該基體之該表面內且包括一對相對立側壁的一溝槽；在該基體中形成於該溝槽下方的一第一區域；形成在該基體中的一對第二區域，有一對通道區域在該基體中各位於該第一區域及該等第二區域之一者間，其中該第一區域及該等第二區域具有一第二傳導類型，且其中該等通道區域各包括實質上沿該等相對立溝槽側壁之一者延伸 的一第一部分、及實質上沿該基體表面延伸的一第二部分；一對電氣傳導浮動閘極，其各至少部分置設在該溝槽中鄰近該通道區域之該等第一部分之一者且與其絕緣，用以控制該通道區域之該等第一部分之該一者的一傳導性；一電氣傳導抹除閘極，其具有置設在該溝槽中且置設鄰近該等浮動閘極且與其等絕緣的一下部分；一電氣傳導耦合閘極，其置設在該溝槽中、置設在該等浮動閘極間且與其等絕緣、置設在該第一區域上方且於其絕緣、且置設在該抹除閘極下方且與其絕緣；及一對電氣傳導控制閘極，其各置設在該通道區域之該等第二部分之一者上方且與其絕緣，用以控制該通道區域之該等第二部分之該一者的一傳導性；該方法包含：施加負電壓於該耦合閘極；及施加正電壓於該抹除閘極。
本發明之其他目的及特徵將藉由審視說明書、申請專利範圍及附圖而明顯看出。
10‧‧‧基體
12‧‧‧第一層/氧化層
14‧‧‧第二層/氮化層
16‧‧‧光阻(材料)
18‧‧‧條帶
20、36‧‧‧溝槽
22‧‧‧作用區域
24‧‧‧隔離區域
26‧‧‧氧化物區塊/隔離區塊
30‧‧‧絕緣層/氧化層/氧化物
32‧‧‧硬罩材料/氮化層/氮化物
34、38‧‧‧絕緣層/氧化層
37‧‧‧絕緣材料/氧化物/犧牲氧化層
40‧‧‧多晶矽層
42‧‧‧多晶矽區塊/浮動閘極
42a‧‧‧邊緣
44、54、64‧‧‧間隔物
46‧‧‧第一區域/源極區域/源極(線)
48‧‧‧絕緣層/氧化物區塊
50‧‧‧多晶矽區塊/耦合閘極
52‧‧‧氧化物
56‧‧‧氧化物/氧化層
58‧‧‧氧化層
60‧‧‧多晶矽區塊/抹除閘極
62‧‧‧多晶矽區塊/控制閘極/字元閘極/字元線
66‧‧‧第二區域/汲極區域/位元線
68‧‧‧絕緣材料
70‧‧‧金屬接觸部
72‧‧‧通道區域
72a‧‧‧第一部分/垂直部分/垂直通道區域部分
72b‧‧‧第二部分/水平部分/水平通道區域部分
80‧‧‧凹口
圖1A係為在本發明之方法的第一步驟所用來形成隔離區域之一半導體基體的一俯視圖。
圖1B係為沿線1B-1B取得之結構的一橫截面圖，其顯示本發明之初始處理步驟。
圖1C係為顯示圖1B之結構的處理中之下一步驟的結構之一俯視圖，其中隔離區域被界定出來。
圖1D係為圖1C中沿線1D-1D取得之結構的一橫 截面圖，其顯示隔離區域形成於基體中。
圖1E係為圖1D中之結構的一橫截面圖，其顯示在隔離溝槽中材料之隔離區塊的形成。
圖1F係為圖1E中之結構的一橫截面圖，其顯示隔離區域的最終結構。
圖2A~2J係為圖1F中沿線2A-2A取得之半導體結構的橫截面圖，其依序顯示形成本發明之浮動閘極記憶體胞元的一非依電性記憶體陣列中半導體結構之處理的步驟。
已發現藉由在溝槽內形成一電氣隔離耦合閘極而非電氣耦合至源極區域的一多晶矽區塊，規劃電壓並不被源極電壓崩潰所限制。特別是，由於源極區域在溝槽中與耦合閘極隔離，故源極區域可在一較低電壓下操作(亦即，耦合閘極可在一較高電壓下操作)。現亦已發現隔離層在耦合閘極與源極之間的厚度大於在浮動閘極與源極之間的厚度，可提供優異的性能。
本發明之方法例示於圖1A至1F及2A至2J中(其顯示製造本發明之記憶體胞元陣列的處理步驟)。此方法從較佳為P型且業界習知的一半導體基體10開始。以下所述之層體的厚度將取決於設計規則及程序技術世代。本文所述係供深次微米技術程序用。然而，熟於此技者將可了解本發明不限於任何特定程序技術世代或下文所述程序參數任一者中的任何特定數值。
隔離區域的形成
圖1A至1F繪示在基體上形成隔離區域的習知STI方法。參照圖1A，顯示較佳為P型且業界習知之半導體基體10(或半導體井)的一俯視平面圖。材料之第一及第二層12及14形成(例如成長或積設)在該基體上。例如，第一層12可為二氧化矽(下文稱為「氧化物」)，其可藉由諸如氧化或氧化物積設(例如化學氣相沉積或CVD)之任何習知技術在基體10上形成至大約50~150埃的厚度。摻雜氮之氧化物或其他絕緣介電材料亦可使用。第二層14可為矽氮化物(下文稱為「氮化物」)，其較佳由CVD或PECVD在氧化層12上方形成至大約1000~5000埃的厚度。圖1B繪示至此所得之結構的一橫截面圖。
一旦第一及第二層12/14已形成，接著施敷合適電阻材料16在氮化層14上，且實行一遮罩步驟以選擇性地從以Y或行方向延伸的某些區域(條帶18)移除光阻材料，如圖1C所示。光阻材料16被移除，暴露的氮化層14及氧化層12係使用標準蝕刻技術(亦即非等向性氮化物及氧化物/介電材料蝕刻程序)以條帶18蝕刻掉，以在結構中形成溝槽20。介於鄰近條帶18間的距離W可與程序所用之最小微影術形貌體一樣小。接著使用一矽蝕刻程序以將溝槽20向下延伸進入矽基體10中(例如達到大約500埃至數微米的一深度)，如圖1D所示。光阻16沒有被移除，氮化層14及氧化層12就被保留。繪示於圖1D中至此所得之結構現界定出與隔離區域24交錯的作用區域22。
進一步對結構加工以移除剩餘光阻16。接著，藉由積設一厚氧化層在溝槽20中來形成諸如二氧化矽的一隔離材料，其後接續一化學機械研磨或CMP蝕刻程序(使用氮化層14作為一蝕刻停止部)來去掉除了溝槽20中氧化物區塊26以外的氧化層，如圖1E所示。剩下的氮化物及氧化物層14/12接著使用氮化物/氧化物蝕刻程序來移除，留下沿隔離區域24延伸的STI氧化物區塊26，如圖1F所示。
以上所述之STI隔離方法係形成隔離區域24的較佳方法。然而，可替換使用習知的LOCOS隔離方法(例如凹入LOCOS、多晶矽緩衝LOCOS等)，其中溝槽20可能不會伸入基體，且隔離材料可在基體表面上條帶區域18中形成。圖1A至1F繪示基體之記憶體胞元陣列區域，其中記憶體胞元之行將會形成在被隔離區域24分開的作用區域22中。應注意的是，基體10亦包括供形成用來操作在記憶體胞元陣列區域中形成之記憶體胞元的控制電路之至少一周圍區域(圖中未示出)。較佳地，在上述相同STI或LOCOS程序期間，隔離區塊26亦形成在該周圍區域中。
記憶體胞元的形成
圖1F所示之結構進一步如下加工。圖2A至2J顯示從與圖1F之視野正交的視野(沿如圖1C及1F所示之線2A-2A)所見在作用區域22中之結構於本發明之程序中的接續步驟在兩區域中同時實行時的橫截面。
一絕緣層30(較佳為氧化物或氮摻雜氧化物)首先在基體10上方形成(例如~10至50埃厚)。基體10之作用區 域部分在此時可進行摻雜，以相對於周圍區域對記憶體裝置的胞元陣列部分作較佳的獨立控制。此種摻雜通常稱為一Vt植入或胞元井植入，且在業界為習知。在此種植入期間，周圍區域受一光阻層保護，該光阻層積設於全部結構上方且只從基體之一記體胞元陣列區域移除。接著，諸如氮化物之硬罩材料32之一厚層形成在氧化層30上方(例如~3500埃厚)。而後，諸如氧化物之一絕緣層34形成在氮化層32上方。至此所得之結構顯示於圖2A中。
多個平行的第二溝槽36係藉由在氧化層34上施敷一光阻(遮罩)材料，並接著實行一遮罩步驟以從選定的平行條帶區域移除光阻材料，而形成在氧化層34、氮化層32、及氧化層30中。非等向性氧化物、氮化物及氧化物蝕刻程序係使用來移除在條帶區域中之氧化層34、氮化層32及氧化層30之暴露的部分，留下向下延伸至基體10且暴露基體10的第二溝槽36。接著使用一矽非等向性蝕刻程序來將第二溝槽36在作用區域22每一者中向下延伸進入基體10(例如，向下至大略一個形貌體尺寸深的一深度，譬如約130埃至數微米)。光阻可在溝槽36形成到基體10內之前或之後被移除。
一氧化物蝕刻程序被用來移除氧化物34。絕緣材料37之隨意而定的犧牲層接著沿第二溝槽36中之暴露的矽形成(較佳使用一熱氧化或CVD氧化程序)，其形成第二溝槽36之底壁及下側壁。氧化物37的形成允許藉由其後接續氧化物移除的氧化步驟移除損壞的矽。接著實行隨意而定的 植入步驟，以在溝槽36下方的基體中植入摻雜劑(亦即，基體的那些部分將會位在浮動閘極的下方，以調整浮動閘極VT及/或防止貫穿效應)。較佳地，此植入程序係為角度式植入。至此所得之結構顯示於圖2B中。
實行氧化物蝕刻程序來移除犧牲氧化層37。一氧化層38接著沿第二溝槽36中形成第二溝槽36之底壁及下側壁之暴露的矽(例如~60埃至150埃厚)而形成。其後在結構上形成填充第二溝槽36的一厚多晶矽層40(下文稱為poly)。多晶矽層40可藉離子植入、或原位磷或砷摻雜多晶矽程序來摻雜(例如n+)。若多晶矽層40係藉離子植入來摻雜，則可實行一植入退火程序。至此所得之結構顯示於圖2C中。
多晶矽蝕刻程序(例如使用氮化層32作為蝕刻停止部的一CMP程序)係使用來去掉除了留在第二溝槽36中之多晶矽層40的區塊之外的多晶矽層40。接著使用一經控制的多晶矽蝕刻程序來減低多晶矽區塊的高度，其中多晶矽區塊之頂部係置設成大略與基體10之表面齊平。而後氧化間隔物44沿第二溝槽36之側壁形成。間隔物的形成在業界為習知，且含括在一結構的輪廓上方積設一材料，其後接續一非等向性蝕刻程序，藉此該材料會從該結構之水平表面移除，同時該材料在該結構之垂直取向表面上仍保留大程度完整(有一圓化上表面)。間隔物44係藉在結構上方積設氧化物來形成(例如大略300至1000埃的厚度)，其後接續造成間隔物44係沿著溝槽側壁且部分覆蓋多晶矽區塊的一非等向性氧化物蝕刻程序。接著使用一非等向性蝕刻程序 以移除多晶矽區塊之暴露部分，留下一對多晶矽區塊42各位在間隔物44之一者下方(且自我對齊於間隔物44之一者)。
取決於基體為P或N型，合適的離子植入可包括砷、磷、硼及/或銻(及隨意而定的退火)，此種離子植入接著對結構之整個表面進行，以在第二溝槽36之底部處基體部分中形成第一(源極)區域46。源極區域46係自我對齊於第二溝槽36，且具有與基體之一第一傳導類型(例如P型)不同的一第二傳導類型(例如N型)。為了使源極區域46延伸越過隔離區域24，離子植入係為一深度植入，或在植入前將STI絕緣材料從第二溝槽36之隔離區域部分移除。至此所得之結構顯示於圖2D中。
接著在結構上形成絕緣層48，包括在第二溝槽36之側壁及底部上。絕緣層48可由不同材料之多個子層形成。在一較佳實施例中，層48係為具有氧化物、氮化物、及氧化物子層的一ONO(氧化物-氮化物-氧化物)層。而後在該結構上方形成一厚傳導層(例如多晶矽)，其後接續除去除了在第二溝槽36之底部處的多晶矽區塊50以外之多晶矽層的一多晶矽蝕刻程序(例如一多晶矽CMP蝕刻及多晶矽回蝕)。至此所得之結構顯示於圖2E中。
一厚絕緣材料層(例如氧化物)被積設在結構上方，其後接續一氧化物CMP蝕刻程序以移除氧化物層(及第二溝槽36以外的層48之部分)，造成以氧化物52填充第二溝槽36之上部分，如圖2F所示。使用一氧化物回蝕以移除在溝槽之上部分的氧化物52、層48、及間隔物44，進而使多 晶矽區塊42之頂部分暴露，如圖2G所繪示。接著，實行一氧化物積設程序，其後接續一氧化物蝕刻程序，以沿第二溝槽36之側壁形成氧化間隔物54。使用氧化物的形成來在多晶矽區塊42之暴露部分上方形成氧化層56。層56可使用一高品質氧化物化學氣相沉積(CVD)程序來形成。替代地，氧化層56可使用一高溫熱氧化(HTO)程序來形成，其中氧化層56僅形成在多晶矽區塊42之暴露的部份上，如圖2H所示。
實行氮化物及氧化物蝕刻程序以移除氮化物32及氧化物30。可實行一隨意而定的微影術程序來保留在溝槽36中的氧化物56。替代地，氮化物32可在形成氧化物56前被移除。使用一P型離子植入以針對記憶體胞元形成控制(或WL)電晶體。可實行一熱氧化程序以在基體10之暴露部分上形成閘極氧化層58(至15~70埃的厚度)。在結構(亦即在氧化層58上及在溝槽36中)上方積設一厚多晶矽層。可實行原位磷或砷摻雜或替代地可使用一多晶矽植入及退火程序。實行一多晶矽平坦化蝕刻程序以使多晶矽層之頂部平坦化。使用一光微影術及多晶矽蝕刻程序來移除多晶矽層之部分，留下在溝槽36中的多晶矽區塊60及在閘極氧化層58上在溝槽36與鄰近氧化間隔物54之外部的多晶矽區塊62，如圖2I所繪示。
接著實行一氧化物蝕刻程序來移除氧化層58之暴露的部分。使用一氧化物積設及非等向性蝕刻程序以在多晶矽區塊62之外側上形成氧化間隔物64。使用合適離子植入(及退火)程序來在基體中形成第二(汲極)區域66。接著 在整體結構上方形成諸如BPSG或氧化物的絕緣材料68。實行一遮罩步驟以在汲極區域66上方界定出蝕刻區域。絕緣材料68在經遮罩區域中係被選擇性蝕刻，以生成向下延伸至汲極區域66的接觸開口。此等接觸開口接著以傳導金屬(例如鎢)填充，來形成電氣連接至汲極區域66的金屬接觸部70。最終主動區域記憶體胞元結構係繪示於圖2J中。
如圖2J所示，本發明之方法形成彼此成鏡像的記憶體胞元對，讓一記憶體胞元形成在氧化物區塊48之各側上。就各記憶體胞元而言，第一及第二區域46/66分別形成源極與汲極區域(雖然熟與此技者知曉在操作期間可將源極與汲極交換)。多晶矽區塊42構成浮動閘極，多晶矽區塊50構成耦合閘極，多晶矽區塊60構成抹除閘極，及多晶矽區塊62構成字元線(控制)閘極。供各記憶體胞元用之通道區域72係界定在基體之表面部分中介於源極與汲極46/66之間。各通道區域72包括以大致上直角接合在一起的二部分，其中一第一(垂直)部分72a沿已填充之第二溝槽36之垂直壁延伸，及一第二(水平)部分72b在已填充之第二溝槽36之側壁及汲極區域66間延伸。各記憶體胞元對共用一共同源極區域46，其置設在已填充之第二溝槽36下方(及位在浮動閘極42及耦合閘極50下方)。同樣地，各汲極區域66在來自不同鏡像組之記憶體胞元的鄰近記憶體胞元間被共用。在圖2J所示之記憶體胞元的陣列中，耦合閘極50係連續地形成作為延伸越過作用及隔離區域22/24的控制線。
浮動閘極42係置設在第二溝槽36中，而各浮動閘 極面對通道區域垂直部分72a之一者且與其絕緣，並位在源極區域46之一者上方。各浮動閘極42包括具有面對抹除閘極60之一凹口80(且與其絕緣)之一角落邊緣42a的一上部分，因此提供穿過氧化層56至抹除閘極60的弗勒-諾德(Fowler-Nordheim)穿隧作用所需之一路徑。
記憶體胞元操作
現將敘述記憶體胞元之操作。此種記憶體胞元之操作及操作的理論亦在美國專利第5,572,054號中敘述，該專利有關具有一浮動閘極、閘極至閘極的穿隧的非依電性記憶體胞元、及其所形成之記憶體胞元之陣列之操作及操作理論的揭露內容，以參考方式併入本文。最終結構係為共用共同源極區域46的一對記憶體胞元。控制(字元線)閘極62形成在基體上方，以控制在其下方的通道區域72之水平部分72b。浮動閘極42置設在第二溝槽36中，用來控制通道區域72之垂直部分72a(沿溝槽36之側壁)。抹除閘極60包括在浮動閘極42之邊緣42a周圍延伸的一凹口80。耦合閘極50置設在溝槽36中且與浮動閘極42及源極區域46二者絕緣。較佳地，耦合閘極50下方之絕緣部(構成絕緣層38及48)的厚度大於浮動閘極42下方之絕緣部(只構成絕緣層38)的厚度。
為抹除在任何給定之作用區域22中的一選定記憶體胞元，施加一高正電壓給它的抹除閘極60。浮動閘極42上的電子透過弗勒-諾德穿隧機制被誘生，以從浮動閘極42之角落邊緣42a穿隧通過氧化層56而至抹除閘極60上，使浮動閘極42帶正電。穿隧效應藉角落邊緣42a的尖銳性及邊 緣42a面對形成在抹除閘極60中的凹口80的事實而增強。凹口80係得自於抹除閘極60具有在寬度上較其上部分為窄的一下部分，且該下部分延伸進入第二溝槽36之頂部分以便包覆角落邊緣42a。應注意的是，由於各抹除閘極60面對一對浮動閘極42，各對中的浮動閘極42皆將在相同時間被抹除。
當一選定記憶體胞元欲被規劃，即在其汲極區域66施加一小電壓。正電壓施加在其控制閘極62、耦合閘極50、源極區域46及抹除閘極60。由於浮動閘極42係高度電容耦合至源極區域46、耦合閘極50及抹除閘極60，浮動閘極42會「看見」一電壓電位。由汲極區域66產生的電子將從那個區域透過通道區域72之深度空乏的水平部分72b流向源極區域46。在電子到達通道區域72之垂直部分72a的同時，它們會看到浮動閘極42之高電位(因為浮動閘極42係強烈電壓耦合至帶正電的源極區域46、耦合閘極50及抹除閘極60)。此等電子將會加速且被加熱，而大部分的電子注入並通過絕緣層38且至浮動閘極42上，因此使浮動閘極42帶負電。對不含括該選定記憶體胞元的記憶體胞元列/行施加一Vcc或接地電位於源極/汲極區域46/66、耦合閘極50及控制閘極62。故而，僅有選定列及行中的記憶體胞元被規劃。
電子將會持續注入在浮動閘極42上，直到在浮動閘極42上的電荷減少而無法再沿垂直通道區域部分72a維持一高表面電壓以產生熱電子。此時，浮動閘極42中的該等電子或負電荷將減低從汲極區域66至浮動閘極42上的電 子流。
最後，要對選定記憶體胞元進行讀取時，其源極區域46被施加接地電壓。其汲極區域66被施加一讀取電壓，且其控制閘極62被施加一Vcc電壓。若該浮動閘極42帶正電(亦即浮動閘極被排出電子)，則垂直通道區域部分72a(鄰近浮動閘極42)導通(即導電)。在控制閘極62升高至讀取電壓時，水平通道區域部分72b(鄰近控制閘極62)亦導通。因此，整體的通道區域72將會導通，造成電子從源極區域46流至汲極區域66。此時感測的電流可為「1」狀態。
反之，若浮動閘極42係為帶負電，則垂直通道區域部分72a係微弱導通或全部截止。即使當控制閘極62與汲極區域66提升至它們的讀取電位時，些微或沒有電流將流穿過垂直通道區域部分72a。在此情況下，電流相較於「1」狀態的電流非常小或根本沒有電流。依此方式，記憶體胞元係被感測出來為被規劃在「0」狀態。針對未選擇的行及列，對源極/汲極區域46/66與控制閘極62施加接地電位，因此僅有選定記憶體胞元被讀取。
圖2J之記憶體胞元的一益處在於溝槽36中的耦合閘極50可在一高電壓下操作(用以在規劃或讀取期間電容式耦合至浮動閘極42)，同時源極可在較低(或不同)電壓下操作。用於抹除、讀取及規劃的例示性電壓係於以下表1中針對字元線62、位元線66、耦合閘極50、抹除閘極60及源極線46例示：
在此範例實施例中，在規劃期間，源極46可置於4.5V，同時耦合閘極50置於10V(亦即依賴耦合閘極50以對浮動閘極42作較高電壓電容式耦合)。同樣地，在讀取期間，源極46置於0V，同時耦合閘極50置於Vcc。
在一替換實施例中，於抹除期間可在耦合閘極50上使用一負電壓，其允許在抹除閘極上的高電壓(從12伏特)按比例減低至9伏特，如以下表2所說明：
形成上述記憶體胞元的方法之另一益處在於控制閘極62及抹除閘極60係使用相同多晶矽層及多晶矽層形成步驟而形成，用於更好的控制及製造效率。然而，可替代地使用分開的多晶矽積設步驟來分開的形成控制及抹除閘極。例如，從圖2H的結構開始，可實行一多晶矽積設及CMP回蝕程序以多晶矽區塊60填充溝槽36之頂部。接著在多晶矽區塊60上方形成一保護氧化層。其後，實行如上述之氮化物32及氧化物30的移除、離子植入、及閘極氧化物58的形成。而後在結構上方形成一厚多晶矽層，其後接續一多晶矽蝕刻程序以形成多晶矽區塊62作為間隔物。此結構接著如上述處理以完成記憶體胞元。
記憶體胞元陣列包括含括業界已熟知的傳統列位址解碼電路、行位址解碼電路、感測放大電路、輸出緩衝電路及輸入緩衝電路之周圍電路。
本發明提供具有降低尺寸及優異規劃、讀取及抹除效率的一記憶體胞元陣列。記憶體胞元尺寸大幅縮小，因為源極區域46係埋入在基體10中，且自我對齊於第二溝槽36，其中由於微影術世代、接點對準及接點完整性上的限縮，空間不會被浪費。各浮動閘極42具有置設在形成於基體中之第二溝槽36中的一下部分，用來在規劃操作期間接收穿隧電子，且在讀取操作期間用來使垂直通道區域部分72a導通。各浮動閘極42亦具有終止於面對抹除閘極60之凹口部分80的角落邊緣42a之一上部分，其在抹除期間用於弗勒-諾德穿隧。抹除效率係藉抹除閘極60之包覆角落邊緣42a的凹口80來增強。
而且，利用本發明，讓源極區域46與汲極區域60垂直且水平分開，即可容許在不影響胞元尺寸的狀況下有較容易的可靠度參數之最佳化。此外，藉由提供從控制閘極62分開的抹除閘極60，控制閘極僅需為一低電壓裝置。這表示不需要高電壓驅動電路耦接至控制閘極62，控制閘極62可被進一步從浮動閘極42分開，來配合其間降低的電容式耦合，且若控制閘極62免於高電壓操作，將控制閘極62與基體10絕緣的氧化層58可為更薄。記憶體胞元可僅使用兩個多晶矽積設步驟，一用以形成浮動閘極，而二用以形成控制及抹除閘極。最後，藉由在溝槽中提供利用較使浮動閘極42與源極區域46絕緣為厚的絕緣部與源極區域46絕緣的一獨立耦合閘極50，可達到較佳的性能，且可使用源極、抹除閘極與控制閘極上較低的耦合電壓。
應了解的是本發明並不限制於上述及本文所說明之諸實施例，而是包含落在後附申請專利範圍之範圍內的任何以及所有變化。例如，溝槽20/36在側壁係為或不為垂直定向的情形下，可最後具有延伸進入基體之任何形狀，而不僅為圖式中所示的拉長矩形形狀。並且，雖然前述方法敘述使用合適摻雜多晶矽作為使用來形成記憶體胞元之傳導材料，但對於熟於此技者應為明瞭的是，在此揭露及後附申請專利範圍的脈絡中，「多晶矽」表示可使用來形成非依電性記憶體胞元的任何合適傳導材料。此外，任何合適絕緣體可用來替代二氧化矽或氮化矽。再者，可使用與二氧化矽(或任何絕緣體)及多晶矽(或任何傳導體)不同的任何具有蝕刻特性的材料。並且，如同從申請專利範圍及說明書顯而易見的，不是所有方法步驟均需按所述或請求之精確順序實行，而是可按允許適當形成本發明記憶體胞元之任何順序來實行。另外，上述發明係繪示形成在顯示為均勻摻雜的一基體中，但已知且本發明亦意圖記憶體胞元元件可形成在基體的井區域中，該等井區域係摻雜成具有與基體之其他部分比較不同的傳導類型。單一的材料層可當作此種或相似材料的多重層來形成，且反之亦然。浮動閘極42之頂表面可延伸到基體表面之上，或凹於基體表面之下。最後，即使有圍繞浮動閘極邊緣42a之凹口80為較佳，但凹口80並非必定強制，因為具現沒有凹口80的抹除閘極60係為可能(例如當抹除閘極60之下部分僅側向鄰近或垂直鄰近(且絕緣於)浮動閘極42時)。
在此本發明之參考敘述並不欲限制任何請求項或請求項用語的範圍，而是只要論述可為一或多個請求項涵蓋的一或多個特徵。上述所提之材料、製程及數值實例僅為範例，且不應視為限制申請專利範圍。應注意的是，如同本文所使用地，「在……上方」及「在……上」等用語，均包括「直接在……上」(無中間材料、元件或空間配置於其間)及「間接在……上」(有中間材料、元件或空間配置於其間)。同樣地，「鄰近」一詞包括「緊鄰」(無中間材料、元件或空間配置於其間)及「間接相鄰」(有中間材料、元件或空間配置於其間)。例如，形成一元件「於一基體上方」可包括形成該元件直接於該基體上，而無中間材料/元件位於其間；以及形成該元件間接於該基體上，而有一或多個中間材料/元件位於其間。
10‧‧‧基體
36‧‧‧溝槽
38‧‧‧氧化層/絕緣層
42‧‧‧多晶矽區塊/浮動閘極
42a‧‧‧邊緣
46‧‧‧第一區域/源極區域/源極(線)
48‧‧‧絕緣層/氧化物區塊
50‧‧‧多晶矽區塊/耦合閘極
52‧‧‧氧化物
54、64‧‧‧間隔物
56‧‧‧氧化物/氧化層
58‧‧‧氧化層
60‧‧‧多晶矽區塊/抹除閘極
62‧‧‧多晶矽區塊/控制閘極/字元閘極/字元線
66‧‧‧第二區域/汲極區域/位元線
68‧‧‧絕緣材料
70‧‧‧金屬接觸部
72‧‧‧通道區域
72a‧‧‧第一部分/垂直部分/垂直通道區域部分
72b‧‧‧第二部分/水平部分/水平通道區域部分
80‧‧‧凹口

Claims (22)

  1. 一種記憶體胞元對，其包含：具有一第一傳導類型及一表面之半導體材料的一基體；形成到該基體之該表面內且包括一對相對立側壁的一溝槽；在該溝槽下方形成在該基體中的一第一區域；形成在該基體中的一對第二區域，有在該基體中各位於該第一區域及該等第二區域之一者間的一對通道區域，其中該第一區域及該等第二區域具有一第二傳導類型，且其中該等通道區域各包括實質上沿相對立溝槽側壁之一者延伸的一第一部分、及實質上沿該基體之該表面延伸的一第二部分；一對電氣傳導浮動閘極，其各至少部分置設在該溝槽中鄰近該通道區域之該等第一部分的一者且與其絕緣以控制該通道區域之該等第一部分的該一者的一傳導性，並位在該第一區域上方且與其絕緣；一電氣傳導抹除閘極，其具有置設在該溝槽中且置設鄰近該等浮動閘極且與其等絕緣的一下部分；一電氣傳導耦合閘極，其置設於該溝槽中、置設在該等浮動閘極間且與其等絕緣、置設在該第一區域上方且與其絕緣、且置設在該抹除閘極下方且與其絕緣；及一對電氣傳導控制閘極，其各置設在該通道區域之 該等第二部分的一者上方且與其絕緣，用以控制該通道區域之該等第二部分之該一者的一傳導性。
  2. 如請求項1之胞元對，其中該耦合閘極係藉較該等浮動閘極厚的絕緣材料來與該第一區域絕緣。
  3. 如請求項1之胞元對，其中：該耦合閘極係藉具有一整體第一厚度的絕緣材料來與該第一區域絕緣；該等浮動閘極係藉具有一整體第二厚度的絕緣材料來與該第一區域絕緣；及該第一厚度大於該第二厚度。
  4. 如請求項1之胞元對，其中該對控制閘極與該對浮動閘極之間沒有垂直重疊。
  5. 如請求項1之胞元對，其中該抹除閘極置設鄰近於該等浮動閘極，且以具有允許弗勒-諾德(Fowler-Nordheim)穿隧之一厚度的絕緣材料來與該等浮動閘極絕緣。
  6. 如請求項1之胞元對，其中該抹除閘極包括一對凹口，且該等浮動閘極各包括直接面對該對凹口之一者且與其絕緣的一邊緣。
  7. 如請求項6之胞元對，其中該抹除閘極包括具有一第一寬度的一上部分，且其中該抹除閘極之下部分具有小於該第一寬度的一第二寬度。
  8. 如請求項7之胞元對，其中該對凹口置設在該抹除閘極之該第一部分及該第二部分相接處。
  9. 一種形成記憶體胞元對的方法，其包含： 形成一溝槽到第一傳導類型之半導體基體的一表面內，其中該溝槽具有一對相對立側壁；在該基體中且在該溝槽下方形成一第一區域；在該基體中形成一對第二區域，有各界定在該基體中位於該第一區域與該等第二區域之一者間的一對通道區域，其中該第一區域與該等第二區域具有一第二傳導類型，且其中該等通道區域各包括實質上沿該等相對立溝槽側壁之一者延伸的一第一部分、及實質上沿該基體之該表面延伸的一第二部分；形成一對電氣傳導浮動閘極，其各至少部分置設在該溝槽中鄰近通道區域之該等第一部分之一者且與其絕緣，用以控制該通道區域之該等第一部分的該一者之一傳導性；形成一電氣傳導抹除閘極，其具有置設在該溝槽中且置設鄰近該等浮動閘極且與其等絕緣的一下部分；形成一電氣傳導耦合閘極，其置設在該溝槽中、置設在該等浮動閘極間且與其等絕緣、置設在該第一區域上方且與其絕緣、且置設在該抹除閘極下方且與其絕緣；及形成一對電氣傳導控制閘極，其各置設在通道區域之該等第二部分之一者上方且與其絕緣，用以控制該通道區域之該等第二部分之該一者的一傳導性。
  10. 如請求項9之方法，其中該耦合閘極係藉較該等浮動閘極厚的絕緣材料來與該第一區域絕緣。
  11. 如請求項9之方法，其中：該耦合閘極係藉具有一整體第一厚度的絕緣材料來與該第一區域絕緣；該等浮動閘極係藉具有一整體第二厚度的絕緣材料來與該第一區域絕緣；及該第一厚度大於該第二厚度。
  12. 如請求項9之方法，其中該對控制閘極與該對浮動閘極之間沒有垂直重疊。
  13. 如請求項9之方法，其中該抹除閘極包括一對凹口，且該等浮動閘極各包括直接面對該對凹口之一者且與其絕緣的一邊緣。
  14. 如請求項13之方法，其中形成該抹除閘極包含：形成該抹除閘極具有一第一寬度的一上部分；及形成該抹除閘極具有小於該第一寬度之一第二寬度的下部分。
  15. 如請求項14之方法，其中該對凹口置設在該抹除閘極之該第一部分及該第二部分相接處。
  16. 如請求項9之方法，其進一步包含：在該溝槽之該等相對立側壁上形成一氧化物犧牲層；以及移除該氧化物犧牲層。
  17. 如請求項9之方法，其中形成該等浮動閘極包含：在該溝槽中形成傳導材料；在該傳導材料上形成絕緣材料之一對相對立間隔 物，使得該傳導材料之一部分暴露在該對相對立間隔物之間；及移除該傳導材料之暴露部分。
  18. 如請求項17之方法，其中該傳導材料之該暴露部分的移除包含一非等向性蝕刻。
  19. 如請求項17之方法，其中形成該抹除閘極及該等控制閘極包含：形成一傳導材料層，其具有置設在該等相對立間隔物間的一第一部分，及置設在該基體表面上方且該等相對立間隔物置設於其間的第二及第三部分。
  20. 一種規劃記憶體胞元對之一的方法，其中該記憶體胞元對包含具有一第一傳導類型及一表面的半導體材料之一基體；形成到該基體之該表面內且包括一對相對立側壁的一溝槽；在該溝槽下方形成在該基體中的一第一區域；形成在該基體中的一對第二區域，有一對通道區域在該基體中各位於該第一區域及該等第二區域之一者間，其中該第一區域及該等第二區域具有一第二傳導類型，且其中該等通道區域各包括實質上沿該等相對立溝槽側壁之一者延伸的一第一部分、及實質上沿該基體表面延伸的一第二部分；一對電氣傳導浮動閘極，其各至少部分置設在該溝槽中鄰近該通道區域之該等第一部分之一者且與其絕緣，用以控制該通道區域之該等第一部分之該一者的一傳導性；一電氣傳導抹除閘極，其具有置設在該溝槽中且置設鄰近該等浮動閘極且與其等 絕緣的一下部分；一電氣傳導耦合閘極，其置設在該溝槽中、置設在該等浮動閘極間且與其等絕緣、置設在該第一區域上方且於其絕緣、且置設在該抹除閘極下方且與其絕緣；及一對電氣傳導控制閘極，其等各置設在該通道區域之該等第二部分之一者上方且與其絕緣，用以控制該通道區域之該等第二部分之該一者的一傳導性；該方法包含：施加正電壓於該等第二區域之一者；施加正電壓於該等控制閘極之一者；施加正電壓於該第一區域；施加正電壓於該耦合閘極；及施加正電壓於該抹除閘極；其中施加於該第一區域的正電壓與施加於該耦合閘極的正電壓不同。
  21. 如請求項20之方法，其中施加在該耦合閘極的正電壓大於施加在該第一區域的正電壓。
  22. 一種抹除記憶體胞元對的方法，其中該記憶體胞元對包含具有一第一傳導類型及一表面的半導體材料之一基體；形成到該基體之該表面內且包括一對相對立側壁的一溝槽；在該基體中形成於該溝槽下方的一第一區域；形成在該基體中的一對第二區域，有一對通道區域在該基體中各位於該第一區域及該等第二區域之一者間，其中該第一區域及該等第二區域具有一第二傳導類型，且其中該等通道區域各包括實質上沿該等相對立溝槽側 壁之一者延伸的一第一部分、及實質上沿該基體表面延伸的一第二部分；一對電氣傳導浮動閘極，其各至少部分置設在該溝槽中鄰近該通道區域之該等第一部分之一者且與其絕緣，用以控制該通道區域之該等第一部分之該一者的一傳導性；一電氣傳導抹除閘極，其具有置設在該溝槽中且置設鄰近該等浮動閘極且與其等絕緣的一下部分；一電氣傳導耦合閘極，其置設在該溝槽中、置設在該等浮動閘極間且與其等絕緣、置設在該第一區域上方且於其絕緣、且置設在該抹除閘極下方且與其絕緣；及一對電氣傳導控制閘極，其各置設在該通道區域之該等第二部分之一者上方且與其絕緣，用以控制該通道區域之該等第二部分之該一者的一傳導性；該方法包含：施加負電壓於該耦合閘極；及施加正電壓於該抹除閘極。
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