TWI419307B - 具有埋置選擇閘極之非依電性記憶體晶胞及其製造方法 - Google Patents
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Description
本發明是有關於形成浮動閘極記憶體晶胞之一半導體記憶體陣列的一自對準方法。本發明還有關於上述類型浮動閘極記憶體晶胞的一半導體記憶體陣列。
非依電性半導體記憶體晶胞使用一浮動閘極儲存電荷於其上且此類非依電性記憶體晶胞之記憶體陣列形成於一半導體基板內，是該技藝中所習知的。典型地，此等浮動閘極記憶體晶胞已有分離閘極型，或堆疊閘極型。
半導體浮動閘極記憶體晶胞陣列之可製造性所面臨的問題其中之一是各種該等元件之對準，諸如源極、汲極、控制閘極及浮動閘極。隨著半導體製程整合設計規則降低，縮小最小微影特徵、對於精確對準之需求變得更加關鍵。各種部分之對準還會決定該等半導體產品製造之良率。
自對準是該技藝中所習知的。自對準指的是處理涉及一種或多種材料之一個或多個步驟之動作以使得此步驟處理中該等特徵自動彼此相互對準。因此，本發明使用該自對準技術以達到該浮動閘極記憶體晶胞型的一半導體記憶體陣列製造之目的。
現有不斷的縮小該記憶體晶胞陣列大小之需求，以使在一單一晶圓上之記憶體晶胞數目最大化，同時不犧牲性能(即規劃、抹除與讀取效率及可靠性)。眾所周知，成對地形成記憶體晶胞，每對共享一單一源極區且相鄰晶胞對共享一共用汲極區，減小該記憶體晶胞陣列之大小。還被已知的是，在基板內形成溝道，且使一個或多個記憶體晶胞元件位於該溝道內以增加適合於一給定單位表面積之記憶體晶胞數目(例如請參見美國專利第5,780,341及6,891,220號案)。但是，此等記憶體晶胞既使用控制閘極控制該通道區(在一低電壓操作)又使用控制閘極抹除該浮動閘極(在一高電壓操作)。這意味著該控制閘極既是低電壓元件又是高電壓元件，使得難以在高電壓操作時以足夠絕緣圍繞它而在低電壓操作時不過於被電氣隔離。此外，對於抹除操作而言，需要該控制閘極與該浮動閘極接近，這可能會導致該控制閘極與該浮動閘極之間不需要位準的電容耦合。
針對所有目以參照形式在此併入本文之美國專利6,747,310，揭露一進一步包括一抹除閘極與一選擇閘極之快閃記憶體晶胞設計(及同樣以自對準方式的一製造方法)。在此設計中，沿該基板表面延伸之通道區部分地受一選擇閘極控制且部分地受該浮動閘極控制。該控制閘極用於與該浮動閘極電容耦合來規劃，且該抹除閘極用於從該浮動閘極移除電子。但是，隨著該記憶體晶胞之尺寸變得越來越小，有效率地規劃該記憶體晶胞變得更難。特別地，該選擇閘極下面的該通道區中用於產生熱電子之部分變得過短，以至於不能夠實現有效率的熱電子注入規劃。
因此，本發明目的在於產生一記憶體晶胞組態及其製造方法，其中，該等記憶體晶胞元件彼此自對準，且可實現較小幾何而無需犧牲(且實際上提高)規劃效率。
上述問題與需求藉由提供一電氣可規劃且可抹除記憶體裝置來處理，該裝置包括具有一第一導電型之半導體材料及一表面的一基板，形成於該基板之該表面內的一溝道，形成於該基板內且具有一第二導電型之第一與第二間隔區，該基板內有一通道區在其等之間，其中該第二區形成於該溝道下面，且該通道區包括一實質上沿該溝道之一底壁延伸之第一部分，一實質上沿該溝道之一側壁延伸之第二部分，及一實質上沿該基板之該表面延伸之第三部分，一導電浮動閘極，其被配置於該通道區第三部分上且與之絕緣，以控制該通道區第三部分的導電性，一導電控制閘極，其被配置與該浮動閘極相鄰且與之絕緣，一導電選擇閘極至少部分地被配置於該溝道內且與該通道區第一與第二部分相鄰並與之絕緣，以控制該通道區第一與第二部分的導電性，及一導電抹除閘極，其被配置與該浮動閘極相鄰且與之絕緣。
一電氣可規劃且可抹除記憶體裝置陣列包括具有一第一導電型之半導體材料及一表面的一基板，形成於該基板上之間隔的隔離區，其等實質上互相平行且在一第一方向上延伸，在每對相鄰的隔離區之間有一主動區，且各該主動區包括多個記憶體晶胞對。各該記憶體晶胞對包括形成於該基板之該表面內之一對溝道，一對第二區，每一第二區形成於該對溝道其中之一下面之基板內，形成於該基板內的一第一區，其中一對通道區中的每一通道區位於該第一區與該等第二區中的一個第二區之間之基板內，其中該第一區與該等第二區具有一第二導電型，且其中各該通道區包括一實質上沿該等溝道其中之一的一底壁延伸之第一部分，一實質上沿此溝道之一側壁延伸之第二部分，及一實質上沿該基板表面延伸之第三部分，一對導電浮動閘極，每個被配置於該等通道區第三部分其中之一上且與之絕緣，以控制此通道區第三部分的導電性，一對導電控制閘極，其等被配置與該等浮動閘極其中之一相鄰且與之絕緣，一對導電選擇閘極，每個至少部分地被配置於該等溝道其中之一內且與該等通道區第一與第二部分中的一個通道區第一與第二部分相鄰並與之絕緣，以控制此通道區第一與第二部分的導電性，及一導電抹除閘極被配置與該對浮動閘極相鄰且與之絕緣。
形成一半導體記憶體晶胞的一方法，其包括下列步驟：在具有一第一導電型之半導體材料之基板的一表面內形成一溝道，在該基板內形成具有一第二導電型之第一與第二間隔區，該基板內有一通道區在其等之間，其中該第二區形成於該溝道下面，且該通道區包括一實質上沿該溝道之一底壁延伸之第一部分，一實質上沿該溝道之一側壁延伸之第二部分，及一實質上沿該基板之該表面延伸之第三部分，形成一導電浮動閘極，其被配置於該通道區第三部分上且與之絕緣，以控制該通道區第三部分的導電性，形成一導電控制閘極，其被配置與該浮動閘極相鄰且與之絕緣，形成一導電選擇閘極，其至少部分地被配置於該溝道內且與該通道區第一與第二部分相鄰並與之絕緣，以控制該通道區第一與第二部分的導電性，及形成一導電抹除閘極，其被配置與該浮動閘極相鄰且與之絕緣。
形成一電氣可規劃且可抹除記憶體裝置陣列的一方法包括下列步驟：在一半導體基板上形成間隔的隔離區，其等實質上互相平行且在第一方向上延伸，在每對相鄰的隔離區之間有一主動區，其中該基板具有一表面及一第一導電型，及在各該主動區內形成多個記憶體晶胞對。各該記憶體晶胞對之形成包括：在該基板之該表面內形成一對溝道，在該基板內形成一對第二區，每一第二區被配置於該對溝道其中之一下面，在該基板內形成一第一區，其中一對通道區中的每一通道區在該第一區與該等第二區中的一個第二區之間之基板內，其中該第一區與該等第二區具有一第二導電型，且其中各該通道區包括一實質上沿該等溝道其中之一的一底壁延伸之第一部分，一實質上沿此溝道之一側壁延伸之第二部分，及一實質上沿該基板表面延伸之第三部分，形成一對導電浮動閘極，其每個被配置於該等通道區第三部分其中之一上且與之絕緣，以控制此通道區第三部分的導電性，形成一對導電控制閘極，其等被配置於與該等浮動閘極其中之一相鄰且與之絕緣，形成一對導電選擇閘極，其每個至少部分地被配置於該等溝道其中之一內且與該等通道區第一與第二部分中的一個通道區第一與第二部分相鄰並與之絕緣，以控制此通道區第一與第二部分的導電性，及形成一導電抹除閘極，其被配置於與該對浮動閘極相鄰且與之絕緣。
透過檢閱說明書、申請專利範圍及附圖，本發明之其他目的與特徵將變得顯而易見。
第1A圖是本發明之方法的第一步中用以形成隔離區的一半導體基板的一俯視圖。
第1B圖是該結構沿線1B-1B截取的一截面圖，顯示本發明之初始製程步驟。
第1C圖是結構之俯視圖，顯示該製程中第1B圖之該結構的下一步驟，隔離區於此被界定。
第1D圖是第1C圖中的該結構沿線1D-1D截取的一截面圖，顯示形成於該結構內之該等隔離溝道。
第1E圖是第1D圖中的該結構的一截面圖，顯示該等隔離溝道內材料隔離區塊之形成。
第1F圖是第1E圖中的該結構的一截面圖，顯示該等隔離區之最終結構。
第2A-2E圖是第1F圖中的該結構沿線2A-2A截取的一截面圖，按順序顯示本發明之浮動閘極記憶體晶胞的一非依電性記憶體陣列形成之半導體結構製程步驟。
本發明之方法在第1A圖至第1F圖及第2A圖至第2E圖(顯示製造本發明記憶體晶胞陣列之製程步驟)中說明。該方法從一半導體基板10開始，較佳地，該半導體基板10為P型且是在該技藝中所習知的。以下描述之該等層之厚度將取決於該等設計規則及製程技術世代。此處描述是針對於0.09um之微米製程。但是，熟於此技者將了解本發明不僅限於任何特定的製程技術世代，也不僅限於之後描述的任何製程參數中之任何特定值。
第1A圖至第1F圖說明眾所周知的在一基板上形成隔離區之STI(淺溝隔離)方法。參見第1A圖，其顯示一半導體基板10(或一半導體井)之平面俯視圖，較佳地，該半導體基板10為P型且在技藝中所習知。材料12及14之第一層與第二層形成(例如生長或沈積)於該基板上。例如，第一層12可以是二氧化矽(以下簡稱「氧化物」)，其藉由任何眾所周知的技術，諸如氧化或氧化沈積(例如化學氣相沈積或CVD)形成於該基板10上達大約50-150之厚度。氮摻雜氧化物或其他絕緣電介質也可被使用。第二層14可以是氮化矽(以下簡稱「氮化物」)，其較佳地藉由CVD或電漿體增強化學氣相沈積(PECVD)形成於氧化物層12上達大約1000-5000之厚度。第1B圖說明產生的結構之一橫截面視圖。
一旦第一層及第二層12/14已形成，適當的光阻劑材料16被施加於該氮化物層14且一遮罩步驟被執行，以選擇性地將該光阻劑材料從在Y或行方向內延伸之某些區域(條紋18)移除，如第1C圖中所示。在該光阻劑材料16被移除的區域，在條紋18內，該暴露的氮化物層14及氧化物層12使用標準蝕刻技術(即各向異性氮化及氧化/電介質蝕刻製程)被蝕刻掉，以在該結構內形成溝道20。相鄰條紋18之間的距離W可與該製程使用之最小微影特徵一樣小。接著使用一矽蝕刻製程使溝道20向下延伸進入該矽基板10內(例如，到一深度大約500至幾微米)，如第1D圖中所示。在該光阻劑16未被移除的區域，該氮化物層14及氧化物層12被維持。現在，在第1D圖中說明之產生的結構，界定與隔離區24交錯之主動區22。
該結構被進一步處理以移除剩餘光阻劑16。接著，諸如二氧化矽之一隔離材料藉由沈積一厚氧化物層形成於溝道20內，隨後一化學機械拋光或CMP蝕刻(使用氮化物層14作為一蝕刻中止層)來移除除溝道20中之氧化物區塊26以外之氧化物層，如第1E圖中所示。剩餘氮化物層及氧化物層14/12接著使用氮化物/氧化物蝕刻製程被移除，留下STI氧化物區塊26沿隔離區24延伸，如第1F圖中所示。
以上所述之STI隔離方法為形成隔離區24之較佳的方法。但是，眾所周知的LOCOS(矽之局部氧化)隔離方法(例如凹入式LOCOS、聚緩衝式LOCOS等)也可被替代使用，其中，該等溝道20可能不延伸進入該基板內，則隔離材料可形成於條紋區18內之該基板表面上。第1A圖至第1F圖說明該基板之記憶體晶胞陣列區，其中記憶體晶胞行將形成於被該等隔離區24分隔之該等主動區22內。應注意，該基板10還包括至少一個周邊區域(未顯示)，用於操作形成於該記憶體晶胞陣列區內的該等記憶體晶胞之控制電路形成於該周邊區域內。較佳地，隔離區塊26也在以上所述之STI或LOCOS製程期間形成於該周邊區域內。
第1F圖中所顯示之結構被進一步如下處理。第2A圖至第2E圖以一正交於第1F圖之視角顯示該等主動區22內結構之橫截面視圖(沿第1C圖及第1F圖中所示之線2A-2A)，本發明之製程中接下來的步驟同時在兩區域內執行。
一絕緣層30(氧化物或氮摻雜氧化物(nitrogen doped oxide)是較佳的)首先形成於該基板10上。該基板10之主動區部分可於此時被摻雜，相對於該周邊區域，可更好地獨立控制記憶體裝置之晶胞陣列部分。此類摻雜通常指的是如Vt
植入或晶胞井植入，且是該技藝中所習知的。在此植入期間，該周邊區域被一光阻層保護，該光阻層在整個結構上沈積且僅從該基板之記憶體晶胞陣列區中移除。下一步，一多晶矽層32(以下簡稱「多晶矽(poly)」形成於氧化物層30上達一厚度大約1000-2000。此時，利用或不利用一微影術遮罩步骤，一多晶矽CMP與回蝕刻(etch back)之結合被執行以限定多晶矽層32之寬度方向(即移除該等隔離區24中之多晶矽層32之部分)。接著，另一絕緣層34形成於(氧化物是較佳的，但是也可替換為氧化物、氮化物、氧化物子層之合成物)多晶矽層32上，隨後是另一多晶矽層36形成於氧化物層34上。產生的結構顯示於第2A圖中。
多個平行第二溝道38藉由在該多晶矽層36上施加光阻劑(遮罩)材料而形成於該等多晶矽層36、氧化物層34、多晶矽層32內，且接著執行一遮罩步驟以將該光阻劑材料從已選定之平行條紋區移除。使用各向異性多晶矽與氧化物(或合成氧化物/氮化物/氧化物)蝕刻來移除該等條紋區內多晶矽層36及氧化物層34之暴露部分，使得第二溝道38向下延伸至多晶矽層32並暴露多晶矽層32。接著，使用一高溫氧化物(HTO)沈積、氮化物沈積及氧化之結合來在多晶矽層36之該等暴露部分上產生絕緣層40。接著，多晶矽層32關於層40以自對準方式被蝕刻以在記憶體晶胞長度方向產生該多晶矽層32之區塊(其將構成該等浮動閘極)。利用一遮罩步驟，適當的離子植入(取決於該基板是P型還是N型)可包括砷、磷、硼及/或銻(且可能為退火)，接著橫跨於該結構表面來實施以使第一(源極)區42形成於第二溝道36底部之基板部分內。該等源極區42與該等第二溝道38自對準，且具有一與基板之第一導電型(例如P型)不同之第二導電型(例如N型)。產生的結構顯示於第2B圖中，其中成對多晶矽區塊36/32被一源極區42分隔。
使用一遮罩步驟來以光阻劑44填充第二溝道38，其還覆蓋層40中的一部分。接著使用一各向異性氧化物蝕刻來移除氧化物層30中之暴露部分，以暴露基板10。接著使用一矽各向異性蝕刻製程來在各該主動區22內向下形成第三溝道46至該基板10內(例如，向下至大約一特徵大小深之深度，例如藉由0.09um技術之大約500至幾微米)。此時，P型植入可用於調整選擇(WL)電晶體之臨界電壓。上述操作可由與該周邊邏輯電晶體形成之結合而完成。產生的結構說明於第2C圖中。
光阻劑44被移除後，執行一熱氧化製程以沿第三溝道46之側壁及底部使氧化物層48形成於基板10之該等暴露部分上。此氧化製程還使第二溝道38底部之氧化物層30加厚。一多晶矽厚層接著形成於該結構上，隨後是一多晶矽回蝕刻製程，該製程以多晶矽區塊50填充第二溝道38，且使多晶矽間隔52形成於第三溝道46內。此多晶矽層也可用於周邊區域裝置內的閘極形成。產生的結構說明於第2D圖中。
使用一氧化物沈積及各向異性蝕刻來使氧化物間隔54於多晶矽間隔52外側上形成。使用適當的離子植入(及退火)來使第二(汲極)區56於該基板10內形成。諸如BPSG(硼磷矽玻璃)或氧化物之絕緣材料58接著形成於整個結構上。一遮罩步驟被執行以界定該汲極區56上之蝕刻區域。在該等受遮罩區域中，該絕緣材料58被選擇性地蝕刻，以產生向下延伸至汲極區56之接觸開口(contact opening)。該等接觸開口接著被填充以一導體金屬(例如鎢)以形成電氣連接至汲極區56之金屬接觸體60。最終之主動區記憶體晶胞結構說明於第2E圖中。
如第2E圖中所示，本發明之製程形成可彼此成鏡像之記憶體晶胞對，其中，記憶體晶胞形成於多晶矽區塊50的每一側上(且共享多晶矽區塊50)。針對每個記憶體晶胞，第一區42與第二區56分別形成該等源極區與汲極區(儘管熟於此技者了解源極與汲極可在操作期間切換)。多晶矽區塊32構成該浮動閘極，多晶矽區塊36構成該控制閘極，多晶矽間隔52構成該選擇閘極，且多晶矽區塊50構成該抹除閘極。每個記憶體晶胞之通道區62於在該源極42與汲極56之間之基板表面部分內被界定。每個通道區62包括三部分：在第三溝道46下面(且在選擇閘極52下面)之第一(水平)部分62a，沿已填充之第三溝道46(且沿選擇閘極52)的垂直壁延伸之第二(垂直)部分62b，及沿位於已填充之第三溝道46側壁與源極區42之間的基板10表面延伸之第三(水平)部分62c。每對記憶體晶胞共享一被配置於已填充的第二溝道38下面之共用源極區42及一共用抹除閘極50。同樣地，來自不同記憶體晶胞鏡像組之相鄰記憶體晶胞共享每個汲極區56。
現在將描述該等記憶體晶胞之操作。關於此等記憶體晶胞操作之一些層面及原理也在美國專利第5,572,054號案中描述，其揭露在此以參照形式併入本文，其係有關於具有一浮動閘極之非依電性記憶體晶胞之操作及原理、閘極至閘極穿隧(gate to gate tunneling)及藉此形成之一記憶體晶胞陣列。
為了抹除任何指定主動區22中的一已選定的記憶體晶胞，一接地電位被施加於其源極42及其選擇閘極52與控制閘極36。一高正電壓(例如+10-12伏特)被施加於其抹除閘極50。該浮動閘極32上之電子藉由傅勒-諾德翰穿隧(Fowler-Nordheim tunneling)機制被感生，從該浮動閘極32穿隧，通過該層40，到達該抹除閘極50上，使該浮動閘極32帶正電。應注意，由於每個抹除閘極50面對一對浮動閘極32，故每對中的兩個浮動閘極32會在同時被抹除。
當一已選定的記憶體晶胞期望被規劃時，一小電流(例如大約1μA)被施加於其汲極區56。鄰近於MOS結構的該臨界電壓的一正電壓位準(高於汲極56大約+0.2至1伏特的等級)被施加於其選擇閘極52，且一8-10V電壓被施加於其控制閘極36。一正的高電壓(例如大約5至10伏特的等級)被施加於其源極區42。因為該浮動閘極32與該控制閘極36高度電容耦合，故該浮動閘極32「經歷(see)」一大約+4至+8伏特等級之電壓電位。由該汲極區56產生之電子將從此區向該源極區42流動，通過通道區62的深度空乏之水平及垂直部分62a/62b。當該等電子到達該通道區62之垂直部分62b上端時，由於橫跨通道區部分62a及62c之間的間隙區所產生的大的電位降而加速(因為該浮動閘極32與該帶正電之控制閘極36強電壓耦合)。該等電子將加速且變熱，大多數電子被注入且通過氧化物層30並到達該浮動閘極32上，因此，使該浮動閘極32帶負電。對於不包含該已選定記憶體晶胞之記憶體晶胞列/行，將低電位或接地電位施加於該源極區42/汲極區56及控制閘極36/選擇閘極52。因此，僅已選定列與行中之該記憶體晶胞被規劃。
電子被注入至該浮動閘極32上將持續，直至該浮動閘極32上的電荷減少至不能再在通道區62c近端之該間隙區中維持一高的表面電位。此時，該浮動閘極32內之電子或負電荷將使從該汲極區56流動至該浮動閘極32上之電子流減少。
最後，為了讀取一已選定的記憶體晶胞，接地電位被施加於其源極區42。一讀取偏壓(例如大約0.6至1伏特)被施加於其汲極區56，一偏壓(例如0-3V)被施加於其控制閘極36，且一大約1至4伏特之偏壓(取決於該裝置之電源電壓)被施加於其選擇閘極52。若該浮動閘極32帶正電(即該浮動閘極放出電子)，接著該水平通道區部分62c(在該浮動閘極32下面)導通。當該選擇閘極52升至該讀取電位時，該等水平及垂直通道區部分62a/62b(與該選擇閘極52相鄰)也導通。因此，整個通道區62將導通，使電子從該源極區42流動至該汲極區56。此被感測之電流將為「1」狀態。
在另一方面，若該浮動閘極32帶負電，該水平通道區部分62c弱導通或完全不導通。即使當該選擇閘極52與汲極區56升至其等讀取電位時，也極少或無電流流過水平通道區部分62c。在此情況下，該電流與該「1」狀態下之電流相比非常小或完全無電流。以此方式，該記憶體晶胞被感測為規劃在「0」狀態。對於未被選定的行與列，接地電位被施加於該等源極區42/汲極區56及選擇閘極52，因此只有該已選定的記憶體晶胞被讀取。
該記憶體晶胞陣列包括周邊電路，該周邊電路包括習知的列位址解碼電路、行位址解碼電路、感測放大器電路、輸出緩衝電路及輸入緩衝電路，其等是該技藝內所習知的。
本發明為任何給定大小之記憶體晶胞提供一具有優越規劃效率之記憶體晶胞陣列。該規劃效率以兩種方式加強。首先，藉由在該延伸至該基板內的一溝道中形成選擇閘極，可增加由該選擇閘極控制的通道區部分之長度，而不增加該記憶體晶胞之橫向大小。該通道區此部分之增加的長度允許該等電子在到達該浮動閘極之前更好地加速。其次，將該選擇閘極埋置入該基板內產生直接指向該浮動閘極32之通道區62的垂直部分62b。這意味著該等被加速電子直接向該浮動閘極32行進，與平行於絕緣層行進之電子穿隧通過該絕緣層相比，這產生更優的熱電子穿隧。該改進型規劃效率對於總記憶體晶胞幾何大小不斷縮小之技術而言很重要。當大多數特徵尺寸可被縮小或正被縮小時，用於規劃的該通道區部分之長度在較小程度上縮短，保持原狀，或甚至增加以達到更好的規劃效率。本發明之操作與一般趨勢相反，一般趨勢減小記憶體晶胞尺寸意味著減小所有關鍵尺寸之大小與長度。最後，源極區42與汲極區56被垂直且水平分隔以允許較容易地最佳化可靠性參數，而不影響晶胞大小。
應了解，本發明不僅限於以上所述之該(等)實施例及此處所說明之實施例，還包含任何及所有落入後附申請專利範圍內之變化。例如，溝道46可以以任何形狀延伸至基板內而結束，溝道側壁可以是或可以不是垂直導向的，並不僅限於圖中所示之伸長的矩形形狀。儘管以上所述之方法描述了使用被適於摻雜的多晶矽作為用於形成該等記憶體晶胞之導電材料，但在該技藝中具有通常知識者應清楚的是，在本揭露及後附申請專利範圍之脈絡中，「多晶矽」指的是任何可適用於形成非依電性記憶體晶胞元件的導電材料。另外，任何適當的絕緣體可用於代替二氧化矽或氮化矽。此外，任何具有不同於二氧化矽(或任何絕緣體)且不同於多晶矽(或任何導體)之蝕刻特性之適當的材料可被使用。而且，如申請專利範圍明顯所示，並不是所有方法步驟需要按照所說明或加以申請專利之準確順序被執行，而是可按照允許本發明之記憶體晶胞適當形成之任何順序執行。此外，以上所述之發明顯示的是形成於顯示為經均勻摻雜之一基板內，但是眾所周知且本發明所考量的是記憶體晶胞元件可形成於該基板之井區內，該井區與該基板其他部分相比，被摻雜以具有一不同導電型。單層絕緣或導電材料可如多層此等材料一樣來形成，且反之亦然。最後，該等選擇閘極52被顯示但是不必具有延伸出第三溝道46之外的上部。
參見此處之本發明不欲限制任何申請專利範圍或任何申請專利範圍用語(term)之範圍，而僅指一個或多個申請專利範圍可能涵蓋的一或多個特徵。上文所述之材料、製程及數值範例僅為示範性的，且不應被視為限制申請專利範圍。應注意，如本文所使用的，用語「在...上(over)」及「在...上(on)」均包括「直接在...上(directly on)」(無中間材料、元件或空間被配置於其間)及「間接在...上(indirectly on)」(有中間材料、元件或空間被配置於其間)。同樣地，用語「相鄰的(adjacent)」包括「直接相鄰(directly adjacent)」(無中間材料、元件或空間被配置於其間)及「間接相鄰(indirectly adjacent)」(有中間材料、元件或空間被配置於其間)。例如，「在一基板上(over a substrate)」形成一元件可包括直接在該基板上形成該元件，其間無中間材料/元件，也可包括間接地在該基板上形成該元件，其間具有一個或多個中間材料/元件。
10．．．半導體基板/基板/矽基板
12．．．材料/第一層/氧化物層
14．．．材料/第二層/氮化物層
16．．．光阻劑材料/光阻劑
18．．．條紋/條紋區
20．．．溝道
22．．．主動區
24．．．隔離區
26．．．氧化物區塊/隔離區塊
30．．．絕緣層/氧化物層
32．．．多晶矽/多晶矽層/多晶矽區塊/浮動閘極
34．．．絕緣層/氧化物層
36．．．多晶矽層/多晶矽區塊/控制閘極
38．．．第二溝道
40．．．絕緣層/層
42．．．第一區/源極區/源極
44．．．光阻劑
46．．．第三溝道/溝道
48．．．氧化物層
50．．．多晶矽區塊/抹除閘極
52．．．多晶矽間隔/選擇閘極
54．．．氧化物間隔
56．．．第二區/汲極區
58．．．絕緣材料
60．．．金屬接觸體
62．．．通道區
62a．．．第一部分/水平通道區
62b．．．第二部分/垂直通道區
62c．．．第三部分/水平通道區
W．．．距離
第1A圖是本發明之方法的第一步中用以形成隔離區的一半導體基板的一俯視圖。
第1B圖是該結構沿線1B-1B截取的一截面圖，顯示本發明之初始製程步驟。
第1C圖是結構之俯視圖，顯示該製程中第1B圖之該結構的下一步驟，隔離區於此被界定。
第1D圖是第1C圖中的該結構沿線1D-1D截取的一截面圖，顯示形成於該結構內之該等隔離溝道。
第1E圖是第1D圖中的該結構的一截面圖，顯示該等隔離溝道內材料隔離區塊之形成。
第1F圖是第1E圖中的該結構的一截面圖，顯示該等隔離區之最終結構。
第2A-2E圖是第1F圖中的該結構沿線2A-2A截取的一截面圖，按順序顯示本發明之浮動閘極記憶體晶胞的一非依電性記憶體陣列形成之半導體結構製程步驟。
10．．．半導體基板/基板/矽基板
30．．．絕緣層/氧化物層
32．．．多晶矽/多晶矽層/多晶矽區塊/浮動閘極
34．．．絕緣層/氧化物層
36．．．多晶矽層/多晶矽區塊/控制閘極
40．．．絕緣層/層
42．．．第一區/源極區/源極
48．．．氧化物層
50．．．多晶矽區塊/抹除閘極
52．．．多晶矽區塊/選擇閘極
54．．．氧化物間隔
56．．．第二區/汲極區
58．．．絕緣材料
60．．．金屬接觸體
62．．．通道區
62a．．．第一部分/水平通道區
62b．．．第二部分/垂直通道區
62c．．．第三部分/水平通道區
Claims (18)
- 一種電氣可規劃且可抹除記憶體裝置，其包含：一半導體材料之基板，其具有一第一導電型及一表面；一溝道，其形成於該基板之該表面內；第一與第二間隔區，其等形成於該基板內且具有一第二導電型，該基板內有一通道區在其等之間，其中該第二區形成於該溝道下面，且該通道區包括一沿該溝道之一底壁延伸之第一部分，一沿該溝道之一側壁延伸之第二部分，及一沿該基板之該表面延伸之第三部分；一導電浮動閘極，其被配置於該通道區第三部分上且與之絕緣，以控制該通道區第三部分的導電性；一導電控制閘極，其被配置於該導電浮動閘極上且與該導電浮動閘極絕緣；一導電選擇閘極，其至少部分地被配置於該溝道內且與該通道區第二部分橫向相鄰並與之絕緣，且在該通道區第一部分上並與之絕緣，以控制該通道區第一與第二部分的導電性；及一導電抹除閘極，其被配置與該導電浮動閘極橫向相鄰且與之絕緣。
- 如申請專利範圍第1項所述之裝置，其中該導電抹除閘極被配置於該第一區上且與之絕緣。
- 如申請專利範圍第1項所述之裝置，其中該導電選擇閘極包括其延伸出該溝道之外的一上部。
- 如申請專利範圍第1項所述之裝置，其中該導電控制閘極被置於該導電浮動閘極上且與之絕緣。
- 如申請專利範圍第1項所述之裝置，其進一步包含：一第二溝道，其形成於該基板之該表面內；一第三區，其形成於該基板內且具有一第二導電型，該基板內有一第二通道區在該第一區與該第三區之間，其中該第三區形成於該第二溝道下面，且該第二通道區包括一沿該第二溝道之一底壁延伸之第一部分，一沿該第二溝道之一側壁延伸之第二部分，及一沿該基板之該表面延伸之第三部分；一導電第二浮動閘極，其被配置於該第二通道區第三部分上且與之絕緣，以控制該第二通道區第三部分的導電性；一導電第二控制閘極，其被配置於該第二導電浮動閘極上且與之絕緣；及一導電第二選擇閘極，其至少部分地被配置於該第二溝道內且與該第二通道區第二部分橫向相鄰並與之絕緣，且在該第二通道區第一部分上並與之絕緣，以控制該第二通道區第一與第二部分的導電性；其中該導電抹除閘極被配置與該第二導電浮動閘極橫向相鄰且與之絕緣。
- 一種電氣可規劃且可抹除記憶體裝置陣列，其包含：一半導體材料之基板，其具有一第一導電型及一表面； 形成於該基板上之間隔的隔離區，其等互相平行且在一第一方向上延伸，在每對相鄰的隔離區之間有一主動區；且各該主動區包括多個記憶體晶胞對，其中各該記憶體晶胞對包含：一對溝道，其等形成於該基板之該表面內，一對第二區，每一第二區形成於該對溝道其中之一下面之基板內，一第一區，其形成於該基板內，其中一對通道區中的每一通道區位於該第一區與該等第二區中的一個第二區之間之基板內，其中該第一區與該等第二區具有一第二導電型，且其中各該通道區包括一沿該等溝道其中之一的一底壁延伸之第一部分，一沿此溝道之一側壁延伸之第二部分，及一沿該基板表面延伸之第三部分，一對導電浮動閘極，每個被配置於該等通道區第三部分其中之一上且與之絕緣，以控制此通道區第三部分的導電性，一對導電控制閘極，其等各被配置於該等導電浮動閘極其中之一上且與之絕緣，一對導電選擇閘極，每個至少部分地被配置於該等溝道其中之一內且與該等通道區第二部分中之一者橫向相鄰並與之絕緣，且在該通道區第一部分中之一者之上並與之絕緣，以控制此通道區第一 與第二部分的導電性，及一導電抹除閘極被配置與該對導電浮動閘極橫向相鄰且與之絕緣。
- 如申請專利範圍第6項所述之陣列，其中針對各該記憶體晶胞對，該導電抹除閘極被配置於該第一區上且與之絕緣。
- 如申請專利範圍第6項所述之陣列，其中針對各該記憶體晶胞對，各該導電選擇閘極包括其延伸出該等溝道其中之一之外的一上部。
- 如申請專利範圍第6項所述之陣列，其中針對各該記憶體晶胞對，各該導電控制閘極被配置於該等導電浮動閘極其中之一上且與之絕緣。
- 一種形成一記憶體晶胞的方法，其包含下列步驟：在具有一第一導電型之半導體材料之基板的一表面內形成一溝道；在該基板內形成具有一第二導電型之第一與第二間隔區，該基板內有一通道區在其等之間，其中該第二區形成於該溝道下面，且該通道區包括一沿該溝道之一底壁延伸之第一部分，一沿該溝道之一側壁延伸之第二部分，及一沿該基板之該表面延伸之第三部分；形成一導電浮動閘極，其被配置於該通道區第三部分上且與之絕緣，以控制該通道區第三部分的導電性；形成一導電控制閘極，其被配置於該導電浮動閘極上且與之絕緣； 形成一導電選擇閘極，其至少部分地被配置於該溝道內且與該通道區第二部分橫向相鄰並與之絕緣，且在該通道區第一部分上並與之絕緣，以控制該通道區第一與第二部分的導電性；及形成一導電抹除閘極，其被配置與該導電浮動閘極橫向相鄰且與之絕緣。
- 如申請專利範圍第10項所述之方法，其中該導電抹除閘極被配置於該第一區上且與之絕緣。
- 如申請專利範圍第10項所述之方法，其中該導電選擇閘極包括其延伸出該溝道之外的一上部。
- 如申請專利範圍第10項所述之方法，其中該導電控制閘極被配置於該導電浮動閘極上且與之絕緣。
- 如申請專利範圍第10項所述之方法，其進一步包含以下步驟：在該基板之該表面內形成一第二溝道；在具有一第二導電型之該基板內形成一第三區，該基板內有一第二通道區在該第一區與該第三區之間，其中該第三區形成於該第二溝道下面，且該第二通道區包括一沿該第二溝道之一底壁延伸之第一部分，一沿該第二溝道之一側壁延伸之第二部分，及一沿該基板之該表面延伸之第三部分；形成一導電第二浮動閘極，其被配置於該第二通道區第三部分上且與之絕緣，以控制該第二通道區第三部分的導電性； 形成一導電第二控制閘極，其被配置於該第二導電浮動閘極上且與之絕緣；及形成一導電第二選擇閘極，其至少部分地被配置於該第二溝道內且與該第二通道區第二部分橫向相鄰並與之絕緣，且在該第二通道區第一部分上並與之絕緣，以控制該第二通道區第一與第二部分的導電性；其中該導電抹除閘極被配置與該第二導電浮動閘極橫向相鄰且與之絕緣。
- 一種形成一電氣可規劃且可抹除記憶體裝置陣列的方法，其包含下列步驟：在一半導體基板上形成間隔的隔離區，其等互相平行且在一第一方向上延伸，在每對相鄰的隔離區之間有一主動區，其中該基板具有一表面及一第一導電型；及在各該主動區內形成多個記憶體晶胞對，其中各該記憶體晶胞對之形成包括：在該基板之該表面內形成一對溝道，在該基板內形成一對第二區，每一第二區被配置於該對溝道其中之一下面，在該基板內形成一第一區，其中一對通道區中的每一通道區在該第一區與該等第二區中的一個第二區之間之基板內，其中該第一區與該等第二區具有一第二導電型，且其中各該通道區包括一沿該等溝道其中之一的一底壁延伸之第一部分，一沿該溝道之一側壁延伸之第二部分，及一沿基板表面延 伸之第三部分，形成一對導電浮動閘極，每個被配置於該等通道區第三部分其中之一上且與之絕緣，以控制此通道區第三部分的導電性，形成一對導電控制閘極，各該等導電控制閘極被配置於該等導電浮動閘極其中之一者之上且與之絕緣，形成一對導電選擇閘極，每個至少部分地被配置於該等溝道其中之一內且與該等通道區第二部分中之一者橫向相鄰並與之絕緣，且在該通道區第一部分中之一者之上並與之絕緣，以控制此通道區第一與第二部分的導電性，及形成一導電抹除閘極，其被配置與該對導電浮動閘極橫向相鄰且與之絕緣。
- 如申請專利範圍第15項所述之方法，其中針對各該記憶體晶胞對，該導電抹除閘極被配置於該第一區上且與之絕緣。
- 如申請專利範圍第15項所述之方法，其中針對各該記憶體晶胞對，各該導電選擇閘極包括其延伸出該等溝道其中之一之外的一上部。
- 如申請專利範圍第15項所述之方法，其中針對各該記憶體晶胞對，各該導電控制閘極被配置於該等導電浮動閘極其中之一上且與之絕緣。
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