KR20050074336A - 비휘발성 메모리 셀의 플로팅 게이트 상에 전자들을프로그래밍하는 개선된 방법 - Google Patents
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- 238000007667 floating Methods 0.000 title claims abstract description 106
- 238000000034 method Methods 0.000 title claims abstract description 65
- 239000000758 substrate Substances 0.000 claims abstract description 77
- 239000004065 semiconductor Substances 0.000 claims abstract description 31
- 239000000463 material Substances 0.000 claims description 21
- 239000012212 insulator Substances 0.000 claims description 6
- 230000001133 acceleration Effects 0.000 claims 2
- 239000004020 conductor Substances 0.000 abstract description 5
- 150000004767 nitrides Chemical class 0.000 description 49
- 230000008569 process Effects 0.000 description 41
- 238000005530 etching Methods 0.000 description 36
- 125000006850 spacer group Chemical group 0.000 description 35
- 230000002093 peripheral effect Effects 0.000 description 32
- 238000002955 isolation Methods 0.000 description 23
- 238000000151 deposition Methods 0.000 description 21
- 229920002120 photoresistant polymer Polymers 0.000 description 21
- 230000008021 deposition Effects 0.000 description 19
- 230000003647 oxidation Effects 0.000 description 13
- 238000007254 oxidation reaction Methods 0.000 description 13
- 239000011810 insulating material Substances 0.000 description 12
- 230000000873 masking effect Effects 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 12
- 239000002184 metal Substances 0.000 description 12
- 230000015572 biosynthetic process Effects 0.000 description 11
- 230000007246 mechanism Effects 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 230000008878 coupling Effects 0.000 description 9
- 238000010168 coupling process Methods 0.000 description 9
- 238000005859 coupling reaction Methods 0.000 description 9
- 230000002829 reductive effect Effects 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 238000005468 ion implantation Methods 0.000 description 8
- 230000005641 tunneling Effects 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 7
- 239000007943 implant Substances 0.000 description 6
- 238000001459 lithography Methods 0.000 description 6
- 230000036961 partial effect Effects 0.000 description 5
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- 238000003491 array Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 150000001450 anions Chemical class 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000008685 targeting Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
- H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7887—Programmable transistors with more than two possible different levels of programmation
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명에 따라, 메모리 셀은 반도체 기판의 표면에 형성된 트렌치, 및 채널 영역이 사이에 형성된, 이격된 소스 및 드레인 영역들을 갖는다. 소스 영역은 트렌치 아래에 형성되고, 채널 영역은 트렌치의 측벽을 따라 수직으로 확장하는 제 1 부분과 기판 표면을 따라 수평으로 확장하는 제 2 부분을 포함한다. 전기 도전성 플로팅 게이트는 채널 영역의 제 1 부분에 인접하고 그로부터 절연되어 트렌치 내에 배치된다. 전기 도전성 제어 게이트는 채널 영역의 제 2 부분 상에 배치되며 그로부터 절연된다. 도전성 물질의 블록은 플로팅 게이트에 인접하고 그로부터 절연되어 트렌치 내에 배치되는 적어도 하위 부분을 갖고, 소스 영역에 전기적으로 접속될 수 있다. 셀을 프로그래밍하는 방법은 채널의 제 2 부분 내에 반전층을 생성하는 단계들을 포함한다. 전자들의 스트림은 반전층에 인접한 드레인 영역에 발생되고, 전자들의 스트림은 반전층을 통해 통과되어, 핀치 오프점에 도달한다. 전자들은 스캐터링이 거의 없거나 또는 전혀 없이, 플로팅 게이트로부터의 필드 라인들에 의해 공핍 영역(depletion region)을 통해 가속되고, 이것은 전자들이 기판으로부터 플로팅 게이트를 분리하는 절연층을 통해 가속되어, 플로팅 게이트에 주입되도록 한다.
Description
본 특허 출원은 고도로 결합된 비휘발성 트렌치 메모리 셀(High Coupling Non-Volatile Trench Memory Cell)의 명칭으로 2002년 4월 5일자로 출원된 미합중국 가특허 출원 제60/370,888호; 비휘발성 메모리 트렌치 셀 및 그의 제조 방법(Non-Volatile Memory Trench Cell and Method of Making Same)의 명칭으로 2002년 7월 2일자로 출원된 미합중국 가특허 출원 제60/393,696호; 및 매립된 플로팅 게이트를 갖는 비휘발성 메모리 트렌치 셀(Non-Volatile Memory Trench Cell with Buried Floating Gate)의 명칭으로 2002년 7월 23일자로 출원된 미합중국 가특허 출원 제60/398,146호의 우선권을 주장하는 2003년 2월 4일자로 출원되어 동시 계류중인 출원 제 10/358,623호의 일부 계속 출원이고, 이들은 참고 문헌으로서 전체가 본원에 포함된다.
본 발명은 플로팅 게이트 메모리 셀들의 반도체 메모리 어레이를 형성하는 자기-정렬 방법에 관한 것이다. 또한, 본 발명은 상기 유형의 플로팅 게이트 메모리 셀들의 반도체 메모리 어레이에 관한 것이다.
플로팅 게이트를 사용하여 전하들을 저장하기 위한 비휘발성 반도체 메모리 셀들 및 반도체 기판 내에 형성된 이ㅏ러한 비휘발성 메모리 셀들의 메모리 어레이들은 당업계에 잘 공지되어 있다. 전형적으로, 그러한 플로팅 게이트 메모리 셀들은 분할 게이트 유형 또는 스택된 게이트 유형으로 이루어져 있다.
반도체 플로팅 게이트 메모리 셀 어레이들의 제조 가능성에 직면한 문제점들 중의 하나는 소스, 드레인, 제어 게이트, 및 플로팅 게이트 등의 여러 구성요소들(components)의 정렬이다. 반도체 프로세싱의 집적의 디자인 룰이 감소함에 따라, 최소 리소그라피 피쳐를 감소시키고, 정확한 정렬에 대한 필요성이 보다 중요해지고 있다. 여러 부분들의 정렬 역시 반도체 제품들의 제조 수율을 결정한다.
자기-정렬은 당업계에 잘 공지되어 있다. 자기-정렬은 피처들(features)이 단계별 프로세싱에서 상호 자동으로 정렬되도록 1개 이상의 물질들을 포함하는 1개 이상의 단계들을 처리하는 작용에 관한 것이다. 따라서, 본 발명은 플로팅 게이트 메모리 셀 유형의 반도체 메모리 어레이의 제조를 달성하기 위한 자기-정렬 기술을 사용한다.
단일 웨이퍼 상에서 메모리 셀들의 수를 최대화시키기 위해 메모리 셀 어레이들의 크기를 축소시킬 필요성이 항상 존재한다. 각 쌍이 단일 소스 영역을 공유하고, 셀들의 인접한 쌍들이 공통 드레인 영역을 공유하는 쌍들 내에 메모리 셀들을 형성함으로서 메모리 셀 어레이의 크기를 감소시키는 것은 잘 공지되어 있다. 그러나, 어레이의 큰 영역은 드레인 영역들에 대한 비트-라인 접속(bit-line connection)을 위해 전형적으로 보존된다. 비트-라인 영역은 종종 메모리 셀 쌍들 사이의 접점 오프닝들(contact openings) 및 워드라인 스페이싱에 대한 접점에 의해 점유되고, 이는 리소그라피 발생, 접점 정렬 및 접점 통합에 강력히 의존한다. 또한, 워드-라인 트랜지스터에 대해 현저한 스페이스가 보존되고, 그의 크기는 리소그라피 발생 및 접합 스케일링에 의해 설정된다.
전통적으로, 플로팅 게이트는 파울러-노르드하임 터널링(Fowler-Nordheim-tunneling)을 증진시키기 위해 제어 게이트에 대향하는 예리한 에지(sharp edge)에 의해 형성되고, 이는 소거 오퍼레이션 동안 플로팅 게이트의 전자들을 제거하기 위해 사용된다. 예리한 에지는 불균일한 방식으로 플로팅 게이트 폴리의 상부 표면을 산화시키거나 또는 부분적으로 에칭함으로써 전형적으로 형성된다. 그러나, 플로팅 게이트의 치수들이 작아짐에 따라, 이러한 예리한 에지는 이러한 방식으로 형성하기가 보다 곤란해질 수 있다.
또한, 메모리 셀 어레이의 프로그래밍 효율을 개선시킬 필요가 있다. 도 10a를 참조하면, 종래 기술의 플래쉬 메모리 셀(200)의 부분 단면적이 도시된다(미합중국 특허 제5,029,130호에 개시된 바와 같고, 그의 개시 내용은 참고 문헌으로서 본원에 포함된다). 프로그래밍하는 동안, 영역(210)은 접지 전압에 또는 그 근처에 유지된다. 영역(220)에는 +10볼트 등의 큰 전압이 공급된다. 이어서, 공핍 영역(250)은 영역(220) 둘레에 형성된다. 더욱이, 영역(220)과 플로팅 게이트(230) 사이의 큰 용량성 결합 때문에, 플로팅 게이트(230)는 대략 +7볼트의 전압을 "보게 된다". +1.5V 등의 임계 전압보다 약간 더 큰 전압이 제어 게이트(240)에 인가된다. 제어 게이트(240)에서 전압은 플로팅 게이트(230)에서 전압보다 작기 때문에, 필드 라인들은 플로팅 게이트(230)로부터 기판(260)으로, 이어서 제어 게이트(240)로 발산될 것이다. 양의 전압이 제어 게이트(240)에 인가될 때, 제어 게이트(240) 아래의 채널 영역 부분은 "턴 온"되고, 즉, 반전층(280)이 형성된다. 전자들은 핀치 오프점(295)에 도달할 때까지 반전층(280) 내의 기판(260)의 표면 근처의 제 1 영역(210)으로부터 유동한다. 상기 지점(295)에서, 전자들은 필드 라인들에 의해 가속된다. 그러나, 전자들을 플로팅 게이트(230)에 "주입"하기 위해, 제 1 영역(210)으로부터의 전자들은 수직 방향으로 모멘텀(momentum)을 발생시키기 위해 기판(260) 내에서 불순물들 또는 격자 결함들과 충돌(즉, 스캐터링)해야 한다. 더욱이, 산화물과 실리콘 간의 에너지 장벽을 극복하기에 충분한 수직 속도를 갖는 전자들만이 플로팅 게이트(230)에 주입될 것이다. 결과로써, 반전층(280) 내에서 흐르는 전자로부터 적은 백분율의 전자들(1000중의 1 정도)만이 플로팅 게이트(230)에 주입되기에 충분한 에너지를 가질 것이다. 따라서, 이러한 프로그래밍 메카니즘에서, 스캐터링은 프로그래밍 메카니즘의 필수 성분이다.
도 10b를 참조하면, EPROM 셀(300)을 포함하는 종래 기술의 다른 프로그래밍 메카니즘이 도시되어 있다. 도 10a에 나타낸 플래쉬 셀(200)에 대한 고찰과 유사하게, 프로그래밍 중에, 제 1 영역(210)은 접지 전압 또는 그 근처에서 유지된다. 영역(220)에는 +12볼트 등의 높은 전압이 공급된다. 이어서, 공핍 영역(250)은 제 2 영역(220) 둘레에 형성된다. 또한, +12V 등의 큰 전압이 제어 게이트(240)에 인가되고, 이는 약 +7볼트로 "보이는" 플로팅 게이트(230)를 초래한다. 플로팅 게이트(230) 상의 전압은 공핍 영역(250)에서 전압보다 적기 때문에, 필드 라인들은 공핍 영역(250)으로부터 플로팅 게이트(230)로 발산될 것이다. 더욱이, 약 +7볼트로 "보이는" 플로팅 게이트에 의해, 플로팅 게이트(230) 아래의 채널 영역의 부분은 "턴 온"되고, 즉, 반전층(280)이 형성된다. 전자들은 핀치 오프점(295)에 도달할 때까지 반전층(280) 내의 기판(260)의 표면 근처의 제 1 영역(210)으로부터 유동한다. 그 지점(295)에서, 전자들은 필드 라인들에 의해 가속된다. 그러나, 전자들은 필드 라인들에 의해 기판(260)의 표면으로부터 실질적으로 반발(repulse)된다. 결과로써, 전자들은 "하향" 방향으로 이동한다. 전자들을 플로팅 게이트(230)에 "주입"하기 위해, 제 1 영역(210)으로부터 전자들은 모멘텀의 수직 성분을 발생시키기 위해 기판(260) 내에서 불순물들 또는 격자 결함들과 충돌해야 한다. 1) 기판 내의 반발성 필드; 2) 실리콘-산화물 계면에서 에너지 장벽; 및 3) 산화물 내의 반발성 필드를 극복하기에 충분한 초기 수직 속도를 갖고, 이어서 충분히 상향 수직 방향으로 이동하는 전자들만이 플로팅 게이트(230)에 주입될 것이다. 결과로써, 초기에 전자들은 실질적으로 "하향" 이동하기 때문에, 반전층(280) 내에서 흐르는 전자로부터 프로그램된 플래쉬 셀(200) 중의 전자들의 백분율보다 더 적은 백분율의 전자들(수십만 또는 심지어 백만중의 1 정도)이 플로팅 게이트(230)에 주입되기에 충분한 에너지를 가질 것이다. 따라서, 마찬가지로, 이러한 프로그래밍 메카니즘에서, 스캐터링은 프로그래밍 메카니즘의 필수 성분이다.
따라서, 본 발명의 하나의 목적은 전자들을 저장하기 위해 플로팅 게이트를 갖는 비휘발성 메모리 셀의 프로그래밍 효율을 개선시키는 방법을 창출하는 것이다.
기판의 비평면 부분들 상에 메모리 셀 소자들을 형성하는 것은 공지되어 있다. 예를 들면, 미합중국 특허 제5,780,341호(Ogura)는 기판 표면 내에 형성된 스텝 채널을 포함하는 많은 메모리 디바이스 구성들을 개시한다. 스텝 채널의 목적은 열전자들을 플로팅 게이트에 보다 효율적으로 주입하는 것이지만, 이들 메모리 디바이스 디자인들은 메모리 셀 소자들의 크기 및 형성 뿐만 아니라 효율적이고 신뢰할 수 있는 오퍼레이션에 필요한 필수 오퍼레이션 파라메터들을 최적화시키기가 곤란하다는 점에서 여전히 불충분하다.
증진된 프로그래밍 효율을 제공하면서 셀 크기가 현저히 감소된 비휘발성, 플로팅 게이트 유형 메모리 셀 어레이에 대한 필요성이 존재한다.
본 발명에서, 프로그래밍 효율은 제 1의 도전형의 반도체 물질의 기판에 메모리 셀을 사용하고, 제 2의 도전형의 기판 내에 형성된 제 1 및 제 2 이격된 영역들을 가짐으로써 나타난다. 비-공통-평면 채널 영역(non-co-planar channel region)은 제 1 영역과 제 2 영역 사이의 기판 내에 형성된다. 비-공통-평면 채널 영역은 2 부분 즉, 제 1 부분 및 제 2 부분을 갖는다. 전기 도전성 제어 게이트는 내부에 반전층을 생성하기 위해 채널 영역의 제 1 부분에 인접하고 그로부터 절연되어 배치된 부분을 갖는다. 플로팅 게이트는 양의 전압이 플로팅 게이트에 결합될 때, 플로팅 게이트로 지향된 필드 라인들을 갖는 공핍 영역을 생성하기 위해, 채널 영역의 제 2 부분에 인접하고, 절연체에 의해 그로부터 절연되어 배치된 부분을 갖는다. 제 1 영역은 반전층에 인접하고, 디바이스를 프로그래밍하는 방법은 반전층을 생성하는 것을 포함한다. 전자들의 스트림은 제 1 영역에 발생되고, 전자들은 반전층을 통해 횡단한다. 이어서, 전자들은 스캐터링이 거의 없거나 또는 전혀 없이, 필드 라인들에 의해 공핍 영역을 통해 가속되고, 전자들이 절연체를 통해 가속되어, 플로팅 게이트에 주입되도록 한다.
본 발명의 방법은 (본 발명의 메모리 셀 어레이를 제조하는 프로세싱 단계들을 보여주는) 도 1a 내지 1f 및 도 2a 내지 2Q, 및 (반도체 구조의 주변 영역(들)을 제조하는데 있어서 프로세싱 단계들을 보여주는) 도 3a-3q에 예시된다. 이 방법은 P 유형으로 된 것이 바람직하고, 당업계에 잘 공지된 반도체 기판(10)으로 시작한다. 아래 기재된 층들의 두께는 디자인 룰들 및 프로세스 기술 생성에 의존할 것이다. 여기서 기재된 것은 0.10 미크론 프로세스에 대한 것이다. 그러나, 본 발명이 임의의 특정 프로세스 기술 생성으로 제한되지 않을 뿐만 아니라, 이후 기재되는 임의의 프로세스 파라메터들에서 임의의 특정 값으로 제한되지 않음을 당업계의 숙련자들은 이해할 것이다.
고립 영역 형성
도 1a 내지 1f는 기판 상에 고립 영역들을 형성하는 잘 공지된 ST1 방법을 예시한다. 도 1a를 참조하면, P 유형으로 된 것이 바람직하고, 당업계에 잘 공지된 반도체 기판(10)(또는 반도체 웰)의 평면도가 도시된다. 물질의 제 1 및 제 2 층들(12 및 14)은 기판 상에 형성(예, 성장 또는 침착)된다. 예를 들면, 제 1 층(12)은 산화 또는 산화물 침착(예, 화학적 증착 또는 CVD) 등의 임의의 잘 공지된 기술에 의해 약 50-150Å 두께로 기판(10) 상에 형성된 이산화 규소(이하 "산화물")일 수 있다. 질소 도핑된 산화물 또는 기타 절연 유전체들 역시 사용될 수 있다. 제 2 층(14)은 바람직하게는 CVD 또는 PECVD에 의해 약 1000-5000Å 두께로 산화물층(12) 상에 형성되는 질화 규소(이하 "질화물")일 수 있다. 도 1b는 결과의 구조의 단면을 예시한다.
일단 제 1 및 제 2 층들(12/14)이 형성되면, 적절한 포토 레지스트 물질(16)이 질화물층(14) 상에 도포되고, 마스킹 단계는 도 1c에 나타낸 바와 같이, Y 또는 컬럼 방향으로 확장하는 특정 영역들(스트라이프들 18)로부터 포토 레지스트 물질을 선택적으로 제거하기 위해 수행된다. 포토-레지스트 물질(16)이 제거되는 경우, 노출된 질화물층(14) 및 산화물층(12)은 구조내에 트렌치들(20)을 형성하기 위해 표준 에칭 기술들(즉, 비등방성 질화물 및 산화물/유전체 에칭 프로세스들)을 사용하여 스트라이프들(18) 내에서 에칭된다. 인접한 스트라이프들(18) 간의 거리(W)는 사용된 프로세스의 최소 리소그라피 피처만큼 작을 수 있다. 이어서, 실리콘 에칭 프로세스는 도 1d에 나타낸 바와 같이 트렌치들(20)을 실리콘 기판(10) 내로 하향 (예, 약 500Å 내지 수 미크론들 깊이까지) 확장시키기 위해 사용된다. 포토 레지스트(16)가 제거되지 않은 경우, 질화물층(14) 및 산화물층(12)이 남겨진다. 도 1d에 예시된 결과의 구조는 이제 고립 영역들(24)과 엇갈리는 활성 영역들(22)을 한정한다.
구조는 남아있는 포토 레지스트(16)를 제거하기 위해 추가로 처리된다. 이어서, 이산화 규소 등의 고립 물질은 도 1e에 도시된 바와 같이 트렌치들(20) 내에 산화물 블록들(26)을 제외한 산화물층을 제거하기 위해 두꺼운 산화물층을 침착시키고, 이어서 화학-기계적-연마 또는 CMP 에칭에 의해 (에칭 정지제로서 질화물층(14)을 사용하여) 트렌치들(20) 내에 형성된다. 이어서, 나머지 질화물 및 산화물층들(14/12)은 도 1f에 도시된 바와 같이 질화물/산화물 에칭 프로세스들을 사용하여 제거되고, 고립 영역들(24)을 따라 확장되는 STI 산화물 블록들(26)을 남긴다.
상기 STI 고립 방법은 고립 영역들(24)을 형성하는 바람직한 방법이다. 그러나, 잘 공지된 LOCOS 고립 방법(예, 리세스된 LOCOS, 폴리 버퍼된 LOCOS 등)이 대안으로 사용될 수 있고, 여기서 트렌치들(20)은 기판 내로 확장될 수 없고, 고립 물질은 스트라이프 영역들(18) 내의 기판 표면 상에 형성될 수 있다. 도 1a 내지 1f는 기판의 메모리 셀 어레이 영역을 예시하고, 여기서 메모리 셀의 컬럼들은 고립 영역들(24)에 의해 분리되는 활성 영역들(22) 내에 형성될 것이다. 기판(10)은 적어도 하나의 주변 영역(28)을 포함하기도 하며, 여기서 메모리 셀 어레이 영역 내에 형성된 메모리 셀들을 오퍼레이팅하기 위해 사용될 제어 회로가 형성된다. 바람직하게는, 고립 블록들(26)이 상기한 바와 동일한 STI 또는 LOCOS 프로세스 동안 주변 영역(28)에 형성되기도 한다.
메모리 셀 형성
도 1f에 나타낸 구조는 추가로 다음과 같이 처리된다. 도 2a 내지 2Q는 (도 1c 및 1에 나타낸 바의 직선 2a-2a를 따라) 도 1f의 그것과 직교하는 도면으로부터 활성 영역들(22) 내의 구조의 단면도들을 나타내고, 도 3a 내지 3q는 본 발명의 프로세스에서 다음 단계들이 두 영역들 내에서 동시에 수행됨에 따라, 주변 영역(들)(28) 내의 구조의 단면도들을 보여준다.
절연층(30)(바람직하게는 산화물 또는 질화물 도핑된 산화물)은 먼저 도 2a 및 3a에 나타낸 바와 같이, 기판(10) 상에 형성된다. 기판(10)의 활성 영역 부분들은 주변 영역(28)에 상대적인 메모리 디바이스의 셀 어레이 부분의 보다 양호한 독립적 제어를 위해 이 시점에 도핑될 수 있다. 그러한 도핑은 종종 V1 임플랜트 또는 셀 웰 임플랜트라 칭하고, 당업계에 잘 공지되어 있다. 이러한 임플랜트 동안, 주변 영역은 포토 레지스트 층에 의해 보호되고, 이는 전체 구조상에 침착되고, 기판의 메모리 셀 어레이 영역으로부터 제거된다.
다음으로, 질화물 등의 경질 마스크 물질(32)의 두꺼운 층이 산화물층(30)(예, ~3500Å 두께) 상에 형성된다. 복수개의 병렬 제 2 트렌치들(34)이 질화물층(14) 상에 포토 레지스트(마스킹) 물질을 도포하고, 이어서 선택된 병렬 스트라이프 영역들로부터 포토 레지스트 물질을 제거하기 위한 마스킹 단계를 수행함으로써 질화물층(32) 내에 형성된다. 비등방성 질화물 에칭은 스트라이프 영역들 내의 질화물층(32)의 노출된 부분들을 제거하기 위해 사용되고, 산화물층(30)을 노출시키기 위해 아래로 확장하는 제 2 트렌치들(34)을 남긴다. 포토 레지스트가 제거된 후, 비등방성 산화물 에칭은 산화물층(30)의 노출된 부분들을 제거하고 제 2 트렌치들(34)을 기판(10) 쪽으로 하향 확장시키기 위해 사용된다. 이어서, 실리콘 비등방성 에칭 프로세스는 활성 영역들(22) 각각 중의 기판(10) 내로 (예를 들면, 거의 하나의 피쳐 크기 깊이로, 예, 0.15㎛ 기술에 의해 약 500Å 내지 수 미크론들로 하향) 제 2 트렌치들(34)을 확장시키기 위해 사용된다. 대안으로, 포토 레지스트는 트렌치들(34)이 기판(10) 내로 형성된 후에 제거될 수 있다. 결과의 활성/주변 영역들(22/28)은 도 2b/3b에 나타낸다.
절연 물질층(36)은 다음에 제 2 트렌치들(34)의 바닥 및 하위 측벽들(예, ~60Å 내지 150Å 두께)을 형성하는 제 2 트렌치들(34) 중의 노출된 실리콘을 따라 (바람직하게는 열적 산화 또는 CVD 산화물 프로세스를 사용하여) 형성된다. 이어서, 두꺼운 폴리실리콘층(38)(이하 "폴리")이 구조상에 형성되고, 이는 제 2 트렌치들(34)을 충전시킬 것이다. 폴리층(38)은 이온 임플랜트에 의해서, 또는 자체 도핑된 폴리 프로세스에 의해 (예, n+) 도핑될 수 있다. 결과의 활성/주변 영역들(22/28)은 도 2C/3C에 나타낸다.
폴리 에칭 프로세스(예, 에칭 정지제로서 질화물층(32)을 사용하는 CMP 프로세스)는 제 2 트렌치들(34)에 남겨지는 폴리실리콘(38)의 블록들(40)을 제외한 폴리층(38)을 제거하기 위해 사용된다. 이어서, 제어된 폴리 에칭은 폴리 블록들(40)의 높이를 낮추기 위해 사용되고, 여기서, 폴리 블록들(40)의 상부들은 도 2d/3D에 나타낸 바와 같이 고립 영역들(24) 내의 STI 블록들(26)의 상부 아래이지만 기판의 표면 상에 배치된다.
이어서, 다른 임의의 폴리 에칭은 도 2E에 도시된 바와 같이 폴리 블록들(40)(제 2 트렌치 측벽에 인접함)의 상부들 상에 경사진 부분들(42)을 생성하기 위해 수행된다. 이어서, 열적 산화 프로세스는 도 2F에 도시된 바와 같이 경사진 부분들(42)의 팁들을 형성하거나 또는 증진시키기 위해 수행되고, 이는 (그 위에 산화물층(46)을 형성하는) 폴리 블록들(40)의 노출된 상부 표면들을 산화시킨다. 이어서, 산화물 스페이서들(48)은 제 2 트렌치들(34)의 측벽들을 따라 형성된다. 스페이서들의 형성은 당업계에 잘 공지되어 있으며, 구조의 윤곽에 걸쳐 물질의 침착에 이어 비등방성 에칭 프로세스를 포함함으로써, 물질이 구조의 수평 표면들로부터 제거되는 한편, 물질은 (라운드된 상위 표면을 갖는) 구조의 수직으로 배향된 표면들 상에 크게 손상되지 않고 남겨진다. 스페이서들(48)은 구조상에 산화물을 (예, 약 300 내지 1000Å 두께로) 침착하고, 이어서 비등방성 산화물 에칭에 의해 형성된다. 산화물 에칭은 또한 제 2 트렌치들(34)의 에칭에서 산화물층(46)의 중심 부분을 제거한다. 주변 영역(28)은 영향 없이 남겨진다. 결과의 활성/주변 영역들(22/28)은 도 2G/3G에 나타낸다.
(트렌치(34)를 따라, STI 산화물 높이를 조절하기 위해) 일부 산화물 에칭과 조합된 비등방성 폴리 에칭이 다음에 수행되고, 이는 도 2H에 도시된 바와 같이, 산화물 스페이서들(48)에 의해 보호되지 않는 폴리 블록들(40)의 중심 부분들을 제거하여, 제 2 트렌치들(34) 각각 내에 반대쪽의 폴리 블록들(40a)의 쌍을 남긴다. 이어서, 절연 침착 및 비등방성 에칭-백 프로세스는 제 2 트렌치들(34) 내부에 폴리 블록들(40a)의 노출된 측면들을 따라 절연층(50)을 형성하기 위해 사용된다. 절연 물질은 임의의 절연 물질(예, ONO-산화물/질화물/산화물, 또는 기타 큰 유전성 물질들)일 수 있다. 바람직하게는, 절연 물질은 산화물이므로, 산화물 침착/에칭 프로세스는 산화물 스페이서들(48)을 강화시키고, 도 2I/3I에 도시된 바와 같이, 기판을 노출시키기 위해 각각의 제 2 트렌치(34)의 바닥에서 산화물층(36)의 노출된 부분들의 제거를 초래한다.
기판이 P 또는 N 유형인 경우에 의존하여, 비소, 인, 붕소 및(또는) 안티몬을 포함할 수 있는 적절한 이온 임플랜테이션(및 가능하다면 어니일)은 제 2 트렌치들(34)의 바닥에 노출된 기판 부분들 내에 제 1 (소스) 영역들(52)을 형성하기 위해 구조의 표면을 가로질러 이루어진다. 소스 영역들(52)은 제 2 트렌치들(34)들에 대해 자기-정렬되고, 기판의 제 1 도전형(예, P 유형)과 상이한 제 2 도전형(예, N 유형)을 갖는다. 이온들은 질화물층(32)에 대한 어떠한 현저한 효과도 없다. 결과의 활성/주변 영역들(22/28)은 도 2J/3J에 도시된다.
폴리 침착 단계, 그에 이은 (에칭 정지제로서 질화물층(32)을 사용하는) 폴리 CMP 에칭은 도 2K에 도시된 바와 같이 폴리 블록들(54)로 제 2 트렌치들(34)을 충전시키기 위해 사용된다. 질화물층(32)을 제거하고, 폴리 블록들(40a)의 상부 에지들을 노출시키는 질화물 에칭이 후속한다. 터널 산화물층(56)은 다음으로 열적 산화, 산화물 침착 또는 이들 둘에 의해 폴리 블록들(40a)의 노출된 상부 에지들 상에 형성된다. 이러한 산화물 형성 단계는 또한 폴리 블록들(54)의 노출된 상부 표면들 상에 산화물층(58)을 형성할 뿐만 아니라 가능하게는 기판(10) 상의 산화물층(30)을 두껍게 한다. 주변 영역(28)에서 임의의 V1 임플랜테이션은 활성 영역들(22)을 완전히 마스킹함으로써 이 시점에 수행될 수 있다. 결과의 활성/주변 영역들(22/28)은 도 2L/3L에 도시된다.
산화물층(30)은 활성 영역들 내의 메모리 셀들, 및 주변 영역 내의 제어 회로 모두에 대한 게이트 산화물로서 작용한다. 각각의 디바이스에 대해, 게이트 산화물의 두께는 그의 최대 오퍼레이팅 전압을 지령한다. 따라서, 제어 회로의 일부가 메모리 셀들 또는 제어 회로의 다른 디바이스들과 상이한 전압에서 오퍼레이팅되는 것이 바람직한 경우, 게이트 산화물(32)의 두께는 프로세스의 이러한 시점에 변형될 수 있다. 제한되지 않는 실시예에서, 포토 레지스트(60)는 구조상에 형성되고, 산화물층(30)의 부분들을 노출시키기 위해 주변 영역 내의 포토 레지스트 부분들을 선택적으로 제거하기 위한 마스킹 단계가 후속한다. 산화물층(30)의 노출된 부분들은 도 2M/3M에 예시된 바와 같이 (예, 제어된 에칭을 사용함으로써) 박막화될 수 있거나, 또는 목적하는 두께를 갖는 산화물층(30a)으로 대체될 수 있다.
포토 레지스트(60)의 제거 후, 폴리 침착 단계는 구조상에 (예, 약 500-3000Å 두께) 폴리층(62)을 형성하기 위해 사용된다. 포토 레지스트 조성물 및 마스킹 단계들은 도 2N/3N에 도시된 바와 같이, 주변 영역(28) 내의 폴리층 상에 포토 레지스트(64)의 블록들을 형성하기 위해 후속한다. 이어서, 비등방성 폴리 에칭은 (주변 영역(28) 내의) 포토 레지스트 블록들(64) 아래 폴리 블록들(66) 및 (활성 영역들(22) 내의) 산화물 스페이스들(48)에 인접한 폴리 스페이서들(68)을 제외한 폴리층(62)을 제거하기 위해 사용된다. 적절한 이온 임플랜테이션(및 어니일)은 기판 활성 영역들 내에 제 2 (드레인) 영역들(70)을 형성하고, 내부의 디바이스들에 대해 적절한 주변 영역(28) 내에 소스/드레인 영역들(72/74)을 형성하기 위해 사용된다. 결과의 활성/주변 영역들(22/28)은 도 2O/3O에 도시된다.
포토 레지스트 블록들(64)이 제거된 후, 절연 스페이서들(76)은 절연 물질 침착 및 비등방성 에칭 (예, 질화물 또는 산화물)에 의해 형성되고, 폴리 스페이서들(68), 산화물 스페이서들(48) 및 폴리 블록들(66)에 반하여 배치된다. 이어서, 금속 침착 단계는 활성 및 주변 영역들(22/28) 상에 텅스텐, 코발트, 티탄, 니켈, 백금 또는 몰리브덴 등의 금속을 침착시키기 위해 수행된다. 이어서, 구조들이 어니일되고, 위에 금속화된 폴리실리콘(78) (폴리사이드)의 도전층을 형성하기 위해 고온 금속이 폴리 스페이서들(68) 및 폴리 블록들(66)의 노출된 상단 부분들 내로 흐르고, 퍼져 나가게 한다. 나머지 구조상에 침착된 금속은 금속 에칭 프로세스에 의해 제거된다. 결과의 활성/주변 영역들(22/28)은 도 2P/3P에 도시된다.
이어서, BPSG 또는 산화물 등의 절연 물질(80)이 전체 구조상에 형성된다. 마스킹 단계는 드레인 영역들(70/74) 상으로 에칭 면적을 한정하기 위해 수행된다. 절연 물질(80)은 드레인 영역들(70/74)로 하향 확장되는 접점 오프닝들을 생성하기 위해 마스크된 영역들 내에서 선택적으로 에칭된다. 이어서, 접점 오프닝들은 드레인 영역들(70/74)에 전기적으로 접속된 금속 접점들(82)을 형성하기 위해 도전성 금속(예, 텅스텐)으로 충전된다. 드레인 라인 접점들(84/86)(예, 알루미늄, 구리 등)은 각각의 활성 영역(22) 내의 모든 접점들을 함께 접속시키고, 주변 영역(28) 내의 복수개의 드레인 영역들(74)을 함께 접속시키기 위해 절연 물질(80) 상의 금속 마스킹에 의해 활성 및 주변 영역들(22/28) 각각에 부가된다. 최종 활성 영역 메모리 셀 구조는 도 2Q에 예시되어 있으며, 최종 주변 영역 제어 회로 구조는 도 3q에 예시된다.
도 2Q에 도시된 바와 같이, 본 발명의 프로세스는 상호 거울 역할을 하는 메모리 셀들의 쌍들을 형성하고, 단 메모리 셀은 폴리 블록(54)의 각각의 측면 상에 형성된다. 각각의 메모리 셀에 대해, 제 1 및 제 2 영역들(52/70)은 소스 및 드레인 영역들 각각을 형성하지만 (소스 및 드레인이 오퍼레이션 중에 스위치될 수 있음을 당업계의 숙련자들은 알고 있다). 폴리 블록(40a)은 플로팅 게이트를 구축하고, 폴리 스페이서(68)는 제어 게이트를 구축한다. 각각의 메모리 셀에 대한 채널 영역들(90)은 소스 및 드레인(52/70) 사이에 있는 기판의 표면 부분 내에서 한정된다. 각각의 채널 영역(90)은 근사하는 적절한 각도에서 함께 조인된 2 부분들을 포함하고, 단 제 1 (수직) 부분(92)은 충전된 제 2 트렌치(34)의 수직 벽을 따라 확장하고, 제 2 (수평) 부분(94)은 충전된 제 2 트렌치(34)의 측벽과 드레인 영역(70) 사이에서 확장한다. 메모리 셀들의 각각의 쌍은 충전된 제 2 트렌치(34) 아래 배치되고, 폴리 블록(54)과의 전기 접점 내에 존재하는 공통 소스 영역(52)을 공유한다. 마찬가지로, 각각의 드레인 영역(70)은 메모리 셀들의 상이한 미러 세트들로부터 인접한 메모리 셀들 사이에 공유된다.
도 4는 비트 라인들(84)과 드레인 영역들(70) 사이의 상호 접속 뿐만 아니라, 활성 및 고립 영역들(22/24) 모두를 가로질러 확장하는 제어(워드) 라인들로서 연속적으로 형성되는 제어 게이트들(68)을 보여주는 결과의 구조의 평면도이다. 상기 프로세스는 (딥 임플랜트에 의해서 또는 이온 임플랜테이션 전에 제 2 트렌치들(34)의 고립 영역 부분들로부터 STI 절연 물질을 제거함으로써 용이하게 행해질 수 있는) 고립 영역들(24)을 가로질러 확장하는 소스 영역들(52)을 생산하지 않는다. 그러나, (소스 영역들(52)과의 전기 접점 내에 존재하는) 폴리 블록들(54)은 인접한 활성 영역들에 대해 고립 영역들을 가로질러 연속적으로 형성되고, 쌍을 이룬 메모리 셀들의 각각의 로우에 대해 모든 소스 영역들(52)을 함께 전기적으로 접속시키는 소스 라인들을 형성한다.
플로팅 게이트들(40a)은 제 2 트렌치들(34) 내에 배치되고, 각각의 플로팅 게이트는 채널 영역 수직 부분들(92) 중의 하나, 소스 영역들(52) 중의 하나 및 폴리 블록들(54) 중의 하나에 대향하고, 그로부터 절연된다. 각각의 플로팅 게이트들(40a)은 기판 표면 상으로 확장하는 상위 부분을 포함하고, 대향하는 에지(96) 내에서 종료되고, 제어 게이트들(68) 중의 하나로부터 절연되고, 따라서 산화물층(56)을 통해 파울러-노르드하임 터널링에 대한 경로를 제공한다. 폴리 블록들(54) 각각은 그들 사이의 증진된 전압 커플링을 위해, 플로팅 게이트들(44a)을 따라 확장하고, 그로부터 (산화물층(50)에 의해) 절연된다. 임의의 제어 게이트와 임의의 플로팅 게이트 사이에 기껏 부분 수직 오버랩 만이 존재함으로써, 이들 사이의 과도한 용량성 결합은 아래 기재된 메모리 셀의 오퍼레이션을 방해하지 않는 것이 중요하다. 이는 제어 게이트와 플로팅 게이트 사이에 임의의 수직 오버랩이 존재하는 경우, 제어 게이트는 플로팅 게이트를 (수직 방향으로) 완전히 오버랩하기에 충분히 (수평 방향으로) 확장하지 못하는 것을 의미한다.
메모리 셀 오퍼레이션
메모리 셀들의 오퍼레이션이 이하 기재될 것이다. 그러한 메모리 셀들의 오퍼레이션 및 오퍼레이션 이론은 미합중국 특허 제5,572,054호에 개시되어 있고, 그의 내용은 플로팅 게이트 및 제어 게이트를 갖는 비휘발성 메모리 셀, 제어 게이트에 대한 플로팅 게이트 터널링 및 그에 의해 형성된 메모리 셀들의 어레이의 오퍼레이션 및 오퍼레이션 이론에 관하여 참고 문헌으로서 본원에 인용한다.
임의의 활성 영역(22) 중의 선택된 메모리 셀을 초기에 소거하기 위해, 그의 소스(52) 및 드레인(70) 모두에 접지 전위가 인가된다. 높은 양의 전압(예, +7 내지 +15 볼트들)이 제어 게이트(68)에 인가된다. 플로팅 게이트(40a) 상의 전자들은 하울러-노르드하임 터널링 메카니즘을 통해 플로팅 게이트들(40a)의 상위 단부로부터 (주로 에지(96)로부터) 터널링을 위해, 산화물층(56)을 통해, 제어 게이트(68) 상으로 유도되어, 플로팅 게이트(40a)를 양으로 하전되게 남긴다. 터널링은 에지(96)의 첨예도에 의해 증진된다. 제어 게이트들(68) 각각은 연속적인 제어(워드) 라인들로서 활성 및 고립 영역들을 가로질러 확장하기 때문에, 각각의 활성 영역 내의 하나의 메모리 셀은 동시에 '소거'되는 것에 주의해야 한다.
선택된 메모리 셀이 프로그램되도록 요구될 때, 적은 전압(예, 0.5 내지 2.0V)이 그의 드레인 영역(70)에 인가된다. MOS 구조의 임계 전압 근처의 양의 전압 레벨(드레인 노드(70) 이상 약 +0.2 내지 1 볼트 정도)이 그의 제어 게이트(68)에 인가된다. 높은 양의 전압(예, 5 내지 10볼트 정도)이 그의 소스 영역(52)에 인가된다. 플로팅 게이트(40)는 소스 영역(52)과 동일한 전압 전위에 있는 폴리 블록(54)에 큰 용량으로 결합되기 때문에, 플로팅 게이트(40)는 +4 내지 +8 볼트 정도의 전압 전위를 "본다". 이는 기판(10) 내에 깊은 소스 영역(250)을 형성한다. 더욱이, 플로팅 게이트(40) 상의 전압은 제어 게이트들(68) 상의 전압보다 더 크기 때문에, 필드 라인들은 도 10c에 도시된 바와 같이, 플로팅 게이트(40)로부터 제어 게이트(68)로 발산될 것이다. 더욱이, 양의 전압이 제어 게이트(68)에 인가되기 때문에, 반전층(280)이 기판(10) 내에 형성된다. 반전층(280)은 드레인 영역(70)에 접속된다. 이어서, 프로그래밍 전자들의 스트림은 (잘 알려진 바와 같이, 전류는 전자들의 스트림에 대해 반대 방향으로 흐름) 드레인 영역(70)에서 생성된다. 전자들은 핀치 오프점(295)에 도달하는 반전층(280)을 통해 이동한다. 공핍 영역(295)에 또는 그 내부에 존재하는 핀치 오프점(295)에서, 전자들은 플로팅 게이트(40)로부터 필드 라인들에 의해 가속된다. 도 10c로부터 알 수 있듯이, 필드 라인들은 제어 게이트(68)로 지향된 플로팅 게이트(40)로부터 발산되기 때문에, 전자들은 단순히 필드 라인들과 동일한 일반적인 방향으로 가속된다. 이들 전자가 가속되고 에너지를 얻을 때, 충분한 에너지를 갖는 이들 전하들은 절연층(36)을 가로지를 것이고, 플로팅 게이트(40)에 주입될 수 있다. 따라서, 종래 기술의 프로그래밍 메카니즘과 달리, 공핍 영역(250)의 전자들은 플로팅 게이트(40)의 일반 방향으로 모멘텀 성분을 생성하기 위한 스캐터링을 필요로 하지 않는다. 사실상, 스캐터링은 그것이 핀치 오프점(295)으로부터 전자들이 플로팅 게이트(40) 쪽의 방향으로 모멘텀 및 에너지를 실질적으로 잃게 하기 때문에 바람직하지 못하다. 따라서, 본 발명의 프로그래밍 메카니즘에서, 공핍 영역의 전자들은 스캐터링이 거의 없거나 또는 전혀 없이 가속되고, 플로팅 게이트(40)에 주입된다.
선택되지 않은 메모리 셀들에 관한 한, 선택된 메모리 셀을 함유하지 않는 메모리 셀 로우들/컬럼들에 대해 소스/드레인 영역들(52/70) 및 제어 게이트들(68)에 낮은 전위 또는 접지 전위가 인가된다. 따라서, 선택된 로우 및 컬럼 내의 메모리 셀만이 프로그램된다.
플로팅 게이트(40a)으로의 전자들의 주입은 플로팅 게이트(40a) 상의 전하의 감소가 열전자들을 발생시키기 위해 수직 채널 영역 부분(92)을 따라 높은 표면 전위를 더 이상 지속할 수 없을 때까지 계속될 것이다. 그 지점에서, 플로팅 게이트(40a) 내의 전자들 또는 음의 전하들이 드레인 영역(70)으로부터 플로팅 게이트(40a) 상으로 흐르는 전자를 감소시킬 것이다.
마지막으로, 선택된 메모리 셀을 판독하기 위해, 접지 전위가 그의 소스 영역(52)에 인가된다. 판독 전압 (예, ~0.5 내지 2볼트)이 그의 드레인 영역(70)에 인가되고, 약 1 내지 4 볼트(디바이스의 전원 전압에 의존함)가 그의 제어 게이트(68)에 인가된다. 플로팅 게이트(40a)가 양으로 하전된 경우, (즉, 플로팅 게이트는 전자들이 방전됨), 수직 채널 영역 부분(92)(플로팅 게이트(40a)에 직접적으로 인접함)는 턴 온된다. 따라서, 전체 채널 영역(90)이 턴 온될 것이고, 이는 전자들이 소스 영역(52)으로부터 드레인 영역(70)으로 흐르게 한다. 이와 같이 감지된 전류는 "1" 상태였다.
다른 한편, 플로팅 게이트(40a)가 음으로 하전되는 경우, 수직 채널 영역 부분(92)은 약하게 턴 온되거나 또는 전체적으로 차단된다. 제어 게이트(68) 및 드레인 영역(70)이 판독 전위로 상승할 때조차, 수직 채널 영역 부분(92)을 통해 전류가 거의 흐르지 않거나 또는 전혀 흐르지 않을 것이다. 이러한 경우에, 전류는 "1" 상태의 그것에 비해 매우 적거나 또는 전혀 전류가 흐르지 않는다. 이러한 방식으로, 메모리 셀은 "0" 상태에서 프로그램될 것으로 감지된다. 접지 전위가 선택되지 않은 컬럼들 및 로우들에 대해 소스/드레인 영역들(52/70) 및 제어 게이트들(68)에 인가됨으로써 선택된 메모리 셀만이 판독된다.
메모리 셀 어레이는 당업계에 잘 공지된 종래의 로우 어드레스 디코딩 회로, 컬럼 어드레스 디코딩 회로, 센스 증폭기 회로, 출력 버퍼 회로 및 입력 버퍼 회로를 포함하는 주변 회로를 포함한다.
본 발명은 크기가 축소되고 프로그램 효율이 뛰어난 메모리 셀 어레이를 제공한다. 소스 영역들(52)은 기판(10) 내부에 매립되고, 제 2 트렌치들(34)에 대해 자기-정렬되기 때문에 메모리 셀 크기는 현저히 감소되고, 여기서 공간은 리소그라피 생성, 접점 정렬 및 접점 통합에서의 제한들로 인해 낭비되지 않는다. 각각의 플로팅 게이트(40a)는 프로그램 오퍼레이션 동안 터널링 전자들을 수신하고, 판독 오퍼레이션 동안 수직 채널 영역 부분(92)을 턴 온시키기 위해 기판 내에 형성된 제 2 트렌치(34) 내에 배치된 하위 부분을 갖는다. 각각의 플로팅 게이트(40a)는 또한 기판 내에 형성된 제 2 트렌치 밖으로 확장하고, 소거 오퍼레이션 동안 그곳으로의 파울러 노르드하임 터널링을 위해 제어 게이트에 대향하는 에지에서 종결되는 상위 부분을 갖기도 한다.
프로그램 효율은 플로팅 게이트로부터 발산하는 필드 라인들에 의해 가속되는 전자들에 의해 본 발명의 방법에서 크게 증진되고, 전자들이 모멘텀 또는 에너지를 잃게 하는 충격 이온화가 거의 없거나 또는 전혀 없다. 도 10a에 나타낸 종래 기술의 디바이스에서 추정된 프로그램 효율(전체 전자들의 수에 비교하여 주입된 전자들의 수)은 약 1/1000으로 추정된다. 그러나, 본 발명에서, 프로그램 효율은 10배 또는 심지어 100배 개선되고, 여기서 거의 모든 전자들은 플로팅 게이트에 주입된다.
본 발명에 의해, 각각의 플로팅 게이트(40a)와 대응하는 소스 영역(52) 사이에 폴리 블록(54)(소스 영역(52)과 전기적으로 접속됨)을 통해 증진된 전압 커플링이 또한 존재한다. 동시에, 플로팅 게이트(40a)와 제어 게이트(68) 사이에 비교적 낮은 전압 커플링이 존재한다. 더욱이, 수직으로 뿐만 아니라 수평으로 분리된 소스 영역(52) 및 드레인 영역(70)을 가짐으로써 셀 크기에 영향을 미치지 않으면서 신뢰성 파라메터들의 보다 용이한 최적화를 허용한다.
제 1의 대체 실시예
도 5a 내지 5j는 본 발명의 메모리 셀 어레이를 제조하는 대체 방법에 대한 활성 영역들(22)에서 구조의 단면들을 보여준다. 이러한 제 1의 대안의 프로세스는 도 2a에 도시된 구조로 시작한다. 간단히 하기 위해, 상기 제 1의 실시예와 공통 소자들은 동일한 소자 번호들을 사용하여 지정된다.
두꺼운 질화물층(32)(예, ~1000 내지 10,000Å 두께)은 산화물층(30) 상으로 형성된다. 병렬인 제 2 트렌치들(34)은 질화물층(32) 상에 포토 레지스트 (마스킹) 물질을 도포하고, 이어서 선택된 병렬인 스트라이프 영역들로부터 포토 레지스트 물질을 제거하는 마스킹 단계를 수행함으로써 질화물층(32) 내에 형성된다. 비등방성 질화물 에칭은 스트라이프 영역들 내의 질화물층(32)의 노출된 부분들을 제거하기 위해 사용되고, 산화물층(30)으로 하향 확장하고, 산화물층(30)을 노출시키는 제 2 트렌치들(34)을 남긴다. 포토 레지스트가 제거된 후, 산화물 스페이서들(102)은 산화물 침착 단계에 이어, 산화물 비등방성 에칭 단계에 의해 제 2 트렌치들(34) 내에 형성된다. 제 2 트렌치들의 바닥 중심 내의 산화물층(30)의 부분들 역시 이러한 산화 에칭 단계 동안 제거되어, 밑에 놓인 기판(10)을 노출시킨다. 결과의 구조가 도 5a에 도시된다.
실리콘 비등방성 에칭 프로세스는 제 2 트렌치들(34)을 각각의 활성 영역들(22)에서 기판(10) 내로 하향 (예를 들면, 0.15㎛ 기술에 의해 약 500Å 내지 수 미크론들 깊이까지 하향) 확장시키기 위해 사용된다. 기판(10) 내의 제 2 트렌치들(34)의 폭은 반드시 산화물 스페이서들(102) 간의 스페이싱이다. 이어서, 적절한 이온 임플랜테이션 (및 가능한 어니일)은 제 2 트렌치들(34)의 바닥에 노출된 기판 부분들 내에 제 1 (소스) 영역들(52)을 형성하기 위해 구조의 표면을 가로질러 이루어졌다. 소스 영역들(52)은 제 2 트렌치들(34)에 대해 자기-정렬되고, 기판의 제 1 도전형(예, P 유형)과 상이한 제 2 도전형(예, N 유형)을 갖는다. 이온들은 질화물층(32)에 대한 어떠한 현저한 효과도 미치지 않는다. 결과의 구조는 도 5B에 나타낸다.
다음으로, 산화물층(100)은 바람직하게는 열적 산화에 의해 (예, ~70 내지 150Å 두께) 노출된 실리콘 기판(10)(제 2 트렌치들(34)의 바닥 및 하위 측벽들을 형성함) 상에 형성된다. 이어서, 두꺼운 폴리층이 구조상에 형성되고, 이는 제 2 트렌치들(34)을 충전한다. 에칭 정지제로서 질화물층(32)을 사용하는 폴리 CMP 에칭 프로세서는 제 2 트렌치들(34) 내에 남겨지는 폴리 블록들(54)을 제외한 폴리층을 제거하기 위해 사용된다. 이어서, 제어된 폴리 에칭은 질화물층(32)의 상부 아래 폴리 블록들(54)의 높이를 하강시키기 위해 사용된다. 이어서, 임의의 산화물층(104)이 (예, 열적 산화에 의해) 폴리 블록들(54) 상에 형성된다. 이어서, 박층의 질화물층(106)이 구조상으로 침착되고, 이어서 산화물층(104) 및 폴리 블록들(54) 상으로의 이들 부분들을 제외한 질화물층(106)을 제거하기 위한 마스킹 단계 및 질화물 에칭이 후속한다. 이는 구조상으로 포토레지스트를 침착시키고, 이어서 제어된 노출에 의해 수행될 수 있음으로써, 제 2 트렌치(34) 내의 포토 레지스트만이 침착된 질화물을 커버하도록 남겨진다. 결과의 구조가 도 5C에 도시된다.
마스크로서 질화물층(106)을 사용함으로써, 건식 및(또는) 습식 산화물 에칭은 산화물 스페이서들(102)을 제거하기 위해 사용된다. 폴리 블록들(54)의 노출된 측면 부분들 및 기판의 노출된 부분들 상에 산화물층(108)을 형성하는 열적 산화 프로세스가 이어진다. 비등방성 산화물 에칭은 기판 상에 바로 형성된 산화물층(108)을 제거하기 위해 사용된다. 결과의 구조가 도 5D에 도시된다.
마스크들로서 질화물층들(32 및 106)을 사용함으로써, 실리콘 에칭은 제 2 트렌치들(34) 내의 노출된 실리콘 기판을 폴리 블록들(54)의 바닥들에 의한 깊이까지 하향 에칭하기 위해 사용된다. 추가의 이온 임플랜테이션 (임의의 가능한 어니일)은 도 5E에 도시된 바와 같이, 제 2 트렌치들(34) 아래로 소스 영역들(52)을 확장시키기 위해 사용된다.
이어서, 절연층은 바람직하게는 산화물의 CVD 증착에 의해 (예, ~70-150Å) 제 2 트렌치 측벽들 상에 형성된다. 두꺼운 폴리층은 제 2 트렌치들(34)을 충전시키는 구조상에 형성되고, (에칭 정지제로서 질화물층(32)을 사용하여) CMP 폴리 에칭이 후속하고, 고립 영역들(24) 내의 STI 산화물 블록들(26)의 그것 아래의 상부들을 갖는 폴리 블록들(40a)을 형성하기 위한 추가의 폴리 에칭이 이어진다. 이어서, 경사진 에칭 또는 산화는 폴리 블록들(40a)의 상부들 상의 에지들(96)을 첨예화시키기 위해 사용된다. 이어서, 산화물 침착 및 에칭 되돌림 프로세스는 폴리 블록들(40a)을 시일링하고, 제 2 트렌치들(34)의 상부들에 산화물 스페이서들을 생성하는 산화물(112)로 제 2 트렌치들(34)의 상단 부분들을 충전시키기 위해 사용된다. 결과의 구조가 도 5F에 도시되고, 산화물로 포위되고 시일링된 각각의 제 2 트렌치 내의 3개의 폴리 블록들을 포함한다. 폴리 블록(54)은 소스 영역(52)과 전기적 접점 내에 있고, (소스 영역(52)으로부터 절연된) 폴리 블록들(40a)의 쌍 내에 배치된다.
폴리 블록(54)의 임의의 확장은 제어된 질화물 및 산화물 에칭에 이어 폴리 침착 및 폴리 CMP 에칭 되돌림에 의해 질화물층(106) 및 산화물층(104)을 제거함으로써 수행된다. 이어서, 임의의 폴리 에칭은 도 5G에 도시된 바와 같이 폴리 블록들(54) 상으로 보호성 산화물층(114)을 형성하기 위해 산화 프로세스가 사용되기 전에 폴리 블록들(54)의 새로운 상단들을 저하시키기 위해 사용될 수 있다. 질화물 에칭은 다음에 질화물층(32)을 제거하기 위해 사용된다. 이어서, 제어된 산화물 에칭은 노출된 산화물을 약 10 내지 수백 Å 만큼 후퇴시키기 위해 사용되고, 산화물층들(30 및 114)을 재형성하고, 폴리 블록들(40a)의 상부들을 포위하는 산화물에서 톱니꼴 형성을 초래하는 열적 산화 프로세스가 후속한다. 결과의 구조가 도 5H에 도시된다.
폴리 침착 및 비등방성 폴리 에칭은 산화물 스페이서들(112)에 인접한 폴리 스페이서들(68)을 형성하기 위해 사용된다. 적절한 이온 임플랜테이션 (임의의 가능한 어니일)은 기판 내에 제 2 (드레인) 영역들(70)을 형성하기 위해 사용된다. 이어서, 절연 스페이서들(76)은 절연 물질 침착 및 비등방성 에칭 (예, 질화물 또는 산화물)에 의해 형성되고, 폴리 스페이서들(68)에 반하여 배치된다. 이어서, 금속 침착 단계는 기판 상에 텅스텐, 코발트, 티탄, 니켈, 백금 또는 몰리브덴 등의 금속을 침착시키기 위해 수행되고, 이어서, 이는 위에 폴리사이드(78)를 형성하기 위해 폴리 스페이서들(68)의 노출된 상부 위치들 내로 고온 금속이 흘러 퍼지게 허용하도록 어니일된다. 나머지 구조상에 침착된 나머지 금속은 금속 에칭 공정에 의해 제거된다. 결과의 구조가 도 5I에 도시된다.
절연 물질(80), 금속 접점들(82) 및 드레인 라인 접점(84)은 도 5j에 도시된 최종 구조를 초래하기 위해 도 2Q에 관하여 상기한 바와 같이 형성된다. 이러한 실시예의 장점은 견고한 소스 라인 폴리 블록들(54)이 형성되고, 소스 영역들(52)과의 이들의 전기적 접점들이 형성되는 경우이다. 더욱이, 후기에 형성된 플로팅 게이트 폴리 블록들(40a)을 분리하기 위해 폴리 블록(54)을 사용하는 것은 플로팅 게이트들 간의 단락들을 방지하기 용이하게 한다.
제 2의 대체 실시예
도 6a 내지 6G 및 7a 내지 7g는 본 발명의 메모리 셀 어레이를 제조하는 제 2의 대체 방법을 예시한다. 이러한 제 2의 대체 프로세스는 도 2b 및 3b에 도시된 구조들로 시작하지만, 질화물층(32) 아래에 산화물층(30)의 형성 없이, 산화물층(30)은 이러한 실시예에 대해 임의적이다. 도 2C에 관하여 상기한 바의 절연 물질(36)의 형성 후, 이온 임플랜테이션 (임의의 가능한 어니일) 프로세스는 제 2 트렌치들(34)의 바닥에 노출된 기판 부분들 내에 제 1 (소스) 영역들(52)을 형성하기 위해 사용된다. 이어서, 박층의 폴리층(118)은 도 6a 및 7a에 도시된 바와 같이, 구조들상에 형성된다. 폴리층(118)은 이온 임플랜트에 의해서 또는 자체 프로세스에 의해 (예, n+) 도핑될 수 있다. 폴리층(118)의 두께는 바람직하게는 50-500Å이고, 최종 메모리 셀 디바이스에 대한 플로팅 게이트들의 결과의 두께를 지령한다.
산화물이 구조상에 형성되고, 산화물 블록들(120)로 제 2 트렌치들(34)을 충전시키는 평면화 산화물 에칭 (예, 에칭 정지제로서 질화물층(32) 상으로 폴리층(118)의 부분들을 사용한 CMP 에칭)이 후속한다. 폴리층의 노출된 부분들 (즉, 질화물층(32) 상의 부분들)을 제거하는 폴리 에칭이 후속한다. 산화물 에칭은 다음으로 (예, 산화물 에칭 정지제로서 STI 블록들(26)상에 불활성 영역들 중의 폴리층(118)의 부분들을 사용하여) 고립 영역들(24) 중의 STI 블록들(26)상에 배치된 폴리층(118)의 부분들에 의해서조차 산화물 블록들(120)을 하향 후퇴시키기 위해 사용된다. 결과의 활성/주변 영역 구조들은 도 6B 및 7B에 도시된다.
2개의 상이한 지형학적 레벨로 배치된 폴리층(118)의 2개의 상이한 부분들이 기재된 산화물 에칭, 폴리 에칭, 산화물 에칭 프로세스에서 에칭 정지제로서 사용되는 것에 주의해야 한다. 상세하게는, 도 6a에 도시된 바와 같이, 폴리층(118)은 트렌치(34) 외부의 질화물층(32) 상에 형성된 제 1 부분들(119a)을 갖는다. 도 6h는 활성 영역들(22) 대신에 고립 영역들(24)에서 이루어지는 것 외에는 도 6a에 도시된 바와 동일한 제 2 트렌치(34)의 도면이다. 도 6h에 도시된 바와 같이, 폴리층(118)은 STI 블록들(26)상에 형성된 제 2 부분들(119b)을 갖는다. 따라서, 폴리층 부분들(119a)은 폴리층 부분들(119b)의 그것보다 높은 지형학적 레벨로 배치된다. 활성 영역들 내에 산화물 블록(120)을 형성하기 위해, 제 1 산화물 에칭은 활성 및 고립 영역들(22/24) 모두 내의 제 2 트렌치들(34)을 균일하게 충전시키기 위해 에칭 정지제로서 폴리층 부분들(119a)을 사용하여 수행된다. 후속 산화물 에칭은 활성 영역 내에 적절한 레벨의 산화물 블록(120)을 설정하고, 고립 영역(24) 내의 폴리층(118)을 완전히 노출시키기 위해 에칭 정지제로서 폴리층 부분들(119b)을 사용한다.
다음으로, 폴리 에칭은 폴리층(118)의 노출된 부분들을 제거하기 위해 (즉, 활성 영역들 내의 제 2 트렌치들(34)의 상위 부분들을 따라, 고립 영역들(24) 내의 STI 블록들(26)상에) 사용된다. 폴리층(118)의 노출된 단부 부분들 상에 산화물 블록들(122)을 형성하기 위해 산화 프로세스가 후속한다. 산화물 등의 유전성 스페이서들(124)이 이어서 도 6C에 도시된 바와 같이 산화물 침착 및 에칭 되돌림을 통해 산화물 블록들(122)상으로 및 부분적으로 산화물 블록들(120)상의 제 2 트렌치들(34) 내부에 형성된다. 이어서, 다른 산화물 에칭은 (산화물 에칭에 의해 높이가 감소된 스페이서들(124) 사이의) 산화물 블록들(120)의 노출된 중심 부분을 제거하기 위해 사용되고, 제 2 트렌치들(34)의 중심에 폴리층(118)을 노출시킨다. 제 2 트렌치들(34)의 바닥 중심에서 폴리층(118) 및 산화물층(36)의 노출된 부분들을 제거하기 위해 폴리 에칭 및 산화물 에칭이 후속하고, 기판 부분들을 노출시킨다. 결과의 구조들이 도 6D/7D에 도시된다.
다음으로, 유전성 스페이서들(125)은 기판상으로 질화물 (또는 산화물)을 침착시키고, 이어서 비등방성 질화물 에칭에 의해 제 2 트렌치들(34) 내부에 형성된다. 이어서, 제 2 트렌치들(34)은 도 6E에 도시된 바와 같이 (에칭 정지제로서 질화물층(32)을 사용하여) 폴리 침착 및 CMP 에칭 되돌림 프로세스를 사용하여 폴리 블록들(54)에 의해 충전된다. 질화물층(32)은 질화물 에칭을 사용하여 활성 및 고립 영역들(22/24) 및 주변 영역(28)으로부터 제거된다. 터널 산화물층(56)은 다음으로, 열적 산화, 산화물 침착 또는 이들 모두에 의해 폴리층(118)의 노출된 상부 에지들 상에 형성된다. 산화물층(32)이 이러한 프로세스에서 초기에 형성되지 않았기 때문에, 산화물층(56)은 또한 기판(10)의 노출된 부분들상으로 확장한다. 이러한 산화물 형성 단계는 또한 폴리 블록들(54)의 노출된 상부 표면들 상에 산화물층(58)을 형성한다. 주변 영역(28)에서 임의의 V1 임플랜테이션은 활성 영역들(22)을 완전히 마스킹함으로써 이러한 시점에 수행될 수 있다. 결과의 활성/주변 영역들(22/28)이 도 6F/7F에 도시된다.
도 2M 내지 2Q에 관하여 상기한 나머지 프로세싱 단계들은 다음으로 도 6F 및 7F에 도시된 구조들 상에서 수행되고, 도 6G에 예시된 최종 활성 영역 메모리 셀 구조 및 도 7g에 예시된 최종 주변 영역 제어 회로 구조를 초래한다.
도 6G에 도시된 바와 같이, L-형상의 폴리층(118)은 각각의 메모리 셀들에 대한 플로팅 게이트를 구축한다. 각각의 플로팅 게이트(118)는 이들의 근접 단부들에 함께 결합된 수직 배향된 신장부들(118a/118b)의 쌍을 포함한다. 플로팅 게이트 부분(118a)은 상부 세그먼트(118c)가 기판 표면 상으로 확장하는, 제 2 트렌치(34)의 기판 측벽을 따라 확장하고, 그로부터 절연된다. 플로팅 게이트 부분(118b)은 제 2 트렌치(34)의 바닥 기판 벽 (즉, 소스 영역(52)상에 배치되고, 그로부터 절연됨)을 따라 확장하고, 그로부터 절연된다. 제어 게이트 스페이서(68)는 플로팅 게이트 상부 세그먼트(118c)에 측면으로 인접하고, 그로부터 절연된 제 1 부분, 및 상부 세그먼트(118c)상에 배치되고, 그로부터 절연된 제 2 부분을 갖는다. 플로팅 게이트 세그먼트(118c)는 직접적으로 대향하는 에지(96)를 갖는 박층의 팁 부분에서 종료되고, 제어 게이트(68)로부터 절연된 말단부를 가짐으로써, 플로팅 게이트(118)와 제어 게이트(68) 사이의 파울러-노르드하임 터널링을 위한 경로를 제공한다.
본 발명의 제 2의 대체 실시예는 크기가 축소되고 프로그램 효율이 우수한 메모리 셀 어레이를 제공한다. 소스 영역들(52)은 기판(10) 내부에 매립되고, 트렌치들(34)에 대해 자기-정렬되기 때문에 메모리 셀 크기는 현저히 감소하고, 여기서 리소그라피 생성, 접점 정렬 및 접점 통합의 제한들로 인해 스페이스가 낭비되지 않는다. 프로그램 효율은 일반적으로 플로팅 게이트(118)에서 채널 영역(9)의 수평 부분(94)을 "목표화"함으로써 크게 증진된다. 본 발명의 L-형상의 플로팅 게이트 구성은 많은 장점들을 제공한다. 플로팅 게이트 부분들(118a/118b)은 박층의 폴리 물질로 제조되기 때문에, 그의 상부 팁은 좁고, 제어 게이트(68)에 대한 파울러-노르드하임 터널링을 증진시킨다. 증진된 터널링을 위해 첨단 에지들을 형성하는 과도한 열적 산화 단계들에 대한 필요가 없다. 또한, 각각의 플로팅 게이트(118)와 대응하는 소스 영역(52) 사이에 증진된 전압 커플링 비율이 존재하고, (박층 산화물층(36)에 의해서만 분리되는) 소스 영역(52)과 수평 플로팅 게이트 부분(118b)의 근접성을 제공한다. 플로팅 게이트 부분 (118a)의 플로팅 게이트 상부 세그먼트(118c)의 상부 팁은 산화물 프로세스를 사용하여 형성되지 않고, 대신에 폴리실리콘 박층의 침착에 의해 형성되기 때문에, 오퍼레이션 동안 폴리 공핍 문제점들을 방지하기 위해 보다 깊게 도핑된 폴리실리콘이 사용될 수 있다. 더욱이, 수직으로 뿐만 아니라 수평으로 분리된 소스 영역(52) 및 드레인 영역(70)을 갖는 것은 셀 크기에 영향을 미치지 않고 신뢰성 파라메터들을 용이하게 최적화시킨다.
이러한 실시예에 대해, 플로팅 게이트들(118)과 소스 영역들(52) 사이의 전압 커플링은 충분하지 않음으로써, 폴리 블록들(54)과의 추가의 전압 커플링은 바람직하지만, 필연적이지는 않음을 이해해야 한다. 이러한 실시예에 대한 폴리 블록들(54)은 함께 쌍을 이룬 메모리 셀들의 각각의 로우에서 모든 소스 영역들(52)을 주로 전기적으로 접속시키는 작용을 한다. 따라서, 폴리 블록들(54)은 접점(82)과 유사한 전기 접점이 각각의 소스 영역(52)으로 하향 형성되는 한, 이러한 실시예로부터 생략될 수 있다. 각각의 폴리 블록들(54)은 그것이 고립 영역들을 생성함에 따라 기판으로부터 절연될 필요가 없음으로서, 그것이 기판을 단락시키지 않음을 이해해야 한다. 이는 고립 영역들 내의 STI 블록들(26)의 깊이를 제 2 트렌치(34)의 바닥보다 더 깊게 만들고, STI 블록들(26)에 대한 물질이 산화물 블록들(120)을 형성하기 위해 사용된 물질보다 더 느리게 에칭되는 것을 보장함으로써 수행된다.
제3의 대체 실시예
도 8a 내지 8d 및 9a 내지 9d는 본 발명의 메모리 셀 어레이를 제조하기 위한 제3의 대체 방법을 예시한다. 이러한 제3의 대체 프로세스는 도 2b 및 3b에 도시된 구조들로 시작한다. 도 2C에 관하여 상기한 바의 절연 물질(36)의 형성 후, 이온 임플랜테이션 (임의의 가능한 어니일) 프로세스가 제 2 트렌치들(34)의 바닥에 노출된 기판 부분들 내에 제 1 (소스) 영역들(52)을 형성하기 위해 사용된다. 이어서, 폴리 스페이서들(126)은 구조상에 폴리실리콘층을 형성하고, 이어서 도 8a 및 9a에 도시된 바와 같이 폴리 스페이서들(126)을 제외한 폴리층을 제거하는 비등방성 폴리 에칭이 후속함으로서 제 2 트렌치들(34) 내에 형성된다. 폴리 스페이서들은 (예, 에칭 정지제로서 불활성 영역들 내의 STI 블록들(26)을 사용하여) 고립 영역들(24) 내의 STI 블록들(26) 이하의 높이를 갖는 것이 바람직하고, 이는 모든 폴리실리콘이 고립 영역들로부터 제거되는 것을 보장한다.
산화물은 도 8a/9a의 구조들상에 형성되고, 산화물 블록들(128)로 제 2 트렌치들(34)을 충전시키는 평면화 산화물 에칭 (예, 에칭 정지제로서 질화물층(32)을 사용한 CMP 에칭)이 후속한다. 산화물 에칭은 다음으로 (예, 산화물 에칭 정지제로서 폴리 스페이서들(126)을 사용하는) 폴리 스페이서들(126)의 상단들에 의해서조차 산화물 블록들(128)을 하향 후퇴시키기 위해 사용된다. 이어서, 산화물 등의 유전체 스페이서(130)가 도 8B에 도시된 바와 같이 산화물 침착 및 에칭 백을 통해 폴리 스페이서들(126) 상에 및 제 2 트렌치들(34) 내부에 형성된다. 이어서, 다른 산화물 에칭은 (산화물 에칭에 의해 높이가 감소된 스페이서들(130) 사이의) 산화물층(36) 및 산화물 블록들(128)의 노출된 중심 부분들을 제거하기 위해 사용되고, 기판의 부분들을 노출시킨다. 결과의 구조들은 도 8C/9C에 도시된다.
도 2K 내지 2Q에 관하여 상기한 나머지 프로세싱 단계들은 다음으로 도 8C 및 9C에 도시된 구조들에 대해 수행되고, 도 8d에 예시된 최종 활성 영역 메모리 셀 구조를 초래하고, 도 9d에 예시된 최종 주변 영역 제어 회로 구조를 초래한다. 이러한 실시예에서, 폴리 스페이서들(126)은 산화물(56)을 통해 제어 게이트들(68)로부터 절연되는 플로팅 게이트들을 구축한다. 스페이서들로서 플로팅 게이트들을 형성함으로써, 프로세싱 단계들의 수 및(또는) 복잡성이 감소된다. 플로팅 게이트 스페이서들(126) 각각은 직접적으로 대향하고, 제어 게이트(68)로부터 절연된 첨단 에지(96)에서 종료되고, 따라서, 플로팅 게이트(126)와 제어 게이트(68) 사이의 파울러-노르드하임 터널링을 위한 경로를 제공한다.
본 발명은 본원 명세서에 예시된 상기 실시예(들)로 제한되지 않고, 첨부된 특허 청구의 범위에 속하는 임의의 모든 변화들을 포괄할 수 있음을 이해해야 한다. 예를 들면, 트렌치들(20/34)은 단지 도면들에 도시된 신장된 직사각형 형상이 아니라, 기판 내로 확장하는 임의의 형상을 갖는 것으로서 끝날 수 있다. 또한, 상기 방법이 메모리 셀들을 형성하기 위해 사용된 도전성 물질로서 적절히 도핑된 폴리실리콘의 사용을 기재하더라도, 본원 명세서 및 첨부된 특허 청구의 범위의 맥락에서, "폴리실리콘"은 비휘발성 메모리 셀들의 소자들을 형성하기 위해 사용될 수 있는 임의의 적절한 도전성 물질을 의미한다는 것이 당업계의 통상의 기술을 가진 자들에게 분명하다. 또한, 임의의 적절한 절연체가 이산화 규소 또는 질화 규소 대신에 사용될 수 있다. 더욱이, 에칭 특성이 이산화 규소(또는 임의의 절연체) 및 폴리실리콘 (또는 임의의 도전체)의 그것과 상이한 임의의 적절한 물질이 질화 규소 대신에 사용될 수 있다. 더욱이, 특허 청구의 범위로부터 명백한 바와 같이, 모든 방법 단계들이 예시되거나 또는 특허 청구된 정확한 순서로 수행될 필요는 없고, 오히려 본 발명의 메모리 셀의 적절한 형성을 허용하는 임의의 순서로 수행된다. 추가로, 상기 발명은 균일하게 도핑되어야 하는 것으로 보여지는 기판 내에 형성되어야 하는 것으로 보이지만, 그것은 잘 공지되어 있고, 메모리 셀 소자들이 기판의 웰 영역들 내에 형성될 수 있고, 이는 기판의 다른 부분들에 비교한 바 상이한 도전성을 갖도록 도핑된 영역들임이 본 발명에 의해 예상된다. 마지막으로, 단일 절연층들 또는 도전성 물질은 그러한 물질들의 다중 층들로서 형성될 수 있고, 그 역도 가능하다.
본 발명은 전자들을 저장하기 위해 플로팅 게이트를 갖는 비휘발성 메모리 셀의 프로그래밍 효율을 개선시키는 방법을 개시한다.
도 1a는 고립 영역들을 형성하기 위해 본 발명의 방법의 제 1 단계에 사용된 반도체 기판의 평면도.
도 1b는 본 발명의 초기 처리 단계들을 보여주는 라인 1b-1b를 따라 취한 구조의 부분 단면도.
도 1c는 고립 영역들이 규정되는, 도 1b의 구조의 프로세싱에서 다음 단계를 보여주는 구조의 상면도.
도 1d는 구조내에 형성된 고립 트렌치들을 보여주는 라인 1d-1d를 따라 취한 도 1c의 구조의 단면도.
도 1e는 고립 트렌치들 내의 물질의 고립 블록들의 형성을 보여주는 도 1d에서 구조의 단면도.
도 1f는 고립 영역들의 최종 구조를 보여주는 도 1e에서 구조의 단면도.
도 2a-2d는 본 발명의 플로팅 게이트 메모리 셀들의 비휘발성 메모리 어레이의 형성에서 반도체 구조의 프로세싱 단계들을 순차로 보여주는 라인 2a-2a에 따라 취한 도 1의 반도체 구조의 단면도들.
도 3a-3q는 본 발명의 플로팅 게이트 메모리 셀들의 비휘발성 메모리 어레이의 형성에서 반도체 구조의 프로세싱 단계들을 순차로 보여주는 반도체 구조의 주변 영역의 단면도들.
도 4는 본 발명의 메모리 셀 어레이의 상부 평면도.
도 5a 내지 5j는 본 발명의 반도체 구조의 제 1의 대안의 프로세싱 실시예에서 단계들을 순차로 보여주는 라인 2a-2a를 따라 취한 도 1f의 반도체 구조의 단면도들.
도 6a 내지 6h는 도 2b에 나타낸 반도체 구조의 제 2의 대안의 프로세싱 실시예에서 단계들을 순차로 보여주는 반도체 구조의 단면도들.
도 7a-7g는 도 3b에 나타낸 반도체 구조의 제 2의 대안의 프로세싱 실시예에서 단계들을 순차로 보여주는 반도체 구조의 고립 영역의 단면도들.
도 8a 내지 8d는 도 2b에 나타낸 반도체 구조의 제3의 대안의 프로세싱 실시예에서 단계들을 순차로 보여주는 반도체 구조의 단면도들.
도 9a-9d는 도 3b에 나타낸 반도체 구조의 제3의 대안의 프로세싱 실시예에서 단계들을 순차로 보여주는 반도체 구조의 고립 영역의 단면도들.
도 10a-10b는 종래 기술의 비휘발성 메모리 셀들, 플래쉬 및 EPROM 각각의 부분 단면도 및 이들의 프로그래밍 메카니즘.
도 10c는 본 발명의 비휘발성 메모리 셀의 일부의 부분 단면도 및 이들의 프로그래밍 메카니즘.
* 도면의 주요부분에 대한 부호의 간단한 설명*
10...반도체 기판 12... 제 1 층
14...제 2 층 20...트렌치
22...활성 영역 24...고립 영역
26...산화물 블록들
Claims (5)
- 제 1 도전형의 반도체 물질의 기판, 상기 기판에 형성된을 제 2 도전형의 제 1 및 제 2의 이격된 영역들, 상기 기판의 상기 제 1 영역과 제 2 영역 사이에 형성되고 2개의 부분 즉, 제 1 부분 및 제 2 부분을 갖는 비-공통-평면(non-co-planar) 채널 영역, 반전층을 생성하기 위해 상기 채널 영역의 제 1 부분에 인접하고, 그로부터 절연되어 배치되는 부분을 갖는 전기 도전성 제어 게이트, 상기 채널 영역의 제 2 부분에 인접하고, 절연체에 의해 그로부터 절연되어 배치되는 부분을 갖는 플로팅 게이트로서, 상기 부분은 상기 플로팅 게이트로 지향된 필드 라인들을 갖는 공핍 영역(depletion region)을 생성하는 상기 플로팅 게이트를 갖고, 상기 제 1 영역은 상기 반전층에 인접한 전기적으로 프로그램 가능 및 소거 가능한 메모리 디바이스에서, 상기 디바이스를 프로그래밍하는 방법으로서,상기 반전층을 생성하는 단계;상기 제 1 영역에서 전자들의 스트림을 발생시키고, 상기 전자들의 스트림이 상기 반전층을 통해 횡단하게 하는 단계; 및스캐터링이 거의 없거나 또는 전혀 없이, 상기 필드 라인들에 의해 상기 전자들의 스트림을 상기 공핍 영역을 통해 가속시키는 단계로서, 상기 전자들이 상기 절연체를 통해 가속되고 상기 플로팅 게이트에 주입되는 상기 가속 단계를 포함하는, 디바이스 프로그래밍 방법.
- 제 1 항에 있어서, 상기 채널 영역은 수평 표면을 따라 제 1 부분, 및 트렌치 내의 제 2 부분을 갖는, 디바이스 프로그래밍 방법.
- 제 1 항에 있어서, 상기 채널 영역은 트렌치 내의 제 1 부분 및, 수평 표면을 따라 제 2 부분을 갖는, 디바이스 프로그래밍 방법.
- 제 2 항에 있어서, 상기 제 1 부분은 제 2 부분에 실질적으로 수직인, 디바이스 프로그래밍 방법.
- 제4 항에 있어서, 상기 반전층은 상기 공핍 영역에서 또는 인접하여 핀치 오프점을 갖고, 상기 전자들의 스트림은 상기 공핍 영역을 통한 가속을 위해 상기 핀치 오프점에서 시작하는, 디바이스 프로그래밍 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/757,830 | 2004-01-13 | ||
| US10/757,830 US6891220B2 (en) | 2002-04-05 | 2004-01-13 | Method of programming electrons onto a floating gate of a non-volatile memory cell |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050074336A true KR20050074336A (ko) | 2005-07-18 |
Family
ID=34826429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050003486A KR20050074336A (ko) | 2004-01-13 | 2005-01-13 | 비휘발성 메모리 셀의 플로팅 게이트 상에 전자들을프로그래밍하는 개선된 방법 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP2005203801A (ko) |
| KR (1) | KR20050074336A (ko) |
| CN (1) | CN1641861A (ko) |
| TW (1) | TW200537696A (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103903969B (zh) * | 2012-12-26 | 2016-05-04 | 北京兆易创新科技股份有限公司 | 浮栅的制备方法 |
| CN104882472A (zh) * | 2015-06-07 | 2015-09-02 | 上海华虹宏力半导体制造有限公司 | 一种用于提高写效率的分离栅闪存结构 |
| US10141321B2 (en) * | 2015-10-21 | 2018-11-27 | Silicon Storage Technology, Inc. | Method of forming flash memory with separate wordline and erase gates |
| CN113192838B (zh) * | 2021-03-24 | 2024-02-02 | 上海华虹宏力半导体制造有限公司 | 闪存存储器的形成方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01291470A (ja) * | 1988-05-18 | 1989-11-24 | Mitsubishi Electric Corp | 半導体装置 |
| JP2000269365A (ja) * | 1999-03-17 | 2000-09-29 | Sanyo Electric Co Ltd | 不揮発性半導体記憶装置とその製造方法 |
| JP3459062B2 (ja) * | 2000-07-12 | 2003-10-20 | 松下電器産業株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
-
2005
- 2005-01-10 TW TW094100630A patent/TW200537696A/zh unknown
- 2005-01-12 CN CNA2005100044890A patent/CN1641861A/zh active Pending
- 2005-01-13 JP JP2005033614A patent/JP2005203801A/ja active Pending
- 2005-01-13 KR KR1020050003486A patent/KR20050074336A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| CN1641861A (zh) | 2005-07-20 |
| JP2005203801A (ja) | 2005-07-28 |
| TW200537696A (en) | 2005-11-16 |
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