KR100559762B1 - 수평 배향 에지들을 가지는 부동 게이트 메모리 셀들의 반도체 메모리 어레이를 형성하는 자기 정렬식 방법 및 그에 의해 제조된 메모리 어레이 - Google Patents
수평 배향 에지들을 가지는 부동 게이트 메모리 셀들의 반도체 메모리 어레이를 형성하는 자기 정렬식 방법 및 그에 의해 제조된 메모리 어레이 Download PDFInfo
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- 238000000034 method Methods 0.000 title claims abstract description 196
- 238000007667 floating Methods 0.000 title claims abstract description 115
- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 239000000758 substrate Substances 0.000 claims abstract description 91
- 238000002955 isolation Methods 0.000 claims abstract description 41
- 125000006850 spacer group Chemical group 0.000 claims description 70
- 229910052751 metal Inorganic materials 0.000 claims description 37
- 239000002184 metal Substances 0.000 claims description 37
- 230000015572 biosynthetic process Effects 0.000 claims description 33
- 239000004020 conductor Substances 0.000 claims description 25
- 239000000463 material Substances 0.000 claims description 18
- 239000011810 insulating material Substances 0.000 claims description 17
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 12
- 230000005689 Fowler Nordheim tunneling Effects 0.000 claims description 8
- 239000010410 layer Substances 0.000 description 276
- 230000008569 process Effects 0.000 description 123
- 150000004767 nitrides Chemical class 0.000 description 91
- 238000005530 etching Methods 0.000 description 45
- 238000000151 deposition Methods 0.000 description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 23
- 229920005591 polysilicon Polymers 0.000 description 23
- 238000005468 ion implantation Methods 0.000 description 20
- 230000003647 oxidation Effects 0.000 description 19
- 238000007254 oxidation reaction Methods 0.000 description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 18
- 230000008021 deposition Effects 0.000 description 18
- 229910052710 silicon Inorganic materials 0.000 description 18
- 239000010703 silicon Substances 0.000 description 18
- 230000008878 coupling Effects 0.000 description 15
- 238000010168 coupling process Methods 0.000 description 15
- 238000005859 coupling reaction Methods 0.000 description 15
- 230000000873 masking effect Effects 0.000 description 13
- 238000001020 plasma etching Methods 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 238000001465 metallisation Methods 0.000 description 11
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 10
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 10
- 150000002500 ions Chemical class 0.000 description 9
- 230000005641 tunneling Effects 0.000 description 9
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- 229910017052 cobalt Inorganic materials 0.000 description 5
- 239000010941 cobalt Substances 0.000 description 5
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 5
- 238000013461 design Methods 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 150000002739 metals Chemical class 0.000 description 5
- 229910052750 molybdenum Inorganic materials 0.000 description 5
- 239000011733 molybdenum Substances 0.000 description 5
- 229910052759 nickel Inorganic materials 0.000 description 5
- 229910052697 platinum Inorganic materials 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 4
- 238000003491 array Methods 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 4
- 238000002161 passivation Methods 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000002708 enhancing effect Effects 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 239000012774 insulation material Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 238000005549 size reduction Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000012552 review Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- ATJFFYVFTNAWJD-BJUDXGSMSA-N tin-118 atom Chemical compound [118Sn] ATJFFYVFTNAWJD-BJUDXGSMSA-N 0.000 description 1
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Semiconductor Memories (AREA)
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Abstract
본 발명은 부동 게이트 메모리 셀들의 어레이를 형성하는 자기 정렬식 방법 및 그에 의해 형성된 어레이에 관한 것으로, 여기서, 각 메모리 셀은 반도체 기판의 표면 내로 형성된 트렌치를 포함하고, 그 사이에 형성된 채널 영역을 가지는 이격 배치된 소스와 드레인 영역들을 포함한다. 드레인 영역은 트렌치 아래에 형성된다. 전기적 도전성 부동 게이트가 수평 배향 에지가 그로부터 연장하는 상태로, 채널 영역의 일부 위에 형성되고, 그로부터 절연된다. 전기적 도전성 제어 게이트가 형성되고, 이는 트렌치 내에 배치된 제 1 부분과, 부동 게이트 에지에 인접 배치되고 그로부터 절연된 제 2 부분을 가진다.
반도체, 메모리, 절연, 트렌치.
Description
도 1은 종래의 분기 게이트 비휘발성 메모리 셀을 도시하는 측면 단면도.
도 2a는 격리 영역들을 형성하기 위한 본 발명의 제 1 단계에서 사용되는 반도체 기판의 상면도.
도 2b는 본 발명의 개시 프로세스 단계들을 도시하는 1-1 선을 따라 취한 구조의 단면도.
도 2c는 격리 영역들이 형성되어 있는 도 2b의 구조의 프로세스의 다음 단계를 도시하는, 구조의 상면도.
도 2d는 구조 내에 형성된 격리 스트라이프들(isolation stripes)을 도시하는 1-1 선을 따라 취한 도 2c의 구조의 단면도.
도 2e는 반도체 기판 내에 형성될 수 있는 격리 영역들의 두 가지 유형들, 즉, LOCOS 또는 얕은 트렌치를 도시하는 1-1 선을 따라 취한 도 2c의 구조의 단면도.
도 3a 내지 도 3u는 본 발명에 따른 부동 메모리 셀들의 비휘발성 메모리 어레이의 형성시의, 도 2c에 도시된 구조의 프로세스의 다음 단계(들)를 순차적으로 도시하는 도 2c의 2-2 선을 따라 취한 단면도.
도 4a 내지 도 4g는 본 발명의 부동 메모리 셀들의 비휘발성 메모리 어레이의 형성시의, 도 3O의 반도체 구조의 제 1 대안적 프로세스의 단계들을 순차적으로 도시하는 반도체 구조의 단면도.
도 5a 내지 도 5i는 본 발명의 부동 메모리 셀들의 비휘발성 메모리 어레이의 형성시의 도 3m의 반도체 구조의 제 2 대안적 프로세스의 단계들을 순차적으로 도시하는 반도체 구조의 단면도.
도 6a 내지 도 6j는 본 발명의 부동 메모리 셀들의 비휘발성 메모리 어레이의 형성시의, 도 3m의 반도체 구조의 제 3 대안적 프로세스의 단계들을 순차적으로 도시하는 반도체 구조의 단면도.
도 7a 내지 도 7z는 본 발명의 부동 메모리 셀들의 비휘발성 메모리 어레이의 형성시의, 도 3c의 반도체 구조의 제 4 대안적 프로세스의 단계들을 순차적으로 도시하는 반도체 구조의 단면도.
도 8a 내지 도 8w는 본 발명의 부동 메모리 셀들의 비휘발성 메모리 어레이의 형성시의, 도 7f의 반도체 구조의 제 5 대안적 프로세스의 단계들을 순차적으로 도시하는 반도체 구조의 단면도.
*도면의 주요 부분에 대한 부호의 설명*
1 : 부동 게이트 2 : 반도체 기판
5 : 제어 게이트 12 : 절연층
19 : 포토레지스트 30 : 질화물층
40 : 스페이서들
기술 분야
본 발명은 부동 게이트 메모리 셀들(floating gate memory cells)의 반도체 메모리 어레이를 형성하는 자기 정렬식 방법에 관한 것이다. 또한, 본 발명은 상술한 유형의 부동 게이트 메모리 셀들의 반도체 메모리 어레이에 관한 것이다.
발명의 배경
그 위에 전하들을 저장하기 위해 부동 게이트를 사용하는 비휘발성 반도체 메모리 셀들과, 반도체 기판에 형성된 이런 비휘발성 메모리 셀들의 메모리 어레이들은 본 기술 분야에 널리 공지되어 있다. 일반적으로, 이런 부동 게이트 메모리 셀들은 분기 게이트형(split gate type) 또는 적층 게이트형(stacked gate type)으로 이루어진다.
반도체 부동 게이트 메모리 셀 어레이들의 제조성에 직면한 문제점들 중 한가지는 소스, 드레인, 제어 게이트 및 부동 게이트 같은 다양한 구성 요소들의 정렬이다. 반도체 프로세스의 집적의 설계 룰(rule)이 감소함에 따라, 최소 리소그래픽 형상부(smallest lithographic feature)가 감소되고, 정밀한 정렬에 대한 필요성이 보다 중요해진다. 또한, 다양한 부품들의 정렬은 반도체 제품들의 제조의 산출량을 결정한다.
자기 정렬은 본 기술 분야에 널리 공지되어 있다. 자기 정렬은 그 단계 프로세스내에서 형상부들이 자동으로 서로에 대해 정렬되도록 하나 또는 그 이상의 재료들을 수반하는 하나 또는 그 이상의 단계들을 처리하는 작용을 의미한다. 따라서, 본 발명은 부동 게이트 메모리 셀 형의 반도체 메모리 어레이의 제조를 달성하기 위해 자기 정렬의 기술을 사용한다.
단일 웨이퍼상의 메모리 셀들의 수를 최대화하기 위해 메모리 셀 어레이들의 크기를 수축시키는 것에 대한 일관된 필요성이 존재한다. 각 쌍이 단일 소스 영역을 공유하고, 인접한 셀들의 쌍들이 공통 드레인 영역을 공유하는 형태로 메모리 셀들을 쌍들로 형성하여 메모리 셀 어레이의 크기를 감소시키는 것이 널리 공지되어 있다. 그러나, 일반적으로, 드레인 영역들에 대한 비트선 접속을 위해 어레이의 큰 영역이 남겨지게 된다. 비트선 영역은 종종 메모리 셀 쌍들 사이의 접촉 개구들과, 워드선에 대한 접점의 간격형성(리소그래피 세대에 크게 의존함), 접촉 정렬 및 접촉 보전에 의해 점유된다. 부가적으로, 워드선 트랜지스터를 위해 충분한 공간이 남겨지고, 그 크기는 리소그래피 세대 및 접합부 스케일링에 의해 설정된다.
본 발명에 의해 다루어지는 다른 양태는 메모리 셀의 삭제 성능을 포함한다. 도 1은 널리 공지된 비휘발성 메모리 셀 디자인을 예시하며, 이는 소스 및 드레인 영역들(3/4)을 가지는 반도체 기판(2) 위에 배치되고 그로부터 절연되어 있는 부동 게이트(1)를 포함한다. 제어 게이트(5)는 부동 게이트(1)에 측방향으로 인접하게 배치된 제 1 부분과, 부동 게이트(1)에 수직방향으로, 중첩하여 배치된 제 2 부분을 가진다. 부동 게이트(1)는 제어 게이트 제 2 부분을 향해 상향으로 연장하는 비교적 예리한 에지(6)를 포함한다. 제어 게이트(5)의 중첩부를 향해 연장하는 에지(6)는 메모리 셀을 삭제하기 위해 사용되는 포울러-노드하임 터널링(Fowler-Nordheim tunneling)을 향상시킨다. 셀 크기가 소규모화되기 때문에, 제어 게이트(5)와 부동 게이트(1) 사이 중첩의 적어도 일부는 상향 배향된 첨단형 에지들(pointed edges)이 삭제 기능을 위해 사용될 수 있도록 유지되어야만 한다. 이 셀 아키텍쳐는 제어 게이트(5)와 부동 게이트(1) 사이의 유한한 중첩 커패시턴스로 인해 삭제 결합비(erase coupling ratio)에 대한 스케일링 한계를 부여한다.
반대로 메모리 셀의 삭제 결합비를 손상시킴 없이 충분한 셀 크기 감소를 갖는 비휘발성 부동 게이트형 메모리 셀 어레이가 필요하다.
발명의 요약
본 발명은 비트선 접속부와 워드선 트랜지스터를 위해 필요한 공간을 최소화하고, 제어 게이트와 부동 게이트 사이의 수직방향 중첩에 대한 필요성을 제거함으로써 감소된 크기의 메모리 셀들을 형성하는 자기 정렬식 방법 및 그에 의해 형성된 메모리 셀을 제공하여 상술한 문제점들을 해결한다.
본 발명의 전기적으로 프로그램가능 및 삭제가능한 메모리 장치들의 어레이는 제 1 도전형의 반도체 재료의 기판과, 서로 대략적으로 평행하며, 제 1 방향으로 연장하는, 기판상에 형성된 이격 격리 영역들을 포함하고, 각 인접 격리 영역들의 쌍 사이에 액티브 영역을 가진다. 각 액티브 영역들은 복수의 메모리 셀들을 포함하며, 각 메모리 셀들은 그 사이에 정의된 기판의 채널 영역을 가지는, 제 2 도전형을 가지는, 기판 내에 형성된 제 1 및 제 2 이격 영역들과, 채널 영역의 적어도 일부 위에 배치되고 그로부터 절연되어 있으며, 그 측방향 측면으로부터 연장하는 수평 배향 에지를 포함하는 전기적 도전성 부동 게이트와, 그 적어도 일부가 수평 배향 에지에 측방향으로 인접하게 배치되고 그로부터 절연되어 있는 전기적 도전성 제어 게이트를 포함한다.
본 발명의 다른 양태에서, 반도체 메모리 셀들의 어레이를 형성하는 방법은, 서로에 대해 대략적으로 평행하면서, 제 1 방향으로 연장하는 제 1 도전형을 가지는 기판 상에 이격된 격리 영역들을 형성하는 단계와, 제 2 도전형을 가지는, 반도체 기판 내에 복수의 이격된 제 1 및 제 2 영역들을 형성하는 단계와, 채널 영역들 중 하나의 적어도 일부 위에 각각 배치되고 그로부터 절연되어 있는 전기적 도전성 재료로 이루어진 복수의 부동 게이트들을 형성하는 단계와, 각각 그 적어도 일부가 수평 배향 에지들 중 하나에 측방향으로 인접하게 배치되고 그로부터 절연되어 있는 복수의 전기적 도전성 제어 게이트들을 형성하는 단계를 포함하고, 인접한 격리 영역들의 각 쌍 사이에 액티브 영역을 가지고, 기판의 액티브 영역들 내의 복수의 채널 영역들이 제 1 영역들 중 하나와 제 2 영역들 중 하나의 사이에서 각각 연장하도록 형성되고, 부동 게이트들 각각은 부동 게이트들의 측방향 측면으로부터 연장하는 수평 배향 에지를 포함한다.
본 발명의 또 다른 양태에서, 반도체 재료의 기판 위에 배치되고 그로부터 절연된 전기적 도전성 부동 게이트와, 부동 게이트에 측방향으로 인접하게 배치되어 절연 재료에 의해 그로부터 절연되어 있는 적어도 일부를 가진 전기적 도전성 제어 게이트를 가지는 전기적으로 프로그램가능 및 삭제가능한 메모리 장치를 동작시키는 방법은 포울러-노드하임 터널링에 의해 절연 재료를 통해 부동 게이트의 측방향 측면으로부터 연장하는 수평 배향 에지로부터 제어 게이트 상으로 측방향으로 터널링하도록 부동 게이트 상의 전자들을 유도하기 위해 부동 게이트의 전압에 대하여 충분히 양인 전압을 제어 게이트 상에 인가하는 단계를 포함한다.
본 발명의 다른 목적들 및 특징들은 명세서, 청구범위들 및 첨부 도면들을 검토함으로써 명백해질 것이다.
바람직한 실시예들의 상세한 설명
본 발명은 격리 영역들에 의해 분리된 액티브 영역들의 비휘발성 메모리 셀들의 행들을 형성하는 방법 및 그에 의해 형성된 메모리 셀들의 어레이이다. 이 메모리 셀들은 메모리 셀의 삭제 결합비를 부정적으로 절충시키지 않고, 충분한 셀 크기 감소를 허용하는 독창적인 메모리 셀 디자인을 사용한다.
격리 영역 형성
도 2a를 참조하면, 반도체 기판(10)(또는, 반도체 우물)의 상면도가 도시되어 있으며, 이는 본 기술 분야에 널리 공지되어 있는 P 형인 것이 적합하다. 실리콘 이산화물(이하, "산화물") 같은 절연 재료의 층(12)이 도 2b에 도시된 바와 같이 그 위에 침착된다. 이 절연층(12)은 산화 또는 침착(예로서, 화학 증착 또는 CVD) 같은 널리 공지된 기술들에 의해 적합하게는 80Å 두께의 산화물의 층을 형성함으로써, 기판(10)상에 형성된다. 폴리실리콘(이하, "폴리")의 층(14)이 절연 재료의 층(12)의 상단상에 침착된다(예로서, 200 내지 700Å 두께). 절연층(12)상의 폴리실리콘층(14)의 침착 및 형성은 저압 CVD 또는 LPCVD 같은 널리 공지된 프로세스에 의해 이루어질 수 있다. 이 폴리층(14)은 이온 주입에 의해 도핑되거나, 적소 도핑(in-Situ doping)될 수 있다. 실리콘 질화물층(18)(이하, "질화물")은 폴리실리콘층(14) 위에, 바람직하게는 CVD에 의해 침착된다(예로서, 500-1000Å 두께). 이 질화물층(18)은 격리부 형성 동안 액티브 영역들을 규정하기 위해 사용된다. 물론, 상술한 파라미터들 및 후술된 파라미터들 모두는 디자인 룰들 및 프로세스 기술 세대에 의존한다. 여기서 설명되는 것은 0.13 미크론 프로세스에 대한 것이다. 그러나, 당업자들은 본 발명이 소정의 특정 프로세스 기술 세대에 한정되거나, 후술된 소정의 프로세스 파라미터들의 소정의 특정 값에 한정되지 않는다는 것을 이해할 것이다.
절연층(12), 폴리실리콘층(14) 및 실리콘 질화물(18)이 형성되고 나면, 적절한 포토 레지스턴트 재료(19)가 실리콘 질화물층(18)상에 적용되고, 마스킹 단계가 수행되어 특정 영역들(스트라이프들(16))로부터 포토 레지스턴트 재료를 선택적으로 제거한다. 포토레지스트 재료(19)가 제거되는 위치에서, 실리콘 질화물(18), 폴리실리콘(14) 및 아래에 배설된 절연 재료(12)가 표준 에칭 기술들(즉, 이방성 에칭 프로세스들)을 사용하여 도 2c에 도시된 바와 같이, Y 또는 행 방향으로 형성된 스트라이프들(16)에서 에칭 제거된다. 인접한 스트라이프들(16) 사이의 거리(W)는 사용된 프로세스의 가장 작은 리소그래픽 형상부만큼 작을 수 있다. 포토 레지스트(19)가 제거되지 않는 위치에서, 실리콘 질화물(18), 폴리실리콘 영역(14) 및 아래에 배설된 절연 영역(12)이 유지된다. 결과적인 구조가 도 2d에 예시되어 있으며, 격리 영역들(16)과 액티브 영역들(17)이 교번적으로 배치되어 있다. 설명될 바와 같이, 격리 영역들의 형성에 두가지 실시예들, 즉, LOCOS 및 STI가 존재한다. STI 실시예에서, 에칭은 기판(10)내로 사전설정된 깊이까지 계속된다.
이 구조는 잔여 포토레지스트(19)를 제거하기 위해 추가로 처리된다. 그후, 실리콘 이산화물 같은 격리 재료(20a 또는 20b)가 영역들 또는 "홈들"(16)내에 형성된다. 그후, 질화물층(18)이 선택적으로 제거되어 도 2e에 도시된 구조를 형성한다. 격리부는 국지 필드 산화물(20a)을 초래하는 널리 공지된 LOCOS 프로세스를 통해 형성되거나(예로서, 노출된 기판을 산화시킴으로써), 영역(20b)에 실리콘 이산화물이 형성되게 하는 얕은 트렌치 프로세스(STI)를 통해 형성될 수 있다(예로서, 산화물층을 침착하고, 이어서, 화학 기계 연마(CMP) 에칭함으로써). LOCOS 형성 동안, 국지 필드 산화물의 형성 동안 폴리층(14)의 측벽들을 보호하기 위해서, 스페이서가 필요할 수 있다는 것을 인지하여야 하다.
잔여 폴리실리콘층(14) 및 아래에 배설된 절연 재료(12)는 액티브 영역들을 형성한다. 따라서, 이 시점에서, 기판(10)은 LOCOS 절연 재료(20a) 또는 얕은 트렌치 절연 재료(20b) 중 어느 한쪽으로 형성된 격리 영역들을 가지는 격리 영역들과 액티브 영역들의 교번적인 스트라이프들을 가진다. 비록, 도 2e는 LOCOS 영역(20a)과 얕은 트렌치 영역(20b) 양자 모두의 형성을 도시하고 있지만, LOCOS 프로세스(20a) 또는 얕은 트렌치 프로세스(20b) 중 단 하나 만이 사용될 것이다. 양호한 실시예에서, 절연 재료(20b)의 얕은 트렌치가 형성되며, 그 이유는 이것이 보다 작은 디자인 룰들에서 보다 정밀하게 형성될 수 있기 때문이다. 도 2e의 구조는 자기 정렬식 구조를 나타내며, 이는 비 자기 정렬식 구조에 의해 형성된 구조 보다 조밀하다(compact).
도 2e에 도시된 구조를 형성하는, 널리 공지된 종래의 비 자기 정렬식 방법은 다음과 같다. 격리 영역들(20)이 먼저 기판(10)에 형성된다. 이는 기판(10)상에 실리콘 질화물의 층을 침착하고, 포토 레지스트를 침착하고, 기판(10)의 선택적 부분들을 노출시키기 위해 제 1 마스킹 단계를 사용하여 실리콘 질화물을 패터닝하고, 그후, LOCOS 프로세스 또는 실리콘 트렌치 형성 및 트렌치 충전이 수반되는 STI 프로세스 중 어느 한쪽을 사용하여 노출된 기판(10)을 산화시킴으로써, 수행될 수 있다. 그후, 실리콘 질화물이 제거되고, 실리콘 이산화물의 층(12)(게이트 산화물을 형성하기 위해)이 기판(10) 위에 침착된다. 폴리실리콘의 층(14)은 게이트 산화물(12) 위에 침착된다. 그후, 폴리실리콘층(14)이 제 2 마스킹 단계를 사용하여 패턴화되고, 선택적 부분들이 제거된다. 따라서, 폴리실리콘(14)은 격리 영역들(20)과 자기 정렬되지 않으며, 제 2 마스킹 단계가 필요하다. 또한, 부가적인 마스킹 단계는 폴리실리콘(14)의 치수들이 격리 영역들(20)에 대하여 정렬 공차(aligment tolerance)를 가질 필요가 있다. 비 자기 정렬식 방법은 질화물층(18)을 사용하지 않는다는 것을 인지하여야 한다. 본 발명의 메모리 어레이는 자기 정렬식 프로세스 또는 비 자기 정렬식 프로세스 중 어느 한쪽에 의해 제조될 수 있다.
메모리 어레이 형성
자기 정렬식 방법 또는 비 자기 정렬식 방법 중 어느 한쪽을 사용하여 이루어진 도 2e에 도시된 구조에서, 구조는 하기와 같이 추가로 처리된다. 도 3a 내지 도 3u는 본 발명의 프로세스의 다음 단계들이 수행될 때, 도 2b와 도 2e에 직교하는 관점으로부터 액티브 영역 구조(17)의 단면을 도시한다. 단지 액티브 영역(17) 중 작은 구획(segment)만이 도시되어 있지만, 이하에 예시된 프로세스 단계들은 이런 영역들의 어레이를 형성한다는 것을 인지하여야 한다.
절연층(22)이 가장 먼저 구조상에 형성된다. 보다 명확하게, 산화물층(22)이 폴리층(14) 위에 형성된다(예로서, 100 내지 200Å 두께). 그후, 두꺼운 폴리층(24)이 산화물층(22) 위에 형성된다(예로서, ~3000Å 두께). 결과적인 액티브층 구조가 도 3a에 도시되어 있다.
종래의 포토-리소그래피(마스킹) 개념이 다음에 사용되어 하기의 방식으로 구조 내에 반 오목형(semi-recessed) 제 1 트렌치들(26)을 형성한다. 적절한 포토 레지스트 재료가 폴리층(24)상에 적용되고, 마스킹 단계가 수행되어 선택된 평행한 스트라이프 영역들(그 아래에 제 1 트렌치들(26)이 형성되게 되는)로부터 포토 레지스턴트 재료를 선택적으로 제거한다. 포토 레지스트 재료가 제거되는 위치에서, 노출된 폴리실리콘(24)이 표준 폴리 에칭 프로세스(예로서, 산화물층(22)을 에칭 정지부로서 사용하는 이방성 폴리 에칭)를 사용하여 제거되고, 그 사이에 제 1 트렌치들(26)이 형성되어 있는 폴리실리콘(28)의 블록들을 남기게 된다. 폴리 블록들(28)의 폭은 사용된 프로세스의 가장 작은 리소그래픽 형상부만큼 작을 수 있다. 잔여 포토레지스트가 제거되고, 도 3b에 예시된 구조가 초래된다.
도 3c에 예시된 바와 같이, 질화물 침착 단계가 사용되어 이 구조 위에 질화물층(30)을 형성한다(예로서, 300 내지 500Å 두께). 그후, 두꺼운 산화물층(32)(예로서, 2500Å 두께)이 도 3d에 도시된 바와 같이 질화물층(30) 위에 침착된다. 평탄화 에칭 프로세스(예로서, 화학 기계 연마(CMP) 에칭)가 이어지고, 이는 두꺼운 산화물층(32)을 폴리 블록들(28)의 상단들과 평준화되도록 에칭 제거한다(폴리 블록들(28)을 연마 정지부로서 사용하여). 또한, CMP 에칭은 폴리 블록들(28) 위의 질화물층(30)의 부분들도 제거한다. 결과적인 구조가 도 3e에 도시되어 있다.
폴리 에칭 프로세스가 사용되어 제 2 트렌치들(34)을 형성하도록 폴리 블록들(28)을 제거한다(산화물층(22)을 에칭 정지부로서 사용하여). 제어된 산화물 에칭이 사용되어 제 2 트렌치들(34)의 저면들에 노출된 산화물층(22)의 부분들을 제거한다(폴리층(14)을 에칭 정지부로서 사용하여). 또한, 이 산화물 에칭은 두꺼운 산화물층(32)의 일부를 소멸시킨다. 다른 폴리 에칭 프로세스가 수행되어 제 2 트렌치들(34)의 저면들에 노출된 폴리층(14)의 부분들을 제거한다(산화물층(12)을 에칭 정지부로서 사용하여). 결과적인 구조가 도 3f에 도시되어 있다.
산화물 측벽층(36)이 열 산화 프로세스를 사용하여 트렌치들(34)에서 폴리층(14)의 노출된 단부들상에 형성된다. 그후, 적절한 이온 주입이 구조의 전체 표면을 가로질러 수행된다. 이온들이 각 제 2 트렌치(34)내의 산화물층(12)의 노출된 부분들을 뚫고 들어가기에 충분한 에너지를 가지는 위치에서, 그후, 이들은 주변 기판의 도전형(예로서, P 형)과는 상이한 도전형(예로서, N형)을 가지는 제 1 영역들(소스 영역들)(38)을 기판(10)내에 형성한다. 모든 다른 영역들에서, 이온들은 아래에 배설된 구조에 의해 흡수되고, 여기서 이들은 어떠한 효과도 가지지 않는다. 주입된 소스 영역들(38)은 제 2 트렌치들(34)에 자기 정렬된다. 그후, 측벽 스페이서들(40)이 제 2 트렌치들(34)의 벽들에 대하여 형성된다. 스페이서들의 형성은 본 기술 분야에 널리 공지되어 있으며, 구조의 윤곽 위에 재료를 침착하고, 이방성 에칭 프로세스가 이어지며, 그에 의해 재료가 구조의 수평면들로부터 제거되고, 구조의 수직방향으로 배향된 표면들 상에서는 크게 손상되지 않고 남아있게 된다. 스페이서들(40)은 질화물층(30) 및 기판 실리콘(10)에 대하여 양호한 에칭 선택성을 가지는 소정의 유전체 재료들로 형성될 수 있다. 양호한 실시예에서, 절연 스페이서들(40)이 전체 구조 위에 얇은 산화물층(예로서, 200Å)을 침착함으로써 산화물로 형성되고, 스페이서들(40)을 제외한 침착된 산화물층을 제거하기 위해, 널리 공지된 반응성 이온 에칭(RIE 건식 에칭) 같은 이방성 에칭 프로세스가 이어진다. 또한, 이 산화물 에칭 프로세스는 산화물층(32)의 일부와 마찬가지로 기판(10)을 노출시키도록 제 2 트렌치들(34)의 저면에서 산화물층(12)의 노출된 부분들을 제거한다. 결과적인 구조가 도 3g에 도시되어 있다.
바람직하게는 하기의 방식으로, 제 2 트렌치들은 폴리 블록들(42)로 충전되게 된다. 얇은 폴리실리콘층이 구조 위에 침착된다. 평탄화 프로세스(즉, CMP)가 사용되어 제 2 트렌치들(34)내의 폴리 블록들(42)을 제외한 침착된 폴리 실리콘을 제거한다. 소정의 비의도적으로 폴리 블록들(42)을 서로 단락시킬 수 있는 소정의 형상적 문제들이 존재할 때, 이를 처리하기 위해, 선택적 폴리 에칭이 수행되어 산화물층(32) 및 질화물층(30)에 대한 폴리 블록들(34)의 상부면들을 다소 오목해지게 할 수 있다. 폴리 블록들(42)은 어레이 행들을 횡단하여 연장하고(도 2c의 1-1 선을 따라), 기판(10)의 소스 영역들(38)과 직접적으로 전기 접촉한다. 결과적인 구조가 도 3h에 도시되어 있다.
산화물 에칭이 사용되어 산화물층(32)을 제거하고, 폴리 블록들(42) 사이에 배치된 반 오목형 제 3 트렌치들(44)을 남긴다. 그후, 산화물층(43)이 종래의 기술들(예로서, LPCVD)에 의해 이 구조 위에 형성된다(예로서, 200 내지 300Å). 결과적인 구조가 도 3i에 예시되어 있다. 질화물 스페이서들(46)이 두꺼운 질화물층을 침착함으로써(예로서, 2000Å) 제 3 트렌치들(44)의 측벽들에 대하여 형성되고, 스페이서들(46)(예로서, ~1500Å의 폭을 가지는 스페이서들)을 제외한 침착된 질화물을 제거하기 위해 이방성 질화물(RIE 건식) 에칭이 이어진다. 결과적인 구조가 도 3j에 도시되어 있다.
다음에, 산화물 에칭이 사용되어 산화물층(43)의 노출된 부분들(예로서, 스페이서들(46)에 의해 보호되지 않은 부분들)을 제거한다. 그후, 이 구조가 열 산화 프로세스를 겪게되고, 이는 폴리 블록들(42) 위에 산화물층(48)을 형성한다. 산화물층(48)은 폴리 블록들(42)(예로서, ~600Å의 두께를 가지는)에 대하여 자기 정렬된다. 본 산화 프로세스의 열적 사이클 동안, 소스 영역들(38)이 기판 내로 보다 깊이 들어가게 된다. 결과적인 구조가 도 3k에 도시되어 있다.
제 3 트렌치들내에(질화물 스페이서들(46)의 사이에) 노출된 질화물층(30)의 부분들을 제거하기 위해, 산화물층(22)을 에칭 정지부로서 사용하여, 이방성(건식) 질화물 에칭이 사용된다. 또한, 이 질화물 에칭은 스페이서들(46) 및 폴리 블록들(42)에 인접한 질화물층(30)의 노출된 부분들 중 일부도 제거한다. 이방성 산화물 에칭이 이어져서 폴리층(14)을 에칭 정지부로서 사용하여 제 3 트렌치들(44)내에(질화물 스페이서들(46) 사이에) 노출된 산화물층(22)의 부분들을 제거한다. 또한, 이 산화물 에칭은 산화물층(48)의 작은 부분들도 다소 소멸시킨다. 결과적인 구조가 도 3l에 도시되어 있다.
다음에, 이방성(건식) 폴리 에칭이 수행되어 산화물층(12)을 에칭 정지부로서 사용하여 제 3 트렌치들내에(질화물 스페이서들(46) 사이에) 노출된 폴리층(14)의 부분들을 제거한다. 이방성(건식) 산화물 에칭이 이어지고, 이는 제 3 트렌치들내에(질화물 스페이서들(46) 사이에) 노출된 산화물층(12)의 부분들을 제거하고, 제 3 트렌치들(44)의 저면에서 기판(10)을 노출시킨다. 또한, 이 산화물 에칭은 산화물층(48)의 작은 부분들도 다소 소멸시킨다. 결과적인 구조가 도 3m에 도시되어 있다.
다음에, 기판(10)이 제 3 트렌치들(44)의 저면에 노출되어 남겨진 상태로, 실리콘 에칭 프로세스가 수행되어 제 3 트렌치들(44)을 기판(10)내로 하향 연장시킨다(예로서, 기판 표면 아래의 500Å 내지 1500Å의 깊이까지). 그후, 산화물 에칭이 사용되어 산화물층(48)을 제거하고, 트렌치들(44)의 저면과 대략적으로 동일 한 수준까지 격리 산화물(20a 또는 20b)(도 2e에 도시된)의 상부를 에칭 제거한다. 따라서, 제 3 트렌치들(44)이 연속적으로 형성되고, 액티브 및 격리 영역들(17/16)을 가로질러 연장한다. 적절한 이온 주입이 구조의 전체 표면에 걸쳐 다시 한번 수행된다. 이온 주입은 제 3 트렌치들(44) 아래의 기판(10)의 액티브 영역들내에 제 2 영역들(50)(매립 비트선 드레인 영역들)을 형성한다. 또한, 이온 주입은 노출된 폴리 블록들(42)을 도핑(또는, 추가 도핑)하는 효과도 갖는다. 폴리 블록들(42)을 제외하고, 제 3 트렌치들(44)의 외측에서, 이온들은 차단되고, 어떠한 효과도 갖지 못한다. 결과적인 구조가 도 3n에 도시되어 있다. 제 2 영역들(50)은 격리 영역들내에 있는 제 3 트렌치들의 부분들 아래에 형성되지 않으며, 그 이유는 이온들이 격리 산화물(20a 또는 20b)에 의해 차단되기 때문이다.
그후, 산화 프로세스가 수행되고, 이는 제 3 트렌치들(44)의 노출된 실리콘 표면들을 산화시켜 이들 실리콘 표면들을 라이닝(lining)하는 얇은 산화물층(52)을 형성한다. 또한, 이 산화 프로세스는 제 3 트렌치들(44)의 상부 부분들의 측벽들의 부분을 형성하는 폴리층(14)의 노출된 측방향 측면들(14a)도 산화시키며, 이는 도 3o에 예시된 바와 같이, 그 각각이 제 3 트렌치들(44)의 측벽들중 하나를 직접적으로 향해 첨단화(pointed)되어 있는 수평방향으로 배향된 에지들(54)을 초래한다. 에지들(54)은 세장형 에지(즉, 면도날의 날카로운 에지 같이)이거나, 보다 짧은 에지들(즉, 연필의 끝 같이)일 수 있다. 또한, 이 산화 프로세스는 폴리 블록들(42) 위에 산화물층(48)을 재성장시킨다.
제 3 트렌치들(44)의 측벽들을 따른 폴리 스페이서들(56)의 형성이 이어지 고, 이는 첫번째로 이 구조 위에 폴리층을 침착시킴으로써 수행된다(예로서, 2000Å 두께). 그후, 건식 이방성 에칭 프로세스가 사용되어 제 3 트렌치들(44)의 측벽들을 따라 남겨진 폴리 스페이서들(56)을 제외하고, 침착된 폴리층을 제거한다. 결과적인 구조가 도 3p에 도시되어 있다.
그후, 질화물 에칭 프로세스가 사용되어 질화물 스페이서들(46)을 제거한다. 도 3q에 도시된 바와 같이, 산화물 에칭이 이어져서 제 3 트렌치들(44)의 저면에서(폴리 스페이서들(56)의 내부 및 사이에) 산화물층(52)의 노출된 부분들과, 산화물층들(48, 43)을 제거한다. 질화물 에칭 프로세스가 이어지고(예로서, 고온의 인산 내에서), 이는 도 3r에 도시된 바와 같이, 질화물층(30)을 제거한다. 절연 스페이서들(58)(바람직하게는 산화물)이 이 구조위에 산화물층을 침착(예로서, 500 내지 1200Å 두께)함으로써 제 3 트렌치 측벽들의 저면들을 따라 형성되고, 산화물 에칭(예로서, RIE)이 이어진다. 또한, 이 산화물 침착 및 에칭 프로세스는 산화물 스페이서들(40)에 인접한 산화물 스페이서들(62)과 폴리 스페이서들(56)에 인접한(폴리 에지들(54) 위의) 산화물 스페이서들(60)을 형성한다. 결과적인 구조가 도 3s에 도시되어 있다.
그후, 금속 침착 단계가 수행되어 이 구조 위에 텅스텐, 코발트, 티타늄, 니켈, 백금 또는 몰리브데늄 같은 금속을 침착한다. 그후, 이 구조가 어닐링되어 고온 금속이 제 3 트렌치들(44)의 저면에서 기판(10)의 노출된 부분들내로 유동 및 확산할 수 있게 하여 산화물 스페이서들(58) 사이에 금속화된 실리콘(64)(실리사이드)의 도전층을 형성한다. 기판(10)상의 금속화된 실리콘 영역들(64)은 이들이 스페이서들(58)에 의해 제 2 영역들(50)에 자기 정렬되기 때문에, 자기 정렬식 실리사이드(즉, 샐리사이드(salicide))라 지칭될 수 있다. 또한, 고온 금속은 폴리 스페이서들(56)의 노출된 상단 부분들상에 금속화된 폴리실리콘(66)(폴리사이드)의 도전층을 형성하며, 폴리 블록들(42)의 노출된 상단 부분들상에 폴리사이드층(68)을 형성한다. 나머지 구조상에 침착된 금속은 금속 에칭 프로세스에 의해 제거된다. 결과적인 구조가 도 3t에 도시되어 있다.
BPSG(70) 같은 패시베이션이 사용되어 이 구조를 덮고 제 3 트렌치들(44)을 충전한다. 마스킹 단계가 수행되어 샐리사이드 영역들(64) 위에 에칭 영역들을 규정한다. PBSG(70)는 에칭 영역들에서 선택적으로 에칭되어 샐리사이드 영역(64)(및 제 2 영역들(50)) 위에 이상적으로 중심설정된 접촉 개구들을 형성한다. 그후, 접촉 개구들은 금속 침착 및 평탄화 에치-백(etch-back)에 의해 도전체 금속으로 충전되어 도전체 접점들(72)을 형성한다. 샐리사이드층(64)은 도전체들(72) 및 제 2 영역들(50) 사이의 도전을 강화시킨다. 폴리사이드층들(66/68)은 폴리 블록들(42)과 폴리 스페이서들(56)의 길이를 따른 도전을 강화시킨다. 그 액티브 영역 내의 모든 접점들(72)을 함께 접속하도록 BPSG(70) 위의 금속 마스킹에 의해 각 액티브 영역에 비트선 커넥터(74)가 추가된다. 최종 구조가 도 3u에 도시되어 있다.
도 3u에 도시된 바와 같이, 제 1 및 제 2 영역들(38, 50)은 각 셀을 위한 소스 및 드레인을 형성한다(비록, 당업자들은 소스 및 드레인이 동작 동안 스위칭될 수 있다는 것을 알고 있지만). 폴리층(14)은 부동 게이트를 구성하고, 폴리 스페이서(56)는 메모리 셀들 각각을 위한 제어 게이트를 구성한다. 각 메모리 셀을 위한 채널 영역(76)은 소스 및 드레인(38/50)내부 및 사이에 있는 기판의 표면부이다. 각 채널 영역(76)은 직각으로 함께 결합된 두 부분들, 즉, 제 3 트렌치(44)의 수직방향 벽을 따라 연장하는 수직부(78)와, 제 3 트렌치(44)와 소스 영역(38) 사이에서 연장하는 수평부(80)를 가진다. 각 부동 게이트(14)는 소스 영역(38)의 일부 및 채널 영역(76)의 수평부(80) 위에 배치되지만, 그로부터 절연된다. 부동 게이트들(14) 각각은 제어 게이트들(56) 중 하나에 직면하는 수평방향으로 배향된 에지(54)를 각각 가지지만, 산화물층(52)에 의해 그로부터 절연된다. 본 발명의 프로세스는 서로 경면 대칭인 메모리 셀들의 쌍들을 형성하며, 제 3 트렌치들(44)의 각 측면상에 형성된 메모리 셀은 공통 비트선 영역(50)을 공유한다. 유사하게, 폴리 블록(42)과 전기 접속하는 각 소스선 영역(38)은 메모리 셀들의 다른 경면 대칭 세트들로부터의 인접한 메모리 셀들 사이에서 공유된다. 각 제어 게이트(56), 소스 영역(38)(폴리 블록(42)이 그에 전기적으로 접속되어 있는) 및 드레인 영역(50)은 격리 영역들(16)과 액티브 영역들(17)을 가로질러 연속적으로 연장하여 각 액티브 영역들(17)로부터의 일 메모리 셀을 함께 링크시킨다.
메모리 셀 동작
도 3u를 참조로 메모리 셀들의 동작이 하기에 설명된다. 이런 메모리 셀들의 동작 및 동작의 이론은 미국 특허 제 5,572,054 호에도 설명되어 있으며, 그 내용들은 게이트 터널링을 제어하기 위한 부동 게이트와 제어 게이트를 가지는 비휘발성 메모리 셀 및 이런 메모리 셀들의 어레이를 삭제 및 판독하는 동작의 이론 및 동작에 관하여 본 명세서에서 참조하고 있다.
소정의 주어진 액티브 영역(17)내의 선택된 메모리 셀의 삭제를 개시하기 위해서, 접지 전위가 그 소스(38) 및 드레인(50) 양자 모두에 인가된다. 높은 양의 전압(예로서, +5 내지 10 볼트)이 제어 게이트(56)에 인가된다. 부동 게이트(14)상의 전자들은 포울러-노드하임 터널링 메카니즘을 통해 산화물층(52)을 통해 제어 게이트(56)로 터널통과하도록 유도되어, 양으로 하전된 부동 게이트(14)를 벗어난다. 터널링은 각 부동 게이트(14)상에 형성된 수평 배향 에지(54)에 의해 강화된다. 각 제어 게이트(56)가 액티브 영역들(17) 및 격리 영역들(16)을 가로질러 연속적으로 연장하기 때문에, 고전압이 제어 게이트들(56) 중 하나에 인가될 때, 각 액티브 영역으로부터 하나의 메모리 셀이 삭제된다.
선택된 메모리 셀이 프로그램되기를 원할 때, 작은 전압(예로서, 0.5 내지 1.0V)이 그 드레인 영역(50)에 인가된다. 제어 게이트(56)에 의해 형성된 MOS 구조의 임계 전압 근방의 양의 전압 레벨(약 +1.8볼트의 수준)이 그 제어 게이트(56)에 인가된다. 9 또는 10 볼트 수준의 양의 고전압이 그 소스 영역(38)에 인가된다. 드레인 영역(50)에 의해 생성된 전자들이 드레인 영역(50)으로부터 소스 영역(38)을 향해, 채널 영역(76)의 약하게 반전된 수직부(78)를 통해 흐르게 된다. 전자들이 채널 영역(76)의 수평부(80)에 도달할 때, 이들은 부동 게이트(14)의 인근 단부의 고전위를 만나게 된다(부동 게이트(14)가 제어 게이트(56)에 대한 것 보다 양으로 하전된 소스 영역(38)에 대해 보다 강하게 용량 결합되어 있기 때문에). 전자들은 가속되고, 가열되게 되며, 그 대부분이 절연층(12)을 통해 그 내부, 그리고, 부동 게이트(14)상으로 주입되게 된다. 접지 전위 및 Vdd(장치의 전력 공급 전압에 따라서, 약 1.5 내지 3.3 볼트)가 선택된 메모리 셀을 포함하지 않는 메모리 셀 열들 및 행들을 위해 소스선들(38) 및 비트선 영역들(50) 각각에 인가된다. 접지 전위가 선택된 메모리 셀을 포함하지 않는 메모리 셀 열들을 위해 제어 게이트들(56)에 인가된다. 따라서, 선택된 열 및 행내의 메모리 셀만이 프로그램된다.
부동 게이트(14)상으로의 전자들의 주입은 부동 게이트(14)의 인근 단부상의 전하의 감소가 고온 전자들을 생성하기 위한 수평 채널 영역부(80)를 따른 높은 표면 전위를 더 이상 유지할 수 없을 때까지 지속된다. 그 시점에서, 부동 게이트(14)상의 감소된 전하가 드레인 영역(50)으로부터 부동 게이트(14)상으로의 전자 유동을 감소시킨다.
마지막으로, 선택된 메모리 셀을 판독하기 위해서, 접지 전위가 그 소스 영역(38)에 인가된다. 약 +1 볼트의 판독 전압이 그 드레인 영역(50)에 인가되고, 약 1.5 내지 3.3 볼트(장치의 전력 공급 전압에 의존)가 그 제어 게이트(56)에 인가된다. 부동 게이트(14)가 양으로 하전되는 경우에(즉, 부동 게이트가 전자들을 방출하는 경우에), 그때, 채널 영역(76)의 수평부(80)(부동 게이트(14)의 바로 아래)가 ON상태로 전환된다. 제어 게이트(56)가 판독 전위로 상승될 때, 채널 영역(76)의 수직부(78)(제어 게이트(56)에 바로 인접)도 ON 상태로 전환된다. 따라서, 전체 채널 영역(76)이 ON 상태로 전환되고, 전류가 소스 영역(38)으로부터 드레인 영역(50)으로 흐르게 된다. 이는 "1" 상태가 될 수 있다.
한편, 부동 게이트(14)가 음으로 하전된 경우에, 채널 영역(76)의 수평부(80)(부동 게이트(14)의 바로 아래)가 약하게 ON 상태로 전환되거나 전체적으로 꺼지게 된다. 제어 게이트(56)와 드레인 영역(50)이 판독 전위로 상승될 때에도, 채널 영역(76)의 수평부(80)를 통해 근소한 전류가 흐르거나 또는 전혀 전류가 흐르지 않는다. 이 경우에, 전류는 "1" 상태의 것에 비해 매우 작거나, 전혀 전류가 흐르지 않는다. 이 방식으로, 메모리 셀은 "0" 상태로 프로그램되어 있다는 것이 감지된다. 접지 전위는 비선택 행들 및 열들을 위한 소스선들(38), 비트선 영역들(50) 및 제어 게이트들(56)에 인가되고, 그래서, 단지 선택된 메모리 셀만이 판독된다.
메모리 셀 어레이는 종래의 열 어드레스 디코딩 회로, 행 어드레스 디코딩 회로, 센스 증폭기 회로, 출력 버퍼 회로 및 입력 버퍼 회로를 포함하며, 이는 본 기술분야에 널리 공지되어 있다.
본 발명의 메모리 셀 아키텍쳐는 제어 게이트와 부동 게이트의 상향 연장 에지 사이에 유한한 수직방향 중첩 영역을 채용하지 않기 때문에 양호하다. 도 1의 종래 기술의 구성에 도시된 바와 같이, 부동 게이트(1)와 제어 게이트(5) 사이에 측방향으로 제 1 결합 커패시턴스(C1)와, 부동 게이트(1)와 제어 게이트(5) 사이에 수직방향으로 제 2 결합 커패시턴스(C2)가 존재한다. 목적은 이들 두 소자들 사이의 용량 결합을 최소화하면서 터널링 효율을 최대화하는 것이다. C2는 부동 게이트(1) 위에 걸린 제어 게이트(5)의 양을 감소시킴으로써 최소화될 수 있다. 그러나, 제조 프로세스 한계들로 인하여 부동 게이트가 유한한 두께를 가지기 때문에, C1을 최소화하는데는 제약이 존재한다. 부동 게이트와 제어 게이트 사이의 측방향 거리가 C1을 감소시키도록 확대되는 경우에, 이때, 그 사이의 절연 재료는 터널링에 의해 열화된다. 측방향 거리가 터널링을 강화시키기 위해 협소화되는 경우에, 이때, 용량 결합(C1)은 커지게 된다. 따라서, 용량 결합(C1)은 스케일링 한계로서 작용한다.
그러나, 본 발명에 따라서, 수평 배향 에지(54)가 그에 측방향으로 인접하게 배치된 수직 배향 제어 게이트 스페이서(56)에 직면하기 때문에, 이 스케일링 한계가 회피된다. 어떠한 수직 배향 용량 결합(예로서, C2)도 존재하지 않으며, 여전히 수평 배향 에지(54)와 제어 게이트(56) 사이에 적합한 터널링을 허용하면서, 측방향 배향 용량 결합(예로서, C1)이 충분히 작아질 수 있다.
또한, 본 발명은 감소된 크기와 우월한 프로그램 효율을 가지는 메모리 셀 어레이를 제공한다. 비트선 영역(50)이 기판(10) 내측에 매립되고, 비트선 영역들(50)이 제 3 트렌치들에 자기 정렬되어 리소그래피 세대의 한계들, 접점 정렬 및 접점 보전으로 인해 공간이 낭비되지 않기 때문에, 메모리 셀 크기는 50% 만큼 감소된다. 0.18㎛ 및 0.13㎛ 기술 세대들을 각각 사용하여, 본 발명에 의해 약 0.21㎛ 및 0.14㎛의 셀 영역들이 달성될 수 있다. 부동 게이트(14)에서 채널 영역(76)의 수직부(78)를 "에이밍(aiming)"함으로써, 프로그램 효율이 크게 향상된다. 종래의 프로그램 개념들에서, 부동 게이트에 평행한 경로내에서 채널 영역내의 전자들이 유동하고, 여기서, 비교적 작은 수의 전자들이 가열되며, 부동 게이트상으로 주입된다. 추정 프로그램 효율(총 전자들의 수에 비한 주입 전자들의 수)은 약 1/1000으로 추정된다. 그러나, 채널 영역의 제 1 부분이 부동 게이트에 직접적으로 "에이밍된" 전자 경로를 형성하기 때문에, 본 발명의 프로그램 효율은 1/1에 근접한 것으로 추정되며, 거의 모든 전자들이 부동 게이트상으로 주입된다.
또한, 본 발명에서, 제 3 트렌치들(44)의 측벽들을 따라 형성된 제어 게이트들이 셀 크기에 영향을 미치지 않고, 도전 성능과 펀치 쓰루 내성(punch-through immunity)을 별도로 최적화할 수 있다. 부가적으로, 메모리 셀의 도전 특성들에 영향을 미치지 않는 다른 표면하 이식(들)(sub-surface implant(s))을 사용함과 함께, 제 1 도전형과 상이한 제 2 도전형(예로서, P형)을 가지는 우물내에 제 1 도전형(예로서, N형)을 가지는 소스 영역을 이식함으로써, 소스 영역(38)과 매립된 비트선 영역(50) 사이의 펀치 쓰루 억제가 최적화될 수 있다. 또한, 수직 및 수평방향으로 분리된 소스 영역(38) 및 비트선 영역(50)을 가지는 것은 셀 크기에 영향을 미치지 않고 신뢰성 파라미터들을 보다 용이하게 최적화시킬 수 있게 한다.
마지막으로, 본 발명의 메모리 셀 구조는 "상승된 소스선들"을 포함하며, 이는 도전성 폴리 블록들(42)이 소스선들(38)을 따라 연장하지만(그리고, 그에 전기적으로 접속되지만), 기판 표면 위에 배치되어 있다는 것을 의미한다. 상승된 소스선들(42)은 부동 게이트들(14)의 측벽들에 측방향으로 인접 배치되어 있지만 산화물층들(36)과 산화물 스페이서들(40)에 의해 그로부터 절연되어 있는 측벽들을 가진다. 이 구성은 소스선들(38)의 길이를 따른 감소된 전기 저항을 제공하고, 상승된 소스선들(42)과 부동 게이트들(14) 사이의 용량 결합을 제공한다(부동 게이트들(14)과 소스 영역들(38) 사이의 중첩부에 의해 유발되는 용량 결합에 부가하여).
본 발명에서, 폴리 블록들(42)은 소스 영역들(38)에 자기 정렬되고, 부동 게이트들(14)은 폴리 블록들(42)과 제어 게이트 폴리 스페이서들(56) 사이에 자기 정렬된다(그리고, 따라서, 채널 영역들(76)의 제 1 및 제 2 부분들(78/80)에 자기 정렬된다).
제 1 대안적 실시예
도 4a 및 도 4g는 도 3u에 예시된 것과 유사한 메모리 셀 구조를 형성하기 위한 제 1 대안적 프로세스를 예시하며, 여기서는, 질화물층(30)을 제거하기 위해 사용된 질화물 에칭이 질화물층의 부분을 보호하기 위하여 프로세스의 후반에 수행된다. 제 1 대안적 프로세스는 도 4a에 다시 도시되어 있는 도 3o에 도시된 바와 동일한 구조에서 시작된다.
제 3 트렌치들(44)의 측벽들을 따른 폴리 스페이서들(56)의 형성은 보다 얇은 폴리층이 구조 위에 적합하게 침착되고(예로서, 700Å 두께), 건식 이방성 에칭 프로세스가 이어져 제 3 트렌치들(44)의 측벽들을 따라 남겨진 폴리 스페이서들(56) 이외의 침착된 폴리층을 제거하는 것을 제외하면, 도 3p에 관하여 상술된 바와 동일한 방식으로 형성된다. 폴리 에칭은 각 폴리 스페이서(56)의 상단 에지가 인접 질화물층(30)(도 4b에 도시된 바와 같은)의 상단 에지와 대략적으로 평준화되거나, 질화물층(30)에 인접 상단 에지와 인접 부동 게이트 에지(54) 내부 및 사이에 위치되는 것을 보증하도록 수행되는 것이 적합하다.
그후, 질화물 에칭 프로세스가 사용되어 질화물 스페이서들(46)을 제거한다. 산화물 에칭이 이어져, 도 4c에 도시된 바와 같이, 산화물 층들(48, 43)을 제거하고, 제 3 트렌치들(44)(폴리 스페이서들(56)의 내부 및 사이)의 저면에 있는 산화물층(52)의 노출된 부분들을 제거한다. 절연 스페이서들(58)(바람직하게는 산화물)이 이 구조 위에 산화물층을 침착(예로서, 500 내지 1200Å 두께)하고, 산화물 에칭(예로서, RIE)이 이어짐으로써 제 3 트렌치들(44)의 측벽들을 따라 형성된다. 또한, 산화물 침착 및 에칭 프로세스는 질화물층(30)의 수직부들에 인접한 산화물 스페이서들(62)도 형성한다. 결과적인 구조가 도 4d에 도시되어 있다.
그후, 금속 침착 단계가 수행되어 텅스텐, 코발트, 티타늄, 니켈, 백금 또는 몰리브데늄 같은 금속을 이 구조 위에 침착한다. 그후, 이 구조가 어닐링되어 고온 금속이 샐리사이드층(64)을 형성하기 위해 제 3 트렌치들(44)의 저면에서 기판(10)에 노출된 부분들내로 유동 및 확산되게 한다. 또한, 고온 금속은 스페이서들(56)의 노출된 상단부들상의 폴리사이드층(66)과, 폴리 블록들(42)의 노출된 상단부들상의 폴리사이드층(68)도 형성한다. 잔여 금속을 제거하기 위한 금속 에칭 프로세스 이후에, 결과적인 구조가 도 4e에 도시되어 있다.
질화물 에칭 프로세스가 이어지고(예로서, 고온의 인산 내에서), 이는 도 4f에 도시된 바와 같이, 질화물층(30)의 노출된 부분들(즉, 산화물 스페이서들(62)에 의해 보호되지 않은 부분들)을 제거한다. 이 구조는 도 3u에 관하여 상술된 바와 같이 처리되어(즉, 패시베이션, 접점 형성 및 비트선 형성) 도 4g에 도시된 구조를 초래한다.
이 제 1 대안적 실시예의 도 3a 내지 도 3u의 프로세스와의 주된 차이점은 질화물층(30)을 제거하기 위한 질화물 에칭 단계가 프로세스 후반에 수행되는 것이다. 결과적으로, 샐리사이드/폴리사이드 금속화 프로세스 동안 산화물층(22)(부동 게이트(14) 위)을 보호하도록 질화물층(30)이 손상되지 않은 상태로 남아있게 된다. 또한, 질화물층(30)의 일부가 최종 메모리 셀 구조내에 손상되지 않은 상태로 남아있는다(부동 게이트(14) 위에서, 폴리 블록(42)에 측방향으로 인접하여). 질화물의 보다 높은 유전 상수(산화물에 비해)가 주어지면, 이 질화물층(30)의 잔여부는 보다 강한 측벽 가장자리 필드(fringing field)를 제공하고, 그러므로, 각 메모리 셀들을 위한 소스 영역(38)(폴리 블록(42) 포함) 및 부동 게이트(14) 사이의 용량 결합을 강화시킨다.
제 2 대안적 실시예
도 5a 내지 도 5i는 도 3u에 예시된 것과 유사한 메모리 셀 구조를 형성하기 위한 제 2 대안적 프로세스를 예시하며, 여기서는, 제 2 영역들(50)을 형성하기 위해 사용된 이온 주입이 프로세스의 후반에 수행되고, 부가적인 터널 산화물 형성이 포함된다. 이 제 2 대안적 프로세스는 도 5a에 다시 도시되어 있는, 도 3m에 도시된 바와 동일한 구조에서 시작한다.
동일한 실리콘 및 산화물 에칭 프로세스들이 도 3n에 관하여 상술된 바와 같이 수행되어, 제 3 트렌치들(44)이 기판(10)내로 아래로 연장하게 하고, 도 5b에 도시된 바와 같이 산화물층(48)을 제거한다. 그러나, 제 2 영역들(50)을 형성하기 위해 사용된 이온 주입은 이때에는 수행되지 않는다. 대신, 도 3o에 관하여 설명된 바와 같은 산화 프로세스가 수행되어 산화물층(52)과 부동 게이트 에지들(54)을 형성하고, 도 5c에 예시된 바와 같이 산화물층(48)을 재성장시킨다.
제어된 산화물 에칭 프로세스(예로서, 10 대 1로 희석된 HF 에칭제를 사용하여)가 수행되어 산화물층(52)을 제거하고, 부동 게이트 첨단 에지(54)를 노출시킨다. 얇은 산화물층(82)(예로서, 130Å)이 이 구조 위에 침착된다(예로서, HTO 침착에 의해). 산화물층(52)의 제거 및 산화물층(82)의 침착은 제어된 두께를 가지는 첨단 에지(54)에 인접한 터널링 산화물층을 제공한다. 그후, 이 구조 위에 폴리층을 침착하고(예로서, 700Å 두께), 제 3 트렌치들(44)내의 산화물층(82)을 따라 남겨진 폴리 스페이서들(56)을 제외한 침착된 폴리층을 제거하도록 이방성 건식 에칭 프로세스가 이어지므로써, 폴리 스페이서들(56)이 제 3 트렌치들(44)의 측벽들을 따라 형성된다. 폴리 에칭이 수행되어 각 폴리 스페이서(56)의 상단 에지가 인접 질화물층(30)의 상단 에지와 대략적으로 평준화되거나(도 5d에 도시된 바와 같이), 질화물층(30)의 인접 상단 에지와 인접 부동 게이트 에지(54) 내부 및 사이에 위치되는 것을 보증하는 것이 적합하다.
그후, 산화물 에칭 프로세스가 사용되어 산화물층(82)의 노출된 부분들(즉, 폴리 스페이서들(56)에 의해 보호되지 않은 부분들)과, 산화물층(48)을 제거한다. 그후, 질화물 에칭이 사용되어 질화물 스페이서들(46)을 제거하고, 산화물층(43)을 제거하기 위한 산화물 에칭이 이어진다. 적절한 이온 주입이 이 구조의 전체 표면에 걸쳐 수행되어 제 3 트렌치들(44)의 아래의 기판(10)에 제 2 영역들(50)(매립 비트선 영역들)을 형성한다. 제 3 트렌치들(44)의 외측에서, 이온들은 차단되고, 어떠한 효과도 갖지 않는다. 절연 스페이서들(58)(바람직하게는 산화물)이 이 구조 위에 산화물층을 침착(예로서, 500 내지 1200Å 두께)하고, 산화물 에칭(예로서, RIE)이 이어짐으로써, 제 3 트렌치들(44)의 측벽들을 따라 형성된다. 또한, 이 산화물 침착 및 에칭 프로세스는 질화물층(30)의 수직부들에 인접한 산화물 스페이서들(62)도 형성한다. 결과적인 구조가 도 5f에 도시되어 있다. 이온 주입 프로세스는 절연 스페이서들(58)의 형성 이후에, 또는, 제어 게이트들(56)의 형성 이후 스페이서들(46)의 제거 이전에도 수행될 수 있다는 것을 인지하여야 한다.
열 어닐링 프로세스(예로서, RTA 또는 노 열 어닐링)가 사용되어 제 1 및 제 2 영역들(38/50)이 기판(10)내로 보다 깊이 들어가게 한다. 그후, 금속 침착 단계가 수행되어, 텅스텐, 코발트, 티타늄, 니켈, 백금 또는 몰리브데늄 같은 금속이 이 구조 위에 침착되게 한다. 그후, 이 구조가 어닐링되어 샐리사이드 영역들(64)을 형성하고(산화물 스페이서들(58) 사이의 제 3 트렌치들(44)의 저면에), 폴리사이드 영역들(66)을 형성하고(폴리 스페이서들(56)의 노출된 상단부들 위에), 폴리사이드 영역들(68)을 형성한다(폴리 블록들(42)의 노출된 상단부들상에). 잔여 구조상에 침착된 금속은 금속 에칭 프로세스에 의해 제거된다. 결과적인 구조가 도 5g에 도시되어 있다.
질화물 에칭 프로세스가 이어지고(예로서, 고온의 인산 내에서), 이는 도 5h에 도시된 바와 같이, 질화물층(30)의 노출된 부분들(즉, 산화물 스페이서들(62)에 의해 보호되지 않은 부분들)을 제거한다. 그후, 이 구조는 도 3u에 관하여 상술된 바와 같이 처리되어(즉, 패시베이션, 접점 형성 및 비트선 형성) 도 5i에 도시된 구조를 초래한다.
이 제 2 대안적 실시예는 제 2 영역들(50)을 형성하기위해 사용되는 이온 주입 단계를 제어 게이트 스페이서들(56)이 형성된 이후까지 이동시킨다. 부동 게이트 에지(54)와 제어 게이트(56) 사이의 터널링을 위해 사용된 산화물층(82)은 열적 성장 단계 대신 산화물 침착 단계(예로서, HTO)에 의해 형성되어 제 3 트렌치들(44)의 코너들에 의해 응력이 유도될 때, 보다 양호하게 균일성을 달성한다. 마지막으로, 질화물층(30)의 잔여부는 보다 강한 측벽 가장자리 필드를 제공하며, 그러므로, 부동 게이트(14)와 소스 영역(38)(폴리 블록(42) 포함) 사이의 용량 결합을 강화시킨다.
제 3 대안적 실시예
도 6a 내지 도 6j는 도 3u에 예시된 것과 유사한 메모리 셀 구조를 형성하기 위한 제 3 대안적 프로세스를 예시하며, "L"형 제어 게이트들 및 수직부에 의해 분리된 두개의 별개의 수평부들을 각각 가지는 채널 영역들을 포함한다. 이 제 3 대안적 프로세스는 도 6a에 다시 도시되어 있는 도 3m에 도시된 바와 동일한 구조에서 시작한다.
도 3n에 관하여 상술된 바와 같이 동일한 에칭 프로세스가 수행되어 제 3 트렌치들(44)을 도 6b에 도시된 바와 같이 기판(10)내로 연장시킨다. 그러나, 제 2 영역들(50)을 형성하기 위해 사용된 이온 주입은 이때 수행되지 않는다. 대신, 도 3o에 관하여 설명된 바와 같은 산화 프로세스가 수행되어 도 6c에 예시된 바와 같이, 산화물층(52) 및 부동 게이트 에지들(54)을 형성한다.
폴리층(84)이 이 구조 위에 형성된다. 선택적 폴리사이드층(86)이 폴리층(84)의 상부면상에 형성되고, 상술된 금속 침착 및 어닐링 프로세스가 수행된다. 층들(84, 86)의 총 두께는 약 700Å인 것이 적합하다. 다음에, 산화물층이 이 구조 위에 형성되고, 제 3 트렌치들(44)내의 폴리층(84)에 대하여 형성된 산화물 스페이서들(58)을 제외한 산화물층을 제거하는 산화물 에칭이 이어진다. 결과적인 구조가 도 6d에 도시되어 있다.
폴리 에칭 프로세스가 사용되어 폴리층(84) 및 폴리사이드층(86)의 노출된 부분들(즉, 산화물 스페이서들(58)에 의해 보호되지 않은 부분들)을 제거하여 트렌치들(44)의 측면 및 저면 벽들을 따라 폴리 및 폴리사이드 층들(84/86)의 "L" 형 구획들을 남긴다. 이 폴리 에칭 및 산화물 스페이서들(58)의 형성은 각 폴리/폴리사이드 구획(84, 86)의 상단 에지들이 인접 질화물층(30)의 상단 에지와 대략적으로 평준화되거나, 질화물층(30)의 인접 상단 에지와 인접 부동 게이트 에지(54)의 내부 및 사이에 위치되는 것을 보증하도록 수행되는 것이 적합하다.
질화물 에칭 프로세스가 사용되어 노출된 질화물 스페이서들(46)을 제거한다. 그후, 산화물 에칭이 사용되어 산화물 스페이서들(58)(제 3 트렌치들(44)내), 산화물층(48)(폴리 블록들(42) 위), 산화물층(43) 및 산화물층(52)의 부분들(폴리 구획들(84) 사이의 제 3 트렌치들(44)의 저면에 있는)을 도 6f에 도시된 바와 같이 제거한다. 산화물 침착 및 에치 백 프로세스(예로서, RIE 건식 에칭)가 사용되어 산화물 스페이서들(88)(제 3 트렌치들(44)내의 층들(52, 84 및 86)의 노출된 수직 배향 단부 부분들에 대하여)을 형성하고, 산화물 스페이서들(92)(질화물층(30)의 수직 배향 부분들에 대하여)을 형성한다. 적절한 이온 주입이 이 구조의 전체 표면에 걸쳐 이루어져 제 3 트렌치들(44) 아래의 기판(10)에 제 2 영역들(50)(매립 비트선 영역들)을 형성한다. 또한, 이온들이 폴리 블록들(42)내로 주입되어 이들 블록들을 도핑(또는 추가 도핑)한다. 폴리 블록들(42)을 제외한, 트렌치들(44)의 외측의 영역들에서, 이온들이 차단되고, 어떠한 효과도 가지지 않는다. 이온 주입 프로세스는 산화물 스페이서들(88/90/92)의 형성 이전에 또는, 질화물 스페이서(46)의 제거 이전에 수행될 수 있다는 것을 인지하여야 한다. 결과적인 구조가 도 6g에 도시되어 있다.
그후, 금속 침착 단계가 수행되어, 텅스텐, 코발트, 티타늄, 니켈, 백금 또는 몰리브데늄 같은 금속을 이 구조 위에 침착한다. 그후, 이 구조가 어닐링되어 샐리사이드 영역들(64)(산화물 스페이서들(88) 사이의 제 3 트렌치들(44)의 저면에)과, 폴리사이드 영역들(94)(폴리층 구획들(84)의 노출된 상단부들 위에) 및 폴리 블록들(42)의 노출된 상단부들 상의 폴리사이드 영역들(68)을 형성한다. 잔여 구조상에 침착된 금속은 금속 에칭 프로세스에 의해 제거된다. 결과적인 구조가 도 6h에 도시되어 있다.
질화물 에칭 프로세스가 이어지고(예로서, 고온 인산 내에서), 이는 도 6i에 도시된 바와 같이 질화물층(30)의 노출된 부분들(즉, 산화물 스페이서들(92)에 의해 보호되지 않은 부분들)을 제거한다. 그후, 이 구조는 도 3u에 관하여 상술된 바와 같이 처리되어(즉, 패시베이션, 접점 형성 및 비트선 형성) 도 6j에 도시된 구조를 초래한다.
이 제 3 대안적 실시예는 제 2 영역들(50)을 형성하기 위해 사용되는 이온 주입 단계를 제 3 트렌치들(44)의 저면이 폴리층 구획들(84) 및 폴리사이드(86)의 형성에 의해 협소화될 때까지 이동시킨다. 따라서, 제 2 영역들(50)은 제 3 트렌치 저면벽들의 중심부 아래에만 형성된다. 이는 형성시, 대략적인 직각들로 함께 결합된 세 부분들을 가지는 각 셀들을 위한 기판내의 채널 영역(76)을 초래하며, 제 3 트렌치(44)와 소스 영역(38) 사이에서 연장하는 제 1 수평부(80)와, 제 3 트렌치(44)의 수직벽들을 따라 연장하는 수직부(78) 및 수직부(78) 사이에서 연장하는 제 2 수평부(96)와 드레인 영역을 가지며, 그래서, 채널 영역(76)이 대략적으로 "S" 형상이 된다. 질화물층(30)의 잔여 부분은 보다 강한 측벽 가장자리 필드를 제공하고, 그러므로, 부동 게이트(14)와 소스 영역(38)(폴리 블록(42) 포함) 사이의 용량 결합을 강화시킨다. 마직막으로, 정밀한 제어가 보다 어려울 수 있는 폴리 침착 및 에치 백 프로세스가 아닌, 폴리 침착 단계에 의해 제어 게이트 두께가 규정된다.
제 4 대안적 실시예
도 7a 내지 도 7z는 도 3u에 예시된 바와 유사하지만, 자기 정렬 접점(SAC) 개념을 활용하는 메모리 셀 형성을 위한 제 4 대안적 프로세스를 예시한다. 이 제 4 대안적 프로세스는 도 7a에 다시 도시되어 있는 도 3c에 도시된 바와 동일한 구조에서 시작한다.
도 7b에 도시된 바와 같이, 유전체 재료(102)(예로서, BSG)로 이루어진 두꺼운 층이 이 구조 위에 침착되어 산화물층(32)의 부분들 사이의 간극을 충전한다. BSG 에칭 프로세스가 사용되어 산화물층(32)을 에칭 정지부로서 사용하여 산화물층(32)의 상단들과 대략적으로 평준해지도록 BSG층(102)을 에칭제거한다. BSG 에칭 프로세스는 도 7c에 도시된 바와 같이, 산화물층(32)의 상단들 사이에 배치된 BSG(102)의 블록들을 초래한다. 산화물 에칭 프로세스가 사용되어 질화물층(30)을 에칭 정지부로서 사용하여 질화물층(30)의 상단들과 대략적으로 평준해지도록 산화물층(32)의 노출된 부분들을 에칭 제거한다. 제어된 산화물 과에칭(over-etch)이 사용되어 도 7d에 도시된 바와 같이, 질화물층(30)의 상단들 아래의 사전설정된 거리까지 산화물층(32)의 노출된 부분을 에칭 제거한다.
다음에, 도 7e에 도시된 바와 같이, 두꺼운 질화물층(104)이 이 구조 위에 침착된다. 평탄화 에칭 프로세스(예로서, CMP)가 이어져 질화물층(104), BSG(102) 및 질화물(30)을 폴리 블록들(28)의 상단들과 평준해지도록 에칭 제거하며(연마 정지부로서 폴리 블록들(28)을 사용하여), 노출된 폴리 블록들(28)의 상단면을 남기게 된다. 결과적인 구조가 도 7f에 도시되어 있다.
폴리 에칭 프로세스가 사용되어 폴리 블록들(28)을 제거하고(산화물층(22)을 에칭 정지부로서 사용하여) 제 2 트렌치들(34)을 형성한다. 제어된 산화물 에칭이 사용되어 제 2 트렌치들(34)의 저면들에 노출된 산화물층(22)의 부분들을 제거한다(폴리층(14)을 에칭 정지부로서 사용하여). 다른 폴리 에칭 프로세스가 수행되어 제 2 트렌치들(34)의 저면들에 노출된 폴리층(14)의 부분들을 제거한다(산화물층(12)을 에칭 정지부로서 사용하여). 결과적인 구조가 도 7g에 도시되어 있다.
산화물 측벽층(36)이 열 산화 프로세스를 사용하여 트렌치들(34)에서 폴리층(14)의 노출된 단부들 상에 형성된다. 그후, 적절한 이온 주입이 사용되어 주변 기판의 도전형(예로서, P형)과 상이한 도전형(예로서, N형)을 가지는 제 1 영역들(소스 영역들)(38)을 기판(10)내에 형성한다. 그후, 전체 구조 위에 얇은 산화물층(예로서, 200Å)을 침착하고, 스페이서들(40)을 제외한 침착된 산화물층을 제거하기 위한 이방성 에칭 프로세스(예로서, RIE 건식 에칭)가 이어짐으로써, 측벽 스페이서들(40)이 제 2 트렌치들(34)의 벽들에 대하여 형성된다. 또한, 이 산화물 에칭 프로세스는 제 2 트렌치들(34)의 저면에서 산화물층(12)의 노출된 부분을 제거하여 기판(10)을 노출시킨다. 결과적인 구조가 도 7h에 도시되어 있다.
제 2 트렌치들은 이 구조 위에 얇은 폴리실리콘의 층을 침착하고, 평탄화 프로세스(즉, CMP)가 이어져 제 2 트렌치들(34)내의 폴리 블록들(42)을 제외한 침착된 폴리 실리콘을 제거함으로써 폴리 블록들(42)로 충전되는 것이 적합하다. 선택적 폴리 에칭이 수행되어 질화물층(104) 및 산화물층(32)에 대하여 폴리 블록들(42)의 상부면들을 다소 오목하게 만들고, 존재시, 소정의 형상적 문제점을 처리한다. 폴리 블록들(42)은 기판(10)의 소스 영역들(38)과 직접 전기 접촉하며, 적소 도핑 또는 별도 주입에 의해 도핑될 수 있다. 결과적인 구조가 도 7i에 도시되어 있다.
BSG 에칭 프로세스(습식 또는 건식)가 사용되어 BSG(102)를 제거하고 산화물층(32)의 부분들을 노출시킨다. 그후, 이방성 에칭(예로서, RIE)이 사용되어 산화물층(32)의 노출된 부분들(즉, 질화물(104)에 의해 보호되지 않은 부분들)을 제거하고, 도 7j에 예시된 바와 같이, 산화물 블록들(32) 사이에 배치된 반 오목형 제 3 트렌치들(44)을 남긴다.
다음에, 이 구조가 열 산화 프로세스를 받게되며, 이는 폴리 블록들(42) 위에 산화물층(48)을 형성한다. 산화물층(48)은 폴리 블록들(42)(예로서, ~600Å의 두께를 가짐)에 대하여 자기 정렬된다. 이 산화 프로세스의 열적 사이클 동안, 소스 영역들(38)은 기판내로 보다 깊이 들어간다. 결과적인 구조가 도 7k에 도시되어 있다.
이방성 (건식) 질화물 에칭이 사용되어, 산화물층(22)을 에칭 정지부로서 사용하여, 제 3 트렌치들내에 노출된 질화물층(30)의 부분들(산화물 블록들(32)의 사이)을 제거한다. 또한, 이 질화물 에칭은 폴리 블록들(42)에 인접한 질화물층(30)의 노출된 부분들 중 일부를 제거하고, 질화물층(104)의 두께를 감소시킨다(예로서, ~300 내지 500Å의 두께로 낮춘다). 이방성 산화물 에칭이 이어져 폴리층(14)을 에칭 정지부로서 사용하여, 제 3 트렌치들(44)내에 노출된 산화물층(22)의 부분들(산화물 블록들(32) 사이)을 제거한다. 또한, 이 산화물 에칭은 산화물층(48)의 작은 부분들도 다소 소멸시킨다. 결과적인 구조가 도 7l에 도시되어 있다.
다음에, 이방성 (건식) 폴리 에칭이 수행되어 산화물층(12)을 에칭 정지부로서 사용하여, 제 3 트렌치들내에 노출된 폴리층(14)의 부분들(산화물 블록들(32) 사이)을 제거한다. 이 폴리 에칭은 도 7m에 도시된 바와 같이, 제 3 트렌치들(44)에 직면하는 폴리층(14)의 에지상에 경사 또는 테이퍼 영역(106)을 형성하도록 수행되는 것이 적합하다.
이방성 (건식) 산화물 에칭이 이어지고, 이는 제 3 트렌치들내에 노출된 산화물층(12)의 부분들(산화물 블록들(32) 사이)을 제거하며, 제 3 트렌치들(44)의 저면에서 기판(10)을 노출시킨다. 또한, 이 산화물 에칭은 산화물층(48)의 작은 부분들도 다소 소멸시킨다. 결과적인 구조가 도 7m에 도시되어 있다. 다음에, 제 3 트렌치들(44)의 저면에 실리콘 기판(10)이 노출되어 남겨진 상태로, 실리콘(건식) 에칭 프로세스가 수행되어 제 3 트렌치들(44)을 기판 표면 아래로 500Å 내지 1500Å의 깊이로 기판(10)내로 연장시킨다. 이 에칭은 실리콘과 산화물 사이에서 1대 1 선택성을 갖도록 선택되며, 그래서, 이는 또한, 산화물 격리 영역들(16)(LOCOS 또는 STI)내에 유사한 깊이의 트렌치를 에칭하며, 여기서, 제 3 트렌치들(44)이 연속적으로 형성되고 액티브 및 격리 영역들(17/16)을 가로질러 연장한다. 결과적인 구조가 도 7n에 도시되어 있다.
그후, 산화 프로세스가 수행되고, 이는 이들 실리콘 표면들을 라이닝하는 얇은 산화물층(52)(예로서, 150Å)을 형성하도록 제 3 트렌치들(44)의 노출된 실리콘 표면들을 산화시킨다. 또한, 이 산화 프로세스는 제 3 트렌치들(44)의 상부 부분들의 측벽들의 일부를 형성하는 폴리층(14)의 노출된 테이퍼형 측면들(106)을 산화시키고, 이는 도 7o에 도시된 바와 같이, 제 3 트렌치들(44)의 측벽들 중 하나를 직접적으로 향해 각각 첨단화되어 있는 수평 배향 에지들(54)을 초래한다. 에지들(54)은 세장형 에지들(즉, 면도날의 날카로운 에지 같은) 또는 보다 짧은 에지들(연필의 끝 같은)일 수 있다. 또한, 이 산화 프로세스는 폴리 블록들(42) 위의 산화물층(48)을 두꺼워지게 한다.
다음에, 선택적 산화물층 최적화 프로세스가 수행되며, 여기서, 제 3 트렌치들(44)로부터 산화물층(52)을 제거하고, 이어서, 양호하게 제어된 두께(예로서 150Å)를 가지는 전체 구조 위에 산화물층(52)을 재형성하도록 HTO 산화물 침착 단계를 수행함으로써, 열 성장된 포울러-노드하임 터널링 산화물의 두께가 최적화될 수 있다. 결과적인 구조가 도 7p에 도시되어 있다.
폴리층(56)은 도 7q에 도시된 바와 같이, 이 구조 위에 형성된다(예로서, 800Å 두께). 금속화된 폴리실리콘(미도시)이 폴리층(56) 상부면상에 형성될 수 있다. 그 후 유전체 재료의 층(108)(예로써, BSG, ~1000Å)이 도 7r에 도시된 바와 같이 폴리층(56) 위에 형성된다. 그후, BSG 에칭 프로세스가 사용되어, 산화물층(52)과 평준화되도록 BSG(108)를 에칭하며, 산화물층(52)과 평준화되도록 폴리층(56)을 에칭하기 위한 폴리 에칭이 이어진다. BSG 및 폴리 에칭 대신, 대안적으로, CMP 평탄화가 사용될 수 있다. 부가적인 폴리 에칭이 수행되어 도 7s에 예시된 바와 같이, 산화물층(52) 및 BSG(108)의 상단들의 아래로 폴리층(56)의 상단들을 오목해지게 만든다.
다음에, 질화물층(110)이 도 7t에 도시된 바와 같이, 구조물(예로서, 800Å) 위에 침착된다. 산화물층(52)을 에칭 정지부로서 사용하여, 질화물 에칭이 이어지고, 이는 도 7u에 도시된 바와 같이, 폴리층(56) 위에 질화물 블록들(110)을 남긴다. 질화물 블록들(110)은 산화물층(52) 및 산화물 블록(32))과 BSG(108)에 의해 폴리층(56)에 자기 정렬된다. 그후, BSG 에칭이 사용되어, 제 3 트렌치들(44)로부터 BSG 블록들(108)을 제거한다. 결과적인 구조가 도 7v에 도시되어 있다.
이방성 폴리 에칭이 사용되어 도 7w에 도시된 바와 같이 제 3 트렌치들(44)의 저면에 폴리(56)의 노출된 부분들(즉, 질화물(110)에 의해 보호되지 않은 부분 들)을 제거한다. 다음에, 질화물이 이 구조 위에 침착되고(예로서, 300Å 두께), 제 3 트렌치들(44)내의 질화물 스페이서들(112)을 제외한 침착된 질화물을 제거하는 이방성 질화물 에칭(예로서, RIE)이 이어진다. 적절한 이온 주입이 다시 한번 구조의 전체 표면에 걸쳐 이루어져 제 3 트렌치들(44) 아래의 기판(10)내에 제 2 영역들(50)(매립 비트선 드레인 영역들)을 형성한다. 제 3 트렌치들(44)의 외측에서는 이온들이 차단되고, 어떠한 효과도 갖지 않는다. 이온 주입 프로세스는 다음에 수행되는 산화물 에칭 이후에 수행될 수 있다는 것을 인지하여야 한다. 결과적인 구조가 도 7x에 도시되어 있다.
다음에, 산화물 에칭 단계가 수행되고, 이는 산하물층(48) 및 산화물층(52)의 노출된 부분들을 제거한다. 그후, 금속 침착 단계가 수행되어 텅스텐, 코발트, 티타늄, 니켈, 백금 또는 몰리브데늄 같은 금속을 이 구조 위에 침착시킨다. 그후, 이 구조는 폴리 블록들(42)의 노출된 상단부들상의 금속화된 폴리실리콘의 도전층(64)(폴리사이드)과, 산화물 스페이서들(112) 사이의 노출된 기판내에 금속화된 실리콘의 도전층(64)(실리사이드)을 형성하도록 어닐링된다. 잔여 구조 상에 침착된 금속은 금속 에칭 프로세스에 의해 제거된다. 결과적인 구조가 도 7y에 도시되어 있다.
산화물층(114)(예로서, BP TEOS)이 이 구조를 덮도록 사용된다. 마스킹 단계가 수행되어 샐리사이드 영역(64) 위에 에칭 영역들을 규정한다. 산화물층(114)은 샐리사이드 영역들(64)(및 제 2 영역들(50)) 위에 이상적으로 중심설정된 접촉 구멍들을 생성하도록 에칭 영역들내에서 선택적으로 에칭된다. 그후, 접촉 개구들이 금속 침착 및 평탄화 에치 백에 의해 도전체 금속으로 충전되어 도전체 접점들(72)을 형성한다. 샐리사이드층(64)은 도전체들(72)과 제 2 영역들(50) 사이의 도전을 강화시킨다. 폴리사이드층(66)은 폴리 블록들(42)의 길이를 따른 도전을 강화시킨다. 비트선 커넥터(74)가 산화물(114) 위를 마스킹하는 금속에 의해 각 액티브 영역에 추가되어 그 액티브 영역내의 모든 접점들(72)을 함께 접속시킨다. 최종 구조가 도 7z에 도시되어 있다.
접점(72)의 형성은 자기 정렬식 접점 개념(SAC)이라 지칭되며, 그 이유는 접점의 폭이 인접한 대면한 질화물 스페이서들(112) 사이의 분리 보다 넓게 이루어지며, 따라서, 드레인 영역(50)에 자기정렬되기 때문이다. 접점(72)의 부분은 폴리 블록(56) 위에 직접적으로 형성되지만, 질화물 층(110)에 의해 그로부터 절연되며, 따라서, 드레인 영역(50)과의 양호한 접점이 달성되는 것을 보증한다.
자기 정렬식 접점 개념(SAC)은 쌍을 이룬 메모리 셀들의 인접 세트들 사이의 최소 간격 요구에 대한 중요한 구속을 제거한다. 보다 명확하게, 도 7z가 드레인 영역들(50) 위에 완전히 중심설정된 접촉 영역(및 따라서 도전체들(72))을 예시하고 있지만, 실제로, 드레인 영역(50)에 대하여 소정의 바람직하지 못한 수평 이동 없이, 접촉 개구들을 형성하는 것은 매우 곤란하다. 수평 이동이 접점(72)이 스페이서들(112) 사이의 공간을 완전히 충전하지 못하게 만들이에 충분히 큰 경우에, 오접속이 발생할 수 있다. 도 3u에 예시된 실시예에 사용된 것 같은 비 자기 정렬식 접점 개념에서, 폴리 스페이서들(56) 위에 어떠한 보호성 질화물층도 존재하지 않으며, 접점(72)이 폴리 스페이서들(56) 위로 이동하여 폴리 스페이서들(56)과 접 촉하는 경우에, 전기 단락들이 발생할 수 있다. 비 자기 정렬식 접촉 개념에서, 전기 단락들을 방지하기 위해서, 접촉 개구들은 접촉 영역들의 최대 가능 이동에서도 그들이 스페이서들(58)을 초과하여 연장하지 않도록 스페이서들(58)로부터 충분히 멀리 기격된 에지들을 갖도록 형성되어야 한다. 이는 물론 쌍을 이룬 경면 대칭 셀들의 인접 세트들 사이에 충분한 공차 거리를 제공하기 위해, 도 3u에 도시된 실시예를 위한 스페이서들(58) 사이의 최소 거리에 대한 구속을 제공한다.
제 4 대안적 실시예에서 사용된 바와 같은 SAC는 폴리 블록들(56) 위에 보호성 재료층(질화물층(110))을 사용함으로써, 이 구속을 소거한다. 이 보호층과 함께, 형성 동안 접촉 개구의 충분한 수평방향 이동이 존재하는 경우에도, 드레인 영역들(50)과 접촉 개구의 중첩이 보장되도록 충분한 폭으로 산화물층(114)내에 접촉 개구들이 형성되는 것이 허용된다. 질화물층(110)은 접점(72)의 부분들이 그 사이에 어떠한 단락도 없이 폴리 블록들(56) 위에 형성될 수 있게 한다. 따라서, 스페이서들(72) 사이의 접촉 영역들의 폭이 최소화될 수 있고, 전체 셀 치수를 하향 스케일링할 수 있게 한다. SAC는 본 출원에 예시된 방법 실시예들 중 소정의 것과 함께 사용될 수 있다는 것을 인지하여야만 한다.
제 3 대안적 실시예에서와 같이, 이 제 4 대안적 실시예는 제 3 트렌치 저면 벽들 중 중앙부만의 아래에 제 2 영역들(50)이 형성되게 하고, 따라서, "S"형 채널 영역들(76)은 대략적으로 직각들로 함께 결합되는 세개의 부분들 즉, 소스 영역(38)과 제 3 트렌치(44) 사이에서 연장하는 제 1 수평부(80), 제 3 트렌치(44)의 수직벽을 따라 연장하는 수직부(78) 및 드레인 영역(50)과 수직부(78) 사이에서 연장하는 제 2 수평부(96)를 가진다. 대략적인 직사각형 제어 게이트들(56) 각각은 채널 영역 수직부(78)에 직접적으로 인접한 제 1 부분과, 채널 영역 수평부(96)에 직접적으로 인접한 제 2 부분을 가진다. 질화물층(30)의 잔여 부분은 보다 강한 측벽 가장자리 필드를 제공하며, 그러므로, 소스 영역(38)(폴리 블록(42) 포함)과 부동 게이트(14) 사이의 용량 결합을 강화시킨다. 부동 게이트들(14)은 측방향으로 그에 인접하게 배치된 수직 배향 제어 게이트 블록들(56)에 직면하는 수평 배향 에지(54)를 가진다. 마지막으로, 제어 게이트 산화물 두께는 정밀하게 제어하는 것이 보다 곤란할 수 있는 폴리 침착 및 에치 백 프로세스가 아닌, 폴리 침착 단계에 의해 규정된다.
제 5 대안적 실시예
도 8a 내지 도 8w는 도 7z에 예시된 것과 유사하지만, 금속 소스선(metal source line) 개념을 가지는 메모리 셀 구조를 형성하기 위한 제 5 대안적 프로세스를 예시한다. 제 5 대안적 프로세스는 도 7f에 도시된 바와 같이 동일 구조에서 시작한다.
BSG 에칭(예로서, 습식 에칭)이 사용되어 도 8a에 도시된 바와 같이 BSG(102)를 제거하고, 산화물층(32)의 노출된 부분들(즉, 질화물(104)에 의해 보호되지 않은 부분들)을 제거하는 이방성 산화물 에칭(예로서, RIE)이 이어져 산화물 블록들(32) 사이에 배치된 반 오목형 제 3 트렌치들(44)을 남긴다. 다음에, 이 구조는 열 산화 프로세스를 받게되고, 이는 폴리 블록들(28) 위에 산화물층(48)을 형성한다. 산화물층(48)은 폴리 블록들(28)(예로서, ~600Å의 두께를 가지는)에 자기 정렬된다. 결과적인 구조가 도 8b에 도시되어 있다.
이방성 (건식) 질화물 에칭이 사용되어 산화물층(22)을 에칭 정지부로서 사용하여, 제 3 트렌치들(44)내에 노출된 질화물층(30)의 부분들(산화물 블록들(32) 사이)을 제거한다. 또한, 이 질화물 에칭은 질화물층(104)의 일부(예로서, ~500Å의 두께를 남기고)와 폴리 블록들(28)에 인접한 질화물층(30)의 노출된 부분들도 제거한다. 이방성 산화물 에칭이 이어져 폴리층(14)을 에칭 정지부로서 사용하여, 제 3 트렌치들(44)내에 노출된 산화물층(22)의 부분들(산화물 블록들(32) 사이)을 제거한다. 또한, 이 산화물 에칭은 산화물층(48)의 작은 부분들도 미소하게 소멸시킨다. 결과적인 구조가 도 8c에 도시되어 있다.
다음에, 이방성 (건식) 폴리 에칭이 수행되어 산화물층(12)을 에칭 정지부로서 사용하여, 제 3 트렌치들에 노출된 폴리층(14)의 부분들(산화물 블록들(32) 사이)을 제거한다. 이 폴리 에칭은 도 8d에 도시된 바와 같이, 제 3 트렌치들(44)에 대면한 폴리층(14)의 에지상에 경사 또는 테이퍼 영역(106)을 형성하도록 수행되는 것이 적합하다.
이방성 (건식) 산화물 에칭이 이어지고, 이는 제 3 트렌치들(44)내에 노출된 산화물층(12)의 부분들(산화물 블록들(32) 사이)을 제거하고, 제 3 트렌치들(44)의 저면에 기판을 노출시킨다. 또한, 이 산화물 에칭은 산화물층(48)의 작은 부분들도 다소 소멸시킨다. 실리콘 기판(10)이 제 3 트렌치들(44)의 저면에 노출되어 남겨진 상태로, 실리콘 (건식) 에칭 프로세스가 수행되어 제 3 트렌치들(44)을 기판(10)내로 기판 표면 아래 500Å 내지 1500Å의 깊이로 연장시킨다. 이 에칭은 실리콘과 산화물 사이에서 1 대 1의 선택도를 갖도록 선택되며, 그래서, 이는 또한 산화물 격리 영역들(16)(LOCOS 또는 STI)내에 유사한 깊이의 트렌치를 에칭하며, 여기서, 제 3 트렌치들(44)이 연속적으로 형성되어 액티브 및 격리 영역들(17/16)을 가로질러 연장된다. 결과적인 구조가 도 8e에 도시되어 있다.
그후, 산화 프로세스가 수행되고, 이는 이들 실리콘 표면들을 라이닝하는 얇은 산화물층(52)(예로서, 150Å)을 형성하도록 제 3 트렌치들(44)의 노출된 실리콘 표면들을 산화시킨다. 또한, 이 산화물 제 3 트렌치들(44)의 상부 부분들의 측벽의 부분을 형성하는 폴리층(14)의 노출된 테이퍼형 측면들(106)도 산화시키고, 이는 도 8f에 예시된 바와 같이, 각각 제 3 트렌치들(44)의 측벽들 중 하나를 직접적으로 향해 첨단화된 수평 배향 에지들(54)을 초래한다. 에지들(54)은 세장형 에지들(즉, 면도날의 날카로운 에지 같은) 또는 보다 짧은 에지들(즉, 연필의 끝 같은)이 될 수 있다. 또한, 이 산화 프로세스는 폴리 블록들(42) 위의 산화물층(48)을 두껍게 만든다.
다음에, 선택적인 산화물층 최적화 프로세스가 수행되며, 여기서, 열적으로 성장된 포울러-노드하임 터널링 산화물이 제 3 트렌치들(44)로부터 산화물층(52)을 제거하고, 이어서, 양호하게 제어된 두께(예로서, 150Å)를 가지는 전체 구조 위에 산화물층(52)을 재형성하도록 HTO 산화물 침착 단계를 수행함으로써 최적화될 수 있다. 결과적인 구조가 도 8g에 도시되어 있다.
폴리층(56)이 도 8h에 도시된 바와 같이, 이 구조 위에 형성된다(예로서, 800Å 두께). 금속화된 폴리실리콘(미도시)이 폴리층(56)의 상부면상에 형성될 수 있다. 그후, 유전체 재료의 층(108)(예로서, BSG, ~1000Å)이 도 8i에 도시된 바와 같이, 폴리층(56) 위에 형성된다. 그후, BSG 에칭 프로세스가 사용되어 BSG(108)를 산화물층(52)과 평준화되도록 에칭 제거하며, 이어서, 폴리 에칭이 수행되어 폴리층(56)을 산화물층(52)과 평준화되도록 에칭 제거한다. 이들 BSG 및 폴리 에칭들 대신 CMP 평탄화가 대안적으로 사용될 수 있다. 부가적인 폴리 에칭이 수행되어 도 8j에 예시된 바와 같이, BSG(108)와 산화물층(52)의 상단들 아래로 폴리층(56)의 상단들을 오목해지게 한다.
다음에, 질화물층(110)이 도 8k에 도시된 바와 같이, 이 구조 위에 침착된다(예로서, 800Å). 에칭 정지부로서 산화물층(52)을 사용하여, 질화물 에칭이 이어지고, 이는 도 8l에 도시된 바와 같이, 폴리층(56) 위에 질화물 블록들(110)을 남긴다. 질화물 블록들(110)은 BSG(108) 및 산화물층(52)(및 산화물 블록(32))에 의해 폴리층(56)에 자기 정렬된다. 그후, BSG 에칭이 사용되어, 제 3 트렌치들(44)로부터 BSG 블록들(108)을 제거한다. 결과적인 구조가 도 8m에 도시되어 있다.
이방성 폴리 에칭이 사용되어 도 8n에 도시된 바와 같이, 제 3 트렌치들(44)의 저면에 폴리(56)의 노출된 부분들(즉, 질화물(110)에 의해 보호되지 않은 부분들)을 제거한다. 다음에, 질화물이 이 구조 위에 침착되고(예로서, 300Å 두께), 이어서, 도 8o에 예시된 바와 같이, 제 3 트렌치들(44)내의 질화물 스페이서들(112)을 제외한 침착된 질화물을 제거하는 이방성 질화물 에칭(예로서, RIE)이 수행된다.
적절한 이온 주입이 이 구조의 전체 표면에 걸쳐 이루어져 제 3 트렌치들(44) 아래의 기판(10)내에 제 2 영역들(50)(매립 비트선 드레인 영역들)을 형성한다. 제 3 트렌치들(44)의 외측에서는, 이온들이 차단되며, 어떠한 효과도 갖지 않는다. 이 이온 주입 프로세스는 프로세스내의 보다 이전 또는 보다 이후 단계에 수행될 수 있다는 것을 인지하여야만 한다. 결과적인 구조가 도 8p에 도시되어 있다.
산화물층(116)이 이 구조 위에 침착되고, 이는 도 8q에 도시된 바와 같이, 제 3 트렌치들을 충전한다. 이 구조의 상단면은 도 8r에 도시된 바와 같이 에칭 정지부로서 질화물층(110)을 사용하여 평탄화되고(예로서, CMP 프로세스), 폴리 블록들(28)을 노출시킨다.
폴리 에칭 프로세스가 사용되어 제 2 트렌치들(34)을 형성하도록 폴리 블록들(28)을 제거한다(에칭 정지부로서 산화물층(22)을 사용하여). 제어된 산화물 에칭(얘로서, HF)이 사용되어 제 2 트렌치들(34)의 저면들에 노출된 산화물층(22)의 부분들을 제거한다(에칭 정지부로서, 폴리층(14)을 사용하여). 다른 폴리 에칭 프로세스가 수행되어, 제 2 트렌치들(34)의 저면에 노출된 폴리층(14)의 부분들을 제거한다(산화물층(12)을 에칭 정지부로서 사용하여). 그후, 적절한 이온 주입이 사용되어 주변 기판의 도전형(예로서, P형)과 상이한 도전형(예로서, N형)을 가지는 기판(10)에 제 1 영역들(소스 영역들)(38)을 형성한다. 결과적인 구조가 도 8s에 도시되어 있다.
산화물 측벽층(36)이 도 8t에 도시된 바와 같이 열 산화 프로세스를 사용하여 트렌치들(34)에서 폴리층(14)의 노출된 단부들상에 형성된다. 그후, 전체 구조 위에 얇은 산화물층(예로서, 200Å)을 침착하고, 이어서, 스페이서들(40)을 제외한 침착된 산화물층을 제거하기 위한 이방성 에칭 프로세스(예로서, RIE 건식 에칭)를 수행함으로써, 제 2 트렌치들(34)의 벽들에 대하여 측벽 스페이서들(40)이 형성된다. 또한, 이 산화물 에칭 프로세스는 제 2 트렌치들(34)의 저면에서 산화물층(12)의 노출된 부분들을 제거하여 기판(10)을 노출시키며, 산화물층(52)의 일부도 소멸시킨다. 결과적인 구조가 도 8u에 도시되어 있다. 이 제 2 트렌치들(34)은 그후 하기의 방식으로 금속 재료의 블록들(120)로 충전된다. TiN 재료의 층(118)이 이 구조 위에 적절히 침착되고, 알루미늄이나 텅스텐 같은 도전성 금속의 두꺼운 층의 침착이 이어진다. 그후, 금속 평탄화 단계가 이어지고(예로서, CMP), 이는 제 2 트렌치들(34)의 상단들과 평준화되도록 금속층을 에칭하여 TiN(118)을 경유하여 소스 영역들(38)과 전기 접촉하는, 제 2 트렌치들(34)내의 도전성 금속의 블록들(120)을 남긴다. 선택적인 금속 오목부 에칭이 수행되어 제 2 트렌치들(34)의 외측에 침착된 모든 금속이 제거되는 것을 보증할 수 있다. 결과적인 구조가 도 8v에 도시되어 있다.
산화물층(114)(예로서, BP TEOS)이 이 구조를 덮도록 사용된다. 마스킹 단계가 수행되어 드레인 영역들(50) 위에 에칭 영역들을 규정한다. 산화물층(114, 116 및 52)은 제 2 영역(50)의 노출된 부분들 보다 충분히 넓고, 그 위에 이상적으로 중심설정된 접촉 개구들을 생성하도록 에칭 영역들로부터 선택적으로 에칭된다. 그후, 접촉 개구들이 금속 침착 및 평탄화 에치 백에 의해 도전체 금속으로 충전되어 도전체 접점들(72)을 형성한다. 비트선 커넥터(74)가 산화물(114) 위를 마스킹하는 금속에 의해 각 액티브 영역에 추가되어 그 액티브 영역내의 모든 접점들(72)을 함께 접속시킨다. 최종 구조가 도 8w에 도시되어 있다.
수직 배향 제어 게이트를 향해 지향된 수평 배향 부동 게이트 날카로운 에지, 금속 접점들(72)의 SAC 정렬, "S" 형상 채널 영역, 및 폴리 침착 단계에 의해 규정된 제어 게이트 길이의 장점들에 부가하여, 본 실시예는 그 길이를 따라 부착된 금속성 재료 블록들을 가지는 소스선(38)을 형성하고, 따라서, 그 길이에 걸쳐 소스선(38)의 전체 저항을 감소시키는 부가적인 장점을 가진다.
본 발명은 본 명세서에 예시된, 상술한 실시예들에 한정되지 않으며, 첨부된 청구항들의 범주내에 포함되는 임의의, 모든 변형들을 포괄하는 것이라는 것을 이해하여야 한다. 예로서, 제 3 트렌치들(44)은 도면들에 도시된 세장형 직사각형 형상만이 아니라, 기판내로 연장하는 소정의 형상을 가지고 종결될 수 있다. 또한, 비록 상술한 방법이 메모리 셀들을 형성하기 위해 사용된 도전성 재료로서 적절하게 도핑된 폴리실리콘을 사용하는 것을 설명하였지만, 당업자들은 소정의 적절한 도전성 재료가 사용될 수 있다는 것을 명백히 알 수 있을 것이다. 부가적으로, 소정의 적절한 절연체가 실리콘 이산화물 또는 실리콘 질화물 대신 사용될 수 있다. 또한, 그 에칭 특성이 실리콘 이산화물(또는, 소정의 절연체) 및 폴리실리콘(또는, 소정의 도전체)과 다른 소정의 적절한 재료가 실리콘 질화물 대신 사용될 수 있다. 또한, 청구항으로부터 명백한 바와 같이, 모든 방법 단계들은 예시 및 청구된 정확한 순서로 실시될 필요는 없으며, 오히려, 본 발명의 메모리 셀의 적절한 형성을 허용하는 소정의 순서로 수행될 수 있다. 부가적으로, 상술된 발명은 균일하게 도핑된 기판내에 형성되는 것으로 도시되어 있지만, 메모리 셀 소자들이 기판의 다른 부분들에 비해 다른 도전형을 갖도록 도핑된 영역들인, 기판의 우물 영역들내에 형성되는 것도 공지되어 있으며, 고려될 수 있다. 마지막으로, 절연 또는 도전 재료의 단일층들이 이런 재료들의 다중 층들로서 형성될 수 있으며, 그 반대도 마찬가지이다.
본 발명은 본 명세서에 예시된, 상술한 실시예들에 한정되지 않으며, 첨부된 청구항들의 범주내에 포함되는 임의의, 모든 변형들을 포괄하는 것이라는 것을 이해하여야 한다. 예로서, 제 3 트렌치들(44)은 도면들에 도시된 세장형 직사각형 형상만이 아니라, 기판내로 연장하는 소정의 형상을 가지고 종결될 수 있다. 또한, 비록 상술한 방법이 메모리 셀들을 형성하기 위해 사용된 도전성 재료로서 적절하게 도핑된 폴리실리콘을 사용하는 것을 설명하였지만, 당업자들은 소정의 적절한 도전성 재료가 사용될 수 있다는 것을 명백히 알 수 있을 것이다. 부가적으로, 소정의 적절한 절연체가 실리콘 이산화물 또는 실리콘 질화물 대신 사용될 수 있다. 또한, 그 에칭 특성이 실리콘 이산화물(또는, 소정의 절연체) 및 폴리실리콘(또는, 소정의 도전체)과 다른 소정의 적절한 재료가 실리콘 질화물 대신 사용될 수 있다. 또한, 청구항으로부터 명백한 바와 같이, 모든 방법 단계들은 예시 및 청구된 정확한 순서로 실시될 필요는 없으며, 오히려, 본 발명의 메모리 셀의 적절한 형성을 허용하는 소정의 순서로 수행될 수 있다. 부가적으로, 상술된 발명은 균일하게 도핑된 기판내에 형성되는 것으로 도시되어 있지만, 메모리 셀 소자들이 기판의 다른 부분들에 비해 다른 도전형을 갖도록 도핑된 영역들인, 기판의 우물 영역들내에 형성되는 것도 공지되어 있으며, 고려될 수 있다. 마지막으로, 절연 또는 도전 재료의 단일층들이 이런 재료들의 다중 층들로서 형성될 수 있으며, 그 반대도 마찬가지이다.
본 발명은 비트선 접속부와 워드선 트랜지스터를 위해 필요한 공간을 최소화하고, 제어 게이트와 부동 게이트 사이의 수직방향 중첩에 대한 필요성을 소거함으로써 감소된 크기의 메모리 셀들을 형성하는 자기 정렬식 방법 및 그에 의해 형성된 메모리 셀 어레이를 제공한다.
Claims (49)
- 전기적으로 프로그램가능 및 삭제가능한 메모리 장치들의 어레이에 있어서,제 1 도전형의 반도체 재료의 기판과;대략 서로 평행하며, 제 1 방향으로 연장하는, 상기 기판에 형성된 이격된 격리 영역들로서, 인접한 격리 영역들의 각 쌍 사이에 액티브 영역을 가지는, 상기 이격된 격리 영역들을 포함하고;상기 액티브 영역들의 각각은 복수의 메모리 셀들을 포함하며, 상기 메모리 셀들의 각각은:제 2 도전형을 가지는 상기 기판에 형성된 제 1 및 제 2 이격된 영역들로서, 상기 기판의 채널 영역이 이들 사이에 정의된, 상기 제 1 및 제 2 이격된 영역들과,상기 채널 영역의 적어도 일부 위에 배치되고 그로부터 절연된 전기적 도전성 부동 게이트로서, 상기 부동 게이트는 상기 부동 게이트의 측면으로부터 연장하는 수평 배향 에지를 포함하는, 상기 전기적 도전성 부동 게이트와,전기적 도전성 제어 게이트로서, 적어도 그 일부가 상기 수평 배향 에지에 측방향으로 인접하게 배치되고 그로부터 절연되어 있는, 상기 전기적 도전성 제어 게이트를 포함하는, 메모리 장치들의 어레이.
- 제 1 항에 있어서,상기 메모리 셀들 각각에 대하여, 상기 부동 게이트의 일부가 상기 제 1 영역의 일부 위에 배치되고 그로부터 절연되는, 메모리 장치들의 어레이.
- 제 1 항에 있어서,대략 서로 평행하고, 상기 제 1 영역에 대략 수직인 제 2 방향으로 상기 격리 및 액티브 영역들을 가로질러 연장하는, 상기 기판의 표면 내로 형성된 복수의 트렌치들을 더 포함하고, 상기 제 2 영역들의 각각은 상기 트렌치들 중 하나의 아래에 형성되는, 메모리 장치들의 어레이.
- 제 3 항에 있어서,상기 메모리 셀들 각각에 대하여, 상기 채널 영역은, 대략 상기 트렌치들 중 하나의 트렌치의 측벽을 따라 연장하는 제 1 부분과, 대략 상기 기판의 상기 표면을 따라 연장하는 제 2 부분을 가지는, 메모리 장치들의 어레이.
- 제 4 항에 있어서,상기 메모리 셀들 각각에 대하여, 상기 채널 영역의 상기 제 1 및 제 2 부분들은 서로 대략 수직인 방향들로 연장하는, 메모리 장치들의 어레이.
- 제 4 항에 있어서,상기 메모리 셀들 각각에 대하여, 상기 제어 게이트의 적어도 일부는 상기 트렌치 내로 연장하는, 메모리 장치들의 어레이.
- 제 3 항에 있어서,상기 메모리 셀들 각각에 대하여,상기 부동 게이트는 대략 세장형(elongated)이며, 상기 기판 표면에 대략 평행한 방향으로 연장하고;상기 제어 게이트는 대략 세장형이며, 상기 기판 표면에 대략 수직인 방향으로 연장하는, 메모리 장치들의 어레이.
- 제 6 항에 있어서,각각의 액티브 영역들에 대하여, 그 내부의 상기 제어 게이트들 각각은, 인접한 격리 영역을 가로질러 연장하고, 상기 액티브 영역들 중 다른 액티브 영역 내에 배치된 상기 제어 게이트들 중 하나에 전기적으로 접속되는, 메모리 장치들의 어레이.
- 제 1 항에 있어서,상기 제 1 영역들 중 하나의 위에 각각 배치되어 그와 전기적으로 접촉하는 복수의 도전성 재료 블록들을 더 포함하는, 메모리 장치들의 어레이.
- 제 9 항에 있어서,상기 부동 게이트들 각각은 상기 도전성 재료의 블록들 중 하나에 측방향으로 인접하게 배치되고 그로부터 절연되는, 메모리 장치들의 어레이.
- 제 4 항에 있어서,상기 부동 게이트들 각각은 대략 상기 채널 영역들 중 하나의 채널 영역의 전체 제 2 부분 위에 배치되는, 메모리 장치들의 어레이.
- 제 1 항에 있어서,상기 부동 게이트 에지들 각각은 전하들의 포울러-노드하임 터널링(Fowler-Nordheim tunneling)을 허용하는 두께를 가진 절연 재료에 의해 상기 제어 게이트들 중 하나로부터 절연되어 있는, 메모리 장치들의 어레이.
- 제 4 항에 있어서,상기 채널 영역 제 1 부분들 각각은 상기 부동 게이트들 중 하나를 직접적으로 향하는 방향으로 연장하는, 메모리 장치들의 어레이.
- 제 1 항에 있어서,상기 메모리 셀들은 메모리 셀들의 쌍들로서 형성되고, 상기 메모리 셀 쌍들 각각은 그들 사이의 단일 제 2 영역을 공유하는, 메모리 장치들의 어레이.
- 제 1 항에 있어서,상기 메모리 셀들은 메모리 셀들의 쌍들로서 형성되고, 상기 메모리 셀 쌍들 각각은 그들 사이의 단일 제 1 영역을 공유하는, 메모리 장치들의 어레이.
- 제 10 항에 있어서,상기 메모리 셀들 각각은,상기 부동 게이트 위에 배치되어 상기 도전성 재료의 블록에 측방향으로 인접한 절연 재료의 층을 더 포함하는, 메모리 장치들의 어레이.
- 제 16 항에 있어서,상기 절연 재료의 층은 실리콘 질화물로 이루어지는, 메모리 장치들의 어레이.
- 제 4 항에 있어서,상기 제어 게이트들 각각은,상기 트렌치들 중 하나의 트렌치의 측벽을 따라 연장하며, 그로부터 절연되어 있는 제 1 부분과;상기 하나의 트렌치의 저면벽을 따라 연장하며, 그로부터 절연되어 있는 제 2 부분을 포함하는, 메모리 장치들의 어레이.
- 제 18 항에 있어서,상기 제어 게이트들 각각은 대략 "L" 형상인, 메모리 장치들의 어레이.
- 제 18 항에 있어서,상기 제어 게이트들 각각은 대략 직사각형 형상인, 메모리 장치들의 어레이.
- 제 18 항에 있어서,상기 채널 영역들 각각은 대략 상기 하나의 트렌치의 저면벽을 따라 연장하는 제 3 부분을 포함하는, 메모리 장치들의 어레이.
- 제 21 항에 있어서,상기 채널 영역들 각각은 대략 "S" 형상인, 메모리 장치들의 어레이.
- 제 1 항에 있어서,상기 메모리 셀들 각각은,상기 제 2 영역 위에 배치되어 그에 전기적으로 접속된 제 1 부분과, 상기 제어 게이트 위에 배치되고 그로부터 절연된 제 2 부분을 가진 금속 접촉(metal contact)을 더 포함하는, 메모리 장치들의 어레이.
- 제 9 항에 있어서,상기 메모리 셀들 각각에 대하여, 상기 블록 도전성 재료는 금속인, 메모리 장치들의 어레이.
- 반도체 메모리 셀들의 어레이를 형성하는 방법에 있어서,대략 서로에 대해 평행하고, 제 1 방향으로 연장하는 제 1 도전형을 가진 기판 상에 이격된 격리 영역들을 형성하는 단계로서, 인접한 격리 영역들의 각 쌍 사이에 액티브 영역을 가지는, 상기 격리된 영역들의 형성 단계와;제 2 도전형을 가진 복수의 이격된 제 1 및 제 2 영역들을 반도체 기판에 형성하는 단계로서, 상기 기판의 액티브 영역들 내의 복수의 채널 영역들이 상기 제 1 영역들 중 하나와 상기 제 2 영역들 중 하나의 사이에서 각각 연장하도록 정의되는, 상기 제 1 및 제 2 영역들의 형성 단계와;상기 채널 영역들 중 하나의 적어도 일부 위에 각각 배치되고 그로부터 절연되어 있는 전기적 도전성 재료의 복수의 부동 게이트들을 형성하는 단계로서, 상기 부동 게이트들 각각은 상기 부동 게이트의 측방향 측면으로부터 연장하는 수평 배향 에지를 포함하는, 상기 부동 게이트들의 형성 단계와;복수의 전기적 도전성 제어 게이트들을 형성하는 단계로서, 각각의 적어도 일부가 상기 수평 배향 에지들 중 하나에 측방향으로 인접하게 배치되고 그로부터 절연되어 있는, 상기 복수의 전기적 도전성 제어 게이트들을 형성하는 단계를 포함하는, 반도체 메모리 셀들의 어레이를 형성하는 방법.
- 제 25 항에 있어서,상기 복수의 제어 게이트들은, 대략 서로 평행하고, 상기 액티브 및 격리 영역들을 가로질러 상기 제 1 방향에 대략 수직인 제 2 방향으로 연장하는, 반도체 메모리 셀들의 어레이를 형성하는 방법.
- 제 25 항에 있어서,상기 부동 게이트들 각각은 상기 제 1 영역들 중 하나의 제 1 영역의 일부 위에 배치되고 그로부터 절연되어 있는, 반도체 메모리 셀들의 어레이를 형성하는 방법.
- 제 25 항에 있어서,서로 대략 평행하고, 상기 액티브 및 격리 영역들을 가로질러 상기 제 1 방향에 대략 수직인 제 2 방향으로 연장하는 복수의 트렌치들을 상기 반도체 기판의 표면 내에 형성하는 단계를 더 포함하고, 상기 제 2 영역들 각각은 상기 트렌치들 중 하나의 트렌치의 아래에 형성되는, 반도체 메모리 셀들의 어레이를 형성하는 방법.
- 제 28 항에 있어서,상기 채널 영역들 각각은, 대략 상기 트렌치들 중 하나의 트렌치의 측벽을 따라 연장하는 제 1 부분과, 대략 상기 기판 표면을 따라 연장하는 제 2 부분을 포함하는, 반도체 메모리 셀들의 어레이를 형성하는 방법.
- 제 29 항에 있어서,상기 채널 영역의 상기 제 1 및 제 2 부분들은 서로 대략 수직인 방향들로 연장하는, 반도체 메모리 셀들의 어레이를 형성하는 방법.
- 제 29 항에 있어서,상기 제어 게이트들 각각의 적어도 일부는 상기 트렌치들 중 하나의 내로 연장하도록 형성되는, 반도체 메모리 셀들의 어레이를 형성하는 방법.
- 제 29 항에 있어서,상기 제어 게이트들 각각의 형성은 상기 트렌치들 중 하나의 트렌치의 측벽을 따라 연장하고 그로부터 절연된 제 1 부분과, 상기 수평 배향 에지들 중 하나에 측방향으로 인접하게 배치되고 그로부터 절연된 제 2 부분을 가진 전기적 도전성 재료의 스페이서를 형성하는 단계를 포함하는, 반도체 메모리 셀들의 어레이를 형성하는 방법.
- 제 28 항에 있어서,상기 부동 게이트들 각각은 대략적인 세장형이며, 상기 기판 표면에 대략 평행한 방향으로 연장하고;상기 제어 게이트들 각각은 대략적인 세장형이며, 상기 기판 표면에 대략 수직인 방향으로 연장하는, 반도체 메모리 셀들의 어레이를 형성하는 방법.
- 제 25 항에 있어서,서로 대략 평행하며, 상기 액티브 및 격리 영역들을 가로질러 상기 제 1 방향에 대략 수직인 제 2 방향으로 연장하는 도전성 재료의 복수의 블록들을 형성하는 단계를 더 포함하고, 상기 도전성 재료 블록들 각각은 상기 제 1 영역들 중 일부 위에 배치되어 그와 전기적으로 접촉되는, 반도체 메모리 셀들의 어레이를 형성하는 방법.
- 제 34 항에 있어서,상기 부동 게이트들 각각은 상기 도전성 재료의 블록들 중 하나에 측방향으로 인접하게 배치되고, 그로부터 절연되는, 반도체 메모리 셀들의 어레이를 형성하는 방법.
- 제 29 항에 있어서,상기 부동 게이트들 각각은 대략 상기 채널 영역들 중 하나의 채널 영역의 전체 제 2 부분의 위에 형성되고, 그로부터 절연되는, 반도체 메모리 셀들의 어레이를 형성하는 방법.
- 제 25 항에 있어서,전하들의 포울러-노드하임 터널링을 허용하는 두께를 가진 상기 인접 제어 게이트와 상기 부동 게이트 에지들 각각의 사이에 절연 재료를 형성하는 단계를 더 포함하는, 반도체 메모리 셀들의 어레이를 형성하는 방법.
- 제 29 항에 있어서,상기 채널 영역 제 1 부분들 각각은 상기 부동 게이트들 중 하나를 직접적으로 향한 방향으로 연장하는, 반도체 메모리 셀들의 어레이를 형성하는 방법.
- 제 35 항에 있어서,상기 부동 게이트들 각각의 위에 배치되고, 상기 도전성 재료 블록들 중 하나에 측방향으로 인접한 절연 재료층을 형성하는 단계를 더 포함하는, 반도체 메모리 셀들의 어레이를 형성하는 방법.
- 제 39 항에 있어서,상기 절연 재료층은 실리콘 질화물로 이루어지는, 반도체 메모리 셀들의 어레이를 형성하는 방법.
- 제 29 항에 있어서,상기 제어 게이트들 각각의 형성은:상기 트렌치들 중 하나의 트렌치의 측벽을 따라 연장하고 그로부터 절연된 제어 게이트의 제 1 부분을 형성하는 단계와;상기 하나의 트렌치의 저면벽을 따라 연장하고 그로부터 절연된 제어 게이트의 제 2 부분을 형성하는 단계를 포함하는, 반도체 메모리 셀들의 어레이를 형성하는 방법.
- 제 41 항에 있어서,상기 제어 게이트들 각각은 대략 "L" 형상인, 반도체 메모리 셀들의 어레이를 형성하는 방법.
- 제 41 항에 있어서,상기 제어 게이트들 각각은 대략 직사각형 형상인, 반도체 메모리 셀들의 어레이를 형성하는 방법.
- 제 41 항에 있어서,상기 채널 영역들 각각은 대략 상기 하나의 트렌치의 저면벽을 따라 연장하는 제 3 부분을 포함하는, 반도체 메모리 셀들의 어레이를 형성하는 방법.
- 제 44 항에 있어서,상기 채널 영역들 각각은 대략 "S" 형상인, 반도체 메모리 셀들의 어레이를 형성하는 방법.
- 제 25 항에 있어서,상기 제 2 영역들 중 하나 위에 배치되어 그에 전기적으로 접속된 제 1 부분과, 상기 제어 게이트들 중 하나 위에 배치되고 그로부터 절연된 제 2 부분을 각각 가진 복수의 금속 접촉들을 형성하는 단계를 더 포함하는, 반도체 메모리 셀들의 어레이를 형성하는 방법.
- 제 34 항에 있어서,상기 블록 도전성 재료는 금속인, 반도체 메모리 셀들의 어레이를 형성하는 방법.
- 반도체 재료의 기판 위에 배치되고 그로부터 절연된 전기적 도전성 부동 게이트와, 상기 부동 게이트에 측방향으로 인접하게 배치되어 절연 재료에 의해 그로부터 절연되어 있는 적어도 일부를 가진 전기적 도전성 제어 게이트를 가지는 전기적으로 프로그램가능 및 삭제가능한 메모리 장치를 동작시키는 방법에 있어서, 상기 방법은,포울러-노드하임 터널링에 의해 상기 절연 재료를 통해 상기 부동 게이트의 측방향 측면으로부터 연장하는 수평 배향 에지로부터 상기 제어 게이트 상으로 측방향으로 터널링하도록 상기 부동 게이트 상의 전자들을 유도하기 위해 상기 부동 게이트의 전압에 대하여 충분히 양(positive)인 전압을 상기 제어 게이트 상에 인가하는 단계를 포함하는, 전기적으로 프로그램가능 및 삭제가능한 메모리 장치를 동작시키는 방법.
- 제 48 항에 있어서,상기 부동 게이트 아래에 적어도 부분적으로 형성되어 그로부터 절연된 기판의 소스 영역 상에 양인 전압을 인가하여 상기 양인 전압을 상기 부동 게이트 상으로 용량 결합시키는 단계와;상기 기판의 상기 표면에 형성된 트렌치 아래에 배치된 상기 기판의 드레인 영역 상에 양인 전압을 인가하는 단계와;상기 트렌치 내로 하향 연장하는 제 1 부분과 상기 부동 게이트에 측방향으로 인접하게 배치된 제 2 부분을 가진 상기 제어 게이트 상에 양인 전압을 인가하는 단계를 더 포함하고;전자들이 상기 드레인 영역으로부터 대략 상기 트렌치의 측벽을 따라 상기 부동 게이트상으로 이동하도록 유도되는, 전기적으로 프로그램가능 및 삭제가능한 메모리 장치를 동작시키는 방법.
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US34363401P | 2001-12-27 | 2001-12-27 | |
| US60/343,634 | 2001-12-27 | ||
| US35536302P | 2002-02-06 | 2002-02-06 | |
| US60/355,363 | 2002-02-06 | ||
| US10/183,834 | 2002-06-25 | ||
| US10/183,834 US6756633B2 (en) | 2001-12-27 | 2002-06-25 | Semiconductor memory array of floating gate memory cells with horizontally oriented floating gate edges |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030057420A KR20030057420A (ko) | 2003-07-04 |
| KR100559762B1 true KR100559762B1 (ko) | 2006-03-13 |
Family
ID=27391751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020084889A KR100559762B1 (ko) | 2001-12-27 | 2002-12-27 | 수평 배향 에지들을 가지는 부동 게이트 메모리 셀들의 반도체 메모리 어레이를 형성하는 자기 정렬식 방법 및 그에 의해 제조된 메모리 어레이 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US6756633B2 (ko) |
| JP (1) | JP4004948B2 (ko) |
| KR (1) | KR100559762B1 (ko) |
| TW (1) | TW560012B (ko) |
Families Citing this family (248)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2817361B1 (fr) * | 2000-11-28 | 2003-01-24 | St Microelectronics Sa | Generateur de signal aleatoire |
| US6917069B2 (en) | 2001-10-17 | 2005-07-12 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with buried bit-line and vertical word line transistor |
| US6952033B2 (en) * | 2002-03-20 | 2005-10-04 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with buried bit-line and raised source line |
| US7411246B2 (en) * | 2002-04-01 | 2008-08-12 | Silicon Storage Technology, Inc. | Self aligned method of forming a semiconductor memory array of floating gate memory cells with buried bit-line and raised source line, and a memory array made thereby |
| US6952034B2 (en) * | 2002-04-05 | 2005-10-04 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with buried source line and floating gate |
| US6891220B2 (en) * | 2002-04-05 | 2005-05-10 | Silicon Storage Technology, Inc. | Method of programming electrons onto a floating gate of a non-volatile memory cell |
| US20040004863A1 (en) * | 2002-07-05 | 2004-01-08 | Chih-Hsin Wang | Nonvolatile electrically alterable memory device and array made thereby |
| US7019353B2 (en) | 2002-07-26 | 2006-03-28 | Micron Technology, Inc. | Three dimensional flash cell |
| KR100467023B1 (ko) * | 2002-10-31 | 2005-01-24 | 삼성전자주식회사 | 자기 정렬 접촉 구조 및 그 형성 방법 |
| FR2850205B1 (fr) * | 2003-01-22 | 2005-10-07 | St Microelectronics Sa | Procede de fabrication d'une memoire flash et memoire flash ainsi fabriquee |
| US7759719B2 (en) * | 2004-07-01 | 2010-07-20 | Chih-Hsin Wang | Electrically alterable memory cell |
| US6958513B2 (en) * | 2003-06-06 | 2005-10-25 | Chih-Hsin Wang | Floating-gate memory cell having trench structure with ballistic-charge injector, and the array of memory cells |
| US7613041B2 (en) * | 2003-06-06 | 2009-11-03 | Chih-Hsin Wang | Methods for operating semiconductor device and semiconductor memory device |
| US7115942B2 (en) * | 2004-07-01 | 2006-10-03 | Chih-Hsin Wang | Method and apparatus for nonvolatile memory |
| US7550800B2 (en) * | 2003-06-06 | 2009-06-23 | Chih-Hsin Wang | Method and apparatus transporting charges in semiconductor device and semiconductor memory device |
| US7297634B2 (en) * | 2003-06-06 | 2007-11-20 | Marvell World Trade Ltd. | Method and apparatus for semiconductor device and semiconductor memory device |
| US20040262683A1 (en) * | 2003-06-27 | 2004-12-30 | Bohr Mark T. | PMOS transistor strain optimization with raised junction regions |
| US6906379B2 (en) * | 2003-08-28 | 2005-06-14 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with buried floating gate |
| DE10356285A1 (de) | 2003-11-28 | 2005-06-30 | Infineon Technologies Ag | Integrierter Halbleiterspeicher und Verfahren zum Herstellen eines integrierten Halbleiterspeichers |
| KR100593734B1 (ko) * | 2004-03-05 | 2006-06-28 | 삼성전자주식회사 | 채널부 홀 내 채널 영역을 갖는 반도체 장치의트랜지스터들 및 그 제조 방법들 |
| US9123572B2 (en) | 2004-05-06 | 2015-09-01 | Sidense Corporation | Anti-fuse memory cell |
| US7755162B2 (en) | 2004-05-06 | 2010-07-13 | Sidense Corp. | Anti-fuse memory cell |
| EP1743380B1 (en) | 2004-05-06 | 2016-12-28 | Sidense Corp. | Split-channel antifuse array architecture |
| US8735297B2 (en) | 2004-05-06 | 2014-05-27 | Sidense Corporation | Reverse optical proximity correction method |
| US7098546B1 (en) * | 2004-06-16 | 2006-08-29 | Fasl Llc | Alignment marks with salicided spacers between bitlines for alignment signal improvement |
| US20080203464A1 (en) * | 2004-07-01 | 2008-08-28 | Chih-Hsin Wang | Electrically alterable non-volatile memory and array |
| US7262093B2 (en) * | 2004-07-15 | 2007-08-28 | Promos Technologies, Inc. | Structure of a non-volatile memory cell and method of forming the same |
| US7071063B2 (en) * | 2004-09-01 | 2006-07-04 | United Microelectronics Corp. | Dual-bit non-volatile memory cell and method of making the same |
| KR100685575B1 (ko) * | 2004-12-28 | 2007-02-22 | 주식회사 하이닉스반도체 | 반도체 소자의 스텝 채널 형성 방법 |
| KR100607785B1 (ko) * | 2004-12-31 | 2006-08-02 | 동부일렉트로닉스 주식회사 | 스플릿 게이트 플래시 이이피롬의 제조방법 |
| JP2007005699A (ja) * | 2005-06-27 | 2007-01-11 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置及びその製造方法 |
| US7411244B2 (en) * | 2005-06-28 | 2008-08-12 | Chih-Hsin Wang | Low power electrically alterable nonvolatile memory cells and arrays |
| KR100672718B1 (ko) * | 2005-12-29 | 2007-01-22 | 동부일렉트로닉스 주식회사 | 플래쉬 메모리 및 이의 제조방법 |
| JP4599310B2 (ja) * | 2006-02-01 | 2010-12-15 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| US7859026B2 (en) * | 2006-03-16 | 2010-12-28 | Spansion Llc | Vertical semiconductor device |
| US7495280B2 (en) | 2006-05-16 | 2009-02-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | MOS devices with corner spacers |
| US20080142879A1 (en) * | 2006-12-14 | 2008-06-19 | Chartered Semiconductor Manufacturing Ltd. | Integrated circuit system employing differential spacers |
| KR20090004155A (ko) * | 2007-07-06 | 2009-01-12 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 형성방법 |
| US8072023B1 (en) | 2007-11-12 | 2011-12-06 | Marvell International Ltd. | Isolation for non-volatile memory cell array |
| US8120088B1 (en) | 2007-12-07 | 2012-02-21 | Marvell International Ltd. | Non-volatile memory cell and array |
| US7955964B2 (en) * | 2008-05-14 | 2011-06-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dishing-free gap-filling with multiple CMPs |
| JP2010021465A (ja) * | 2008-07-14 | 2010-01-28 | Nec Electronics Corp | 不揮発性半導体記憶装置 |
| US8048752B2 (en) | 2008-07-24 | 2011-11-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Spacer shape engineering for void-free gap-filling process |
| US8148768B2 (en) * | 2008-11-26 | 2012-04-03 | Silicon Storage Technology, Inc. | Non-volatile memory cell with self aligned floating and erase gates, and method of making same |
| US8362800B2 (en) | 2010-10-13 | 2013-01-29 | Monolithic 3D Inc. | 3D semiconductor device including field repairable logics |
| US8754533B2 (en) | 2009-04-14 | 2014-06-17 | Monolithic 3D Inc. | Monolithic three-dimensional semiconductor device and structure |
| US8378715B2 (en) | 2009-04-14 | 2013-02-19 | Monolithic 3D Inc. | Method to construct systems |
| US9577642B2 (en) | 2009-04-14 | 2017-02-21 | Monolithic 3D Inc. | Method to form a 3D semiconductor device |
| US8258810B2 (en) | 2010-09-30 | 2012-09-04 | Monolithic 3D Inc. | 3D semiconductor device |
| US9509313B2 (en) | 2009-04-14 | 2016-11-29 | Monolithic 3D Inc. | 3D semiconductor device |
| US8373439B2 (en) | 2009-04-14 | 2013-02-12 | Monolithic 3D Inc. | 3D semiconductor device |
| US8427200B2 (en) | 2009-04-14 | 2013-04-23 | Monolithic 3D Inc. | 3D semiconductor device |
| US8362482B2 (en) | 2009-04-14 | 2013-01-29 | Monolithic 3D Inc. | Semiconductor device and structure |
| US8405420B2 (en) | 2009-04-14 | 2013-03-26 | Monolithic 3D Inc. | System comprising a semiconductor device and structure |
| US9711407B2 (en) | 2009-04-14 | 2017-07-18 | Monolithic 3D Inc. | Method of manufacturing a three dimensional integrated circuit by transfer of a mono-crystalline layer |
| US8669778B1 (en) | 2009-04-14 | 2014-03-11 | Monolithic 3D Inc. | Method for design and manufacturing of a 3D semiconductor device |
| US8384426B2 (en) | 2009-04-14 | 2013-02-26 | Monolithic 3D Inc. | Semiconductor device and structure |
| US7986042B2 (en) | 2009-04-14 | 2011-07-26 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US8058137B1 (en) | 2009-04-14 | 2011-11-15 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US8395191B2 (en) | 2009-10-12 | 2013-03-12 | Monolithic 3D Inc. | Semiconductor device and structure |
| US10366970B2 (en) | 2009-10-12 | 2019-07-30 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US8476145B2 (en) | 2010-10-13 | 2013-07-02 | Monolithic 3D Inc. | Method of fabricating a semiconductor device and structure |
| US8450804B2 (en) | 2011-03-06 | 2013-05-28 | Monolithic 3D Inc. | Semiconductor device and structure for heat removal |
| US8742476B1 (en) | 2012-11-27 | 2014-06-03 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11984445B2 (en) | 2009-10-12 | 2024-05-14 | Monolithic 3D Inc. | 3D semiconductor devices and structures with metal layers |
| US11374118B2 (en) | 2009-10-12 | 2022-06-28 | Monolithic 3D Inc. | Method to form a 3D integrated circuit |
| US8581349B1 (en) | 2011-05-02 | 2013-11-12 | Monolithic 3D Inc. | 3D memory semiconductor device and structure |
| US10910364B2 (en) | 2009-10-12 | 2021-02-02 | Monolitaic 3D Inc. | 3D semiconductor device |
| US10043781B2 (en) | 2009-10-12 | 2018-08-07 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10157909B2 (en) | 2009-10-12 | 2018-12-18 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US9099424B1 (en) | 2012-08-10 | 2015-08-04 | Monolithic 3D Inc. | Semiconductor system, device and structure with heat removal |
| US10388863B2 (en) | 2009-10-12 | 2019-08-20 | Monolithic 3D Inc. | 3D memory device and structure |
| US10354995B2 (en) | 2009-10-12 | 2019-07-16 | Monolithic 3D Inc. | Semiconductor memory device and structure |
| US11018133B2 (en) | 2009-10-12 | 2021-05-25 | Monolithic 3D Inc. | 3D integrated circuit |
| US8148728B2 (en) | 2009-10-12 | 2012-04-03 | Monolithic 3D, Inc. | Method for fabrication of a semiconductor device and structure |
| US8536023B2 (en) | 2010-11-22 | 2013-09-17 | Monolithic 3D Inc. | Method of manufacturing a semiconductor device and structure |
| KR101116353B1 (ko) * | 2009-12-30 | 2012-03-09 | 주식회사 하이닉스반도체 | 수직셀을 구비한 반도체장치 및 그 제조 방법 |
| US8492886B2 (en) | 2010-02-16 | 2013-07-23 | Monolithic 3D Inc | 3D integrated circuit with logic |
| US8298875B1 (en) | 2011-03-06 | 2012-10-30 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US8461035B1 (en) | 2010-09-30 | 2013-06-11 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US8541819B1 (en) | 2010-12-09 | 2013-09-24 | Monolithic 3D Inc. | Semiconductor device and structure |
| US9099526B2 (en) | 2010-02-16 | 2015-08-04 | Monolithic 3D Inc. | Integrated circuit device and structure |
| US8026521B1 (en) | 2010-10-11 | 2011-09-27 | Monolithic 3D Inc. | Semiconductor device and structure |
| US8373230B1 (en) | 2010-10-13 | 2013-02-12 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US9953925B2 (en) | 2011-06-28 | 2018-04-24 | Monolithic 3D Inc. | Semiconductor system and device |
| US8901613B2 (en) | 2011-03-06 | 2014-12-02 | Monolithic 3D Inc. | Semiconductor device and structure for heat removal |
| US10217667B2 (en) | 2011-06-28 | 2019-02-26 | Monolithic 3D Inc. | 3D semiconductor device, fabrication method and system |
| US8642416B2 (en) | 2010-07-30 | 2014-02-04 | Monolithic 3D Inc. | Method of forming three dimensional integrated circuit devices using layer transfer technique |
| US9219005B2 (en) | 2011-06-28 | 2015-12-22 | Monolithic 3D Inc. | Semiconductor system and device |
| US11482440B2 (en) | 2010-12-16 | 2022-10-25 | Monolithic 3D Inc. | 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits |
| US8273610B2 (en) | 2010-11-18 | 2012-09-25 | Monolithic 3D Inc. | Method of constructing a semiconductor device and structure |
| US10497713B2 (en) | 2010-11-18 | 2019-12-03 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US8163581B1 (en) | 2010-10-13 | 2012-04-24 | Monolith IC 3D | Semiconductor and optoelectronic devices |
| US11227897B2 (en) | 2010-10-11 | 2022-01-18 | Monolithic 3D Inc. | Method for producing a 3D semiconductor memory device and structure |
| US11018191B1 (en) | 2010-10-11 | 2021-05-25 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11469271B2 (en) | 2010-10-11 | 2022-10-11 | Monolithic 3D Inc. | Method to produce 3D semiconductor devices and structures with memory |
| US11024673B1 (en) | 2010-10-11 | 2021-06-01 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11158674B2 (en) | 2010-10-11 | 2021-10-26 | Monolithic 3D Inc. | Method to produce a 3D semiconductor device and structure |
| US11315980B1 (en) | 2010-10-11 | 2022-04-26 | Monolithic 3D Inc. | 3D semiconductor device and structure with transistors |
| US8114757B1 (en) | 2010-10-11 | 2012-02-14 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11257867B1 (en) | 2010-10-11 | 2022-02-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with oxide bonds |
| US11600667B1 (en) | 2010-10-11 | 2023-03-07 | Monolithic 3D Inc. | Method to produce 3D semiconductor devices and structures with memory |
| US10896931B1 (en) | 2010-10-11 | 2021-01-19 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10290682B2 (en) | 2010-10-11 | 2019-05-14 | Monolithic 3D Inc. | 3D IC semiconductor device and structure with stacked memory |
| US10833108B2 (en) | 2010-10-13 | 2020-11-10 | Monolithic 3D Inc. | 3D microdisplay device and structure |
| US11404466B2 (en) | 2010-10-13 | 2022-08-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
| US11869915B2 (en) | 2010-10-13 | 2024-01-09 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US10943934B2 (en) | 2010-10-13 | 2021-03-09 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
| US10679977B2 (en) | 2010-10-13 | 2020-06-09 | Monolithic 3D Inc. | 3D microdisplay device and structure |
| US11984438B2 (en) | 2010-10-13 | 2024-05-14 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US11163112B2 (en) | 2010-10-13 | 2021-11-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with electromagnetic modulators |
| US11605663B2 (en) | 2010-10-13 | 2023-03-14 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US11855100B2 (en) | 2010-10-13 | 2023-12-26 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US11694922B2 (en) | 2010-10-13 | 2023-07-04 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US11043523B1 (en) | 2010-10-13 | 2021-06-22 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
| US11133344B2 (en) | 2010-10-13 | 2021-09-28 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
| US11327227B2 (en) | 2010-10-13 | 2022-05-10 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with electromagnetic modulators |
| US8379458B1 (en) | 2010-10-13 | 2013-02-19 | Monolithic 3D Inc. | Semiconductor device and structure |
| US9197804B1 (en) | 2011-10-14 | 2015-11-24 | Monolithic 3D Inc. | Semiconductor and optoelectronic devices |
| US11164898B2 (en) | 2010-10-13 | 2021-11-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
| US11437368B2 (en) | 2010-10-13 | 2022-09-06 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US8283215B2 (en) | 2010-10-13 | 2012-10-09 | Monolithic 3D Inc. | Semiconductor and optoelectronic devices |
| US10998374B1 (en) | 2010-10-13 | 2021-05-04 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
| US11929372B2 (en) | 2010-10-13 | 2024-03-12 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US11063071B1 (en) | 2010-10-13 | 2021-07-13 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with waveguides |
| US10978501B1 (en) | 2010-10-13 | 2021-04-13 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with waveguides |
| US11855114B2 (en) | 2010-10-13 | 2023-12-26 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US11121021B2 (en) | 2010-11-18 | 2021-09-14 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11018042B1 (en) | 2010-11-18 | 2021-05-25 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11862503B2 (en) | 2010-11-18 | 2024-01-02 | Monolithic 3D Inc. | Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US11004719B1 (en) | 2010-11-18 | 2021-05-11 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
| US11735462B2 (en) | 2010-11-18 | 2023-08-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with single-crystal layers |
| US11164770B1 (en) | 2010-11-18 | 2021-11-02 | Monolithic 3D Inc. | Method for producing a 3D semiconductor memory device and structure |
| US11784082B2 (en) | 2010-11-18 | 2023-10-10 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US11482439B2 (en) | 2010-11-18 | 2022-10-25 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors |
| US11508605B2 (en) | 2010-11-18 | 2022-11-22 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11854857B1 (en) | 2010-11-18 | 2023-12-26 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US11211279B2 (en) | 2010-11-18 | 2021-12-28 | Monolithic 3D Inc. | Method for processing a 3D integrated circuit and structure |
| US11482438B2 (en) | 2010-11-18 | 2022-10-25 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
| US11804396B2 (en) | 2010-11-18 | 2023-10-31 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US11615977B2 (en) | 2010-11-18 | 2023-03-28 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11521888B2 (en) | 2010-11-18 | 2022-12-06 | Monolithic 3D Inc. | 3D semiconductor device and structure with high-k metal gate transistors |
| US11107721B2 (en) | 2010-11-18 | 2021-08-31 | Monolithic 3D Inc. | 3D semiconductor device and structure with NAND logic |
| US11610802B2 (en) | 2010-11-18 | 2023-03-21 | Monolithic 3D Inc. | Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes |
| US11094576B1 (en) | 2010-11-18 | 2021-08-17 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
| US11569117B2 (en) | 2010-11-18 | 2023-01-31 | Monolithic 3D Inc. | 3D semiconductor device and structure with single-crystal layers |
| US11923230B1 (en) | 2010-11-18 | 2024-03-05 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US11495484B2 (en) | 2010-11-18 | 2022-11-08 | Monolithic 3D Inc. | 3D semiconductor devices and structures with at least two single-crystal layers |
| US11443971B2 (en) | 2010-11-18 | 2022-09-13 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
| US11355380B2 (en) | 2010-11-18 | 2022-06-07 | Monolithic 3D Inc. | Methods for producing 3D semiconductor memory device and structure utilizing alignment marks |
| US11031275B2 (en) | 2010-11-18 | 2021-06-08 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
| US11355381B2 (en) | 2010-11-18 | 2022-06-07 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11901210B2 (en) | 2010-11-18 | 2024-02-13 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
| US8975670B2 (en) | 2011-03-06 | 2015-03-10 | Monolithic 3D Inc. | Semiconductor device and structure for heat removal |
| US10388568B2 (en) | 2011-06-28 | 2019-08-20 | Monolithic 3D Inc. | 3D semiconductor device and system |
| GB201112327D0 (en) * | 2011-07-18 | 2011-08-31 | Epigan Nv | Method for growing III-V epitaxial layers |
| US8518818B2 (en) * | 2011-09-16 | 2013-08-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Reverse damascene process |
| US8687399B2 (en) | 2011-10-02 | 2014-04-01 | Monolithic 3D Inc. | Semiconductor device and structure |
| US9029173B2 (en) | 2011-10-18 | 2015-05-12 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US9000557B2 (en) | 2012-03-17 | 2015-04-07 | Zvi Or-Bach | Semiconductor device and structure |
| US11735501B1 (en) | 2012-04-09 | 2023-08-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11616004B1 (en) | 2012-04-09 | 2023-03-28 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US10600888B2 (en) | 2012-04-09 | 2020-03-24 | Monolithic 3D Inc. | 3D semiconductor device |
| US11881443B2 (en) | 2012-04-09 | 2024-01-23 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11164811B2 (en) | 2012-04-09 | 2021-11-02 | Monolithic 3D Inc. | 3D semiconductor device with isolation layers and oxide-to-oxide bonding |
| US11410912B2 (en) | 2012-04-09 | 2022-08-09 | Monolithic 3D Inc. | 3D semiconductor device with vias and isolation layers |
| US11476181B1 (en) | 2012-04-09 | 2022-10-18 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11088050B2 (en) | 2012-04-09 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device with isolation layers |
| US11694944B1 (en) | 2012-04-09 | 2023-07-04 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US8557632B1 (en) | 2012-04-09 | 2013-10-15 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US11594473B2 (en) | 2012-04-09 | 2023-02-28 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| EP2674978B1 (en) * | 2012-06-15 | 2020-07-29 | IMEC vzw | Tunnel field effect transistor device and method for making the device |
| US8686428B1 (en) | 2012-11-16 | 2014-04-01 | Monolithic 3D Inc. | Semiconductor device and structure |
| US8574929B1 (en) | 2012-11-16 | 2013-11-05 | Monolithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US11967583B2 (en) | 2012-12-22 | 2024-04-23 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11217565B2 (en) | 2012-12-22 | 2022-01-04 | Monolithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US11784169B2 (en) | 2012-12-22 | 2023-10-10 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US8674470B1 (en) | 2012-12-22 | 2014-03-18 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11961827B1 (en) | 2012-12-22 | 2024-04-16 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11063024B1 (en) | 2012-12-22 | 2021-07-13 | Monlithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US11018116B2 (en) | 2012-12-22 | 2021-05-25 | Monolithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US11916045B2 (en) | 2012-12-22 | 2024-02-27 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11309292B2 (en) | 2012-12-22 | 2022-04-19 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11004694B1 (en) | 2012-12-29 | 2021-05-11 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11430668B2 (en) | 2012-12-29 | 2022-08-30 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US10903089B1 (en) | 2012-12-29 | 2021-01-26 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10651054B2 (en) | 2012-12-29 | 2020-05-12 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11430667B2 (en) | 2012-12-29 | 2022-08-30 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US9871034B1 (en) | 2012-12-29 | 2018-01-16 | Monolithic 3D Inc. | Semiconductor device and structure |
| US9385058B1 (en) | 2012-12-29 | 2016-07-05 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11177140B2 (en) | 2012-12-29 | 2021-11-16 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10115663B2 (en) | 2012-12-29 | 2018-10-30 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11087995B1 (en) | 2012-12-29 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10892169B2 (en) | 2012-12-29 | 2021-01-12 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10600657B2 (en) | 2012-12-29 | 2020-03-24 | Monolithic 3D Inc | 3D semiconductor device and structure |
| US10325651B2 (en) | 2013-03-11 | 2019-06-18 | Monolithic 3D Inc. | 3D semiconductor device with stacked memory |
| US11935949B1 (en) | 2013-03-11 | 2024-03-19 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and memory cells |
| US11869965B2 (en) | 2013-03-11 | 2024-01-09 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and memory cells |
| US8902663B1 (en) | 2013-03-11 | 2014-12-02 | Monolithic 3D Inc. | Method of maintaining a memory state |
| US11088130B2 (en) | 2014-01-28 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11398569B2 (en) | 2013-03-12 | 2022-07-26 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US8994404B1 (en) | 2013-03-12 | 2015-03-31 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11923374B2 (en) | 2013-03-12 | 2024-03-05 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US10840239B2 (en) | 2014-08-26 | 2020-11-17 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US9117749B1 (en) | 2013-03-15 | 2015-08-25 | Monolithic 3D Inc. | Semiconductor device and structure |
| US10224279B2 (en) | 2013-03-15 | 2019-03-05 | Monolithic 3D Inc. | Semiconductor device and structure |
| US9021414B1 (en) | 2013-04-15 | 2015-04-28 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11270055B1 (en) | 2013-04-15 | 2022-03-08 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11720736B2 (en) | 2013-04-15 | 2023-08-08 | Monolithic 3D Inc. | Automation methods for 3D integrated circuits and devices |
| US11487928B2 (en) | 2013-04-15 | 2022-11-01 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11341309B1 (en) | 2013-04-15 | 2022-05-24 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11030371B2 (en) | 2013-04-15 | 2021-06-08 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11574109B1 (en) | 2013-04-15 | 2023-02-07 | Monolithic 3D Inc | Automation methods for 3D integrated circuits and devices |
| US20150179749A1 (en) * | 2013-12-19 | 2015-06-25 | Silicon Storage Technology, Inc | Non-volatile Memory Cell With Self Aligned Floating And Erase Gates, And Method Of Making Same |
| US9293358B2 (en) * | 2014-01-23 | 2016-03-22 | Silicon Storage Technology, Inc. | Double patterning method of forming semiconductor active areas and isolation regions |
| US10297586B2 (en) | 2015-03-09 | 2019-05-21 | Monolithic 3D Inc. | Methods for processing a 3D semiconductor device |
| US11031394B1 (en) | 2014-01-28 | 2021-06-08 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11107808B1 (en) | 2014-01-28 | 2021-08-31 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US9117754B2 (en) * | 2014-01-30 | 2015-08-25 | Freescale Semiconductor, Inc. | Methods for extending floating gates for NVM cells to form sub-lithographic features and related NVM cells |
| US9735245B2 (en) * | 2014-08-25 | 2017-08-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Recessed salicide structure to integrate a flash memory device with a high κ, metal gate logic device |
| US10381328B2 (en) | 2015-04-19 | 2019-08-13 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11011507B1 (en) | 2015-04-19 | 2021-05-18 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11056468B1 (en) | 2015-04-19 | 2021-07-06 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10825779B2 (en) | 2015-04-19 | 2020-11-03 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11956952B2 (en) | 2015-08-23 | 2024-04-09 | Monolithic 3D Inc. | Semiconductor memory device and structure |
| US10515981B2 (en) | 2015-09-21 | 2019-12-24 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with memory |
| US11978731B2 (en) | 2015-09-21 | 2024-05-07 | Monolithic 3D Inc. | Method to produce a multi-level semiconductor memory device and structure |
| US10522225B1 (en) | 2015-10-02 | 2019-12-31 | Monolithic 3D Inc. | Semiconductor device with non-volatile memory |
| US10847540B2 (en) | 2015-10-24 | 2020-11-24 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11296115B1 (en) | 2015-10-24 | 2022-04-05 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11991884B1 (en) | 2015-10-24 | 2024-05-21 | Monolithic 3D Inc. | 3D semiconductor device and structure with logic and memory |
| US10418369B2 (en) | 2015-10-24 | 2019-09-17 | Monolithic 3D Inc. | Multi-level semiconductor memory device and structure |
| US11114464B2 (en) | 2015-10-24 | 2021-09-07 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11937422B2 (en) | 2015-11-07 | 2024-03-19 | Monolithic 3D Inc. | Semiconductor memory device and structure |
| US11114427B2 (en) | 2015-11-07 | 2021-09-07 | Monolithic 3D Inc. | 3D semiconductor processor and memory device and structure |
| US11251149B2 (en) | 2016-10-10 | 2022-02-15 | Monolithic 3D Inc. | 3D memory device and structure |
| US11930648B1 (en) | 2016-10-10 | 2024-03-12 | Monolithic 3D Inc. | 3D memory devices and structures with metal layers |
| US11869591B2 (en) | 2016-10-10 | 2024-01-09 | Monolithic 3D Inc. | 3D memory devices and structures with control circuits |
| US11812620B2 (en) | 2016-10-10 | 2023-11-07 | Monolithic 3D Inc. | 3D DRAM memory devices and structures with control circuits |
| US11711928B2 (en) | 2016-10-10 | 2023-07-25 | Monolithic 3D Inc. | 3D memory devices and structures with control circuits |
| US11329059B1 (en) | 2016-10-10 | 2022-05-10 | Monolithic 3D Inc. | 3D memory devices and structures with thinned single crystal substrates |
| US11296106B2 (en) | 2019-04-08 | 2022-04-05 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11018156B2 (en) | 2019-04-08 | 2021-05-25 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11763864B2 (en) | 2019-04-08 | 2023-09-19 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures with bit-line pillars |
| US10892016B1 (en) | 2019-04-08 | 2021-01-12 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11158652B1 (en) | 2019-04-08 | 2021-10-26 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| CN111799164B (zh) * | 2020-07-20 | 2022-11-04 | 上海华力微电子有限公司 | 一种sonos存储器及其制造方法 |
| KR20220149828A (ko) | 2021-04-30 | 2022-11-09 | 삼성전자주식회사 | 반도체 소자 |
Family Cites Families (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5808328A (en) | 1977-02-21 | 1998-09-15 | Zaidan Hojin Handotai Kenkyu Shinkokai | High-speed and high-density semiconductor memory |
| US4757360A (en) | 1983-07-06 | 1988-07-12 | Rca Corporation | Floating gate memory device with facing asperities on floating and control gates |
| US4947221A (en) | 1985-11-29 | 1990-08-07 | General Electric Company | Memory cell for a dense EPROM |
| IT1191566B (it) | 1986-06-27 | 1988-03-23 | Sgs Microelettronica Spa | Dispositivo di memoria non labile a semiconduttore del tipo a porta non connessa (floating gate) alterabile elettricamente con area di tunnel ridotta e procedimento di fabbricazione |
| US4794565A (en) | 1986-09-15 | 1988-12-27 | The Regents Of The University Of California | Electrically programmable memory device employing source side injection |
| KR910000139B1 (ko) | 1986-10-27 | 1991-01-21 | 가부시키가이샤 도시바 | 불휘발성 반도체기억장치 |
| US4905062A (en) | 1987-11-19 | 1990-02-27 | Texas Instruments Incorporated | Planar famos transistor with trench isolation |
| US5268319A (en) * | 1988-06-08 | 1993-12-07 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
| JP2600301B2 (ja) | 1988-06-28 | 1997-04-16 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| US5110753A (en) * | 1988-11-10 | 1992-05-05 | Texas Instruments Incorporated | Cross-point contact-free floating-gate memory array with silicided buried bitlines |
| US5051793A (en) | 1989-03-27 | 1991-09-24 | Ict International Cmos Technology, Inc. | Coplanar flash EPROM cell and method of making same |
| KR940006094B1 (ko) | 1989-08-17 | 1994-07-06 | 삼성전자 주식회사 | 불휘발성 반도체 기억장치 및 그 제조방법 |
| US5029130A (en) | 1990-01-22 | 1991-07-02 | Silicon Storage Technology, Inc. | Single transistor non-valatile electrically alterable semiconductor memory device |
| US5572054A (en) | 1990-01-22 | 1996-11-05 | Silicon Storage Technology, Inc. | Method of operating a single transistor non-volatile electrically alterable semiconductor memory device |
| US5049515A (en) * | 1990-03-09 | 1991-09-17 | Intel Corporation, Inc. | Method of making a three-dimensional memory cell with integral select transistor |
| US5021848A (en) | 1990-03-13 | 1991-06-04 | Chiu Te Long | Electrically-erasable and electrically-programmable memory storage devices with self aligned tunnel dielectric area and the method of fabricating thereof |
| JP2815495B2 (ja) | 1991-07-08 | 1998-10-27 | ローム株式会社 | 半導体記憶装置 |
| US5544103A (en) | 1992-03-03 | 1996-08-06 | Xicor, Inc. | Compact page-erasable eeprom non-volatile memory |
| US5350706A (en) * | 1992-09-30 | 1994-09-27 | Texas Instruments Incorporated | CMOS memory cell array |
| US5455792A (en) * | 1994-09-09 | 1995-10-03 | Yi; Yong-Wan | Flash EEPROM devices employing mid channel injection |
| JP3133667B2 (ja) | 1995-02-23 | 2001-02-13 | 三洋電機株式会社 | スプリットゲート型トランジスタ、スプリットゲート型トランジスタの製造方法、不揮発性半導体メモリ |
| US5780892A (en) * | 1995-03-21 | 1998-07-14 | Winbond Electronics Corporation | Flash E2 PROM cell structure with poly floating and control gates |
| KR0144906B1 (ko) | 1995-03-31 | 1998-07-01 | 김광호 | 불휘발성 메모리 소자 및 그 제조방법 |
| US5597751A (en) | 1995-12-20 | 1997-01-28 | Winbond Electronics Corp. | Single-side oxide sealed salicide process for EPROMs |
| US5814853A (en) | 1996-01-22 | 1998-09-29 | Advanced Micro Devices, Inc. | Sourceless floating gate memory device and method of storing data |
| US5780341A (en) | 1996-12-06 | 1998-07-14 | Halo Lsi Design & Device Technology, Inc. | Low voltage EEPROM/NVRAM transistors and making method |
| US6026017A (en) * | 1997-04-11 | 2000-02-15 | Programmable Silicon Solutions | Compact nonvolatile memory |
| US6134144A (en) * | 1997-09-19 | 2000-10-17 | Integrated Memory Technologies, Inc. | Flash memory array |
| US6008089A (en) * | 1997-12-24 | 1999-12-28 | United Semiconductor Corp. | Method of fabricating a split gate flash memory device |
| US6117733A (en) * | 1998-05-27 | 2000-09-12 | Taiwan Semiconductor Manufacturing Company | Poly tip formation and self-align source process for split-gate flash cell |
| US5879992A (en) * | 1998-07-15 | 1999-03-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating step poly to improve program speed in split gate flash |
| US6140182A (en) | 1999-02-23 | 2000-10-31 | Actrans System Inc. | Nonvolatile memory with self-aligned floating gate and fabrication process |
| US6091104A (en) | 1999-03-24 | 2000-07-18 | Chen; Chiou-Feng | Flash memory cell with self-aligned gates and fabrication process |
| US6103573A (en) | 1999-06-30 | 2000-08-15 | Sandisk Corporation | Processing techniques for making a dual floating gate EEPROM cell array |
| US6222227B1 (en) | 1999-08-09 | 2001-04-24 | Actrans System Inc. | Memory cell with self-aligned floating gate and separate select gate, and fabrication process |
| US6262917B1 (en) | 1999-10-22 | 2001-07-17 | United Microelectronics Corp. | Structure of a flash memory device |
| US6426896B1 (en) * | 2000-05-22 | 2002-07-30 | Actrans System Inc. | Flash memory cell with contactless bit line, and process of fabrication |
| US6534818B2 (en) * | 2001-08-07 | 2003-03-18 | Vanguard International Semiconductor Corporation | Stacked-gate flash memory device |
-
2002
- 2002-06-25 US US10/183,834 patent/US6756633B2/en not_active Expired - Lifetime
- 2002-09-18 TW TW091121356A patent/TW560012B/zh not_active IP Right Cessation
- 2002-12-27 JP JP2002380022A patent/JP4004948B2/ja not_active Expired - Fee Related
- 2002-12-27 KR KR1020020084889A patent/KR100559762B1/ko active IP Right Grant
-
2004
- 2004-05-19 US US10/850,031 patent/US20040214396A1/en not_active Abandoned
- 2004-05-19 US US10/849,975 patent/US6882572B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20040214396A1 (en) | 2004-10-28 |
| US20030122185A1 (en) | 2003-07-03 |
| US6882572B2 (en) | 2005-04-19 |
| TW560012B (en) | 2003-11-01 |
| KR20030057420A (ko) | 2003-07-04 |
| JP2003234422A (ja) | 2003-08-22 |
| US6756633B2 (en) | 2004-06-29 |
| JP4004948B2 (ja) | 2007-11-07 |
| US20040212009A1 (en) | 2004-10-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130225 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20140224 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20150225 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20160223 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20170228 Year of fee payment: 12 |